CN103166629A - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件，所述半导体器件包括：第一信号延迟模块，所述第一信号延迟模块被配置成用变化的延迟量将输入信号的第一边沿延迟，维持所述输入信号的第二边沿，以及输出至少一个第一驱动信号；第二信号延迟模块，所述第二信号延迟模块被配置成用变化的延迟量将所述输入信号的第二边沿延迟，维持所述输入信号的所述第一边沿，以及输出至少一个第二驱动信号；以及输出焊盘驱动模块，所述输出焊盘驱动模块被配置成响应于所述第一驱动信号而用第一电压驱动数据输出焊盘并响应于所述第二驱动信号而用第二电压来驱动所述数据输出焊盘。

Description

半导体器件
相关申请的交叉引用
本申请要求2011年12月8日提交的韩国专利申请号为10-2011-0130937的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种可以防止重叠发生的半导体器件的数据输出电路。
背景技术
图6是示出现有的半导体器件的数据输出电路的框图。
参见图6，现有的半导体器件的数据输出电路包括：预驱动器60，所述预驱动器60被配置成响应于输入数据IN_DATA而输出上拉控制信号S1和下拉控制信号S2；PMOS晶体管PM，所述PMOS晶体管被配置成由上拉控制信号S1来导通和关断，并将电源电压VDD输出到输出端子DQ；以及NMOS晶体管NM，所述NMOS晶体管被配置成由下拉控制信号S2来导通和关断，并将接地电压VSS输出到输出端子DQ。
描述现有的半导体器件的数据输出电路的操作，当没有输入数据IN_DATA时，预驱动器60分别以逻辑高电平和逻辑低电平输出上拉控制信号S1和下拉控制信号S2，关断晶体管PM和NM，并且将输出端子DQ去使能，例如，处于浮置状态中。
如果输入逻辑高电平的输入数据IN_DATA，则预驱动器60将逻辑低电平的上拉控制信号S1和下拉控制信号S2都输出并施加到各个晶体管PM和NM，并且仅导通PMOS晶体管PM使得电源电压VDD被输出到输出端子DQ。
如果输入逻辑低电平的输入数据IN_DATA，则预驱动器60将逻辑高电平的上拉控制信号S1和下拉控制信号S2都输出并施加到各个晶体管PM和NM，并且仅导通NMOS晶体管NM使得接地电压VSS被输出到输出端子DQ。
然而，在现有的半导体器件的数据输出电路中，在输入数据IN_DATA连续输入并且其比特数目增加的情况下，上拉晶体管PM和下拉晶体管NM要在缩短的时间内在导通与关断之间切换，以及可能发生重叠现象，所述重叠现象是指在电源电压VDD与接地电压VSS之间产生穿通电流。因此，可造成功率损耗并且输出侧电路可能误操作。
发明内容
本发明的实施例涉及一种可以防止重叠发生的半导体器件的数据输出电路。
根据本发明的一个实施例，一种半导体器件包括：第一信号延迟模块，所述第一信号延迟模块被配置成将输入信号的第一边沿延迟变化的延迟量，维持所述输入信号的第二边沿，以及输出至少一个第一驱动信号；第二信号延迟模块，所述第二信号延迟模块被配置成将所述输入信号的第二边沿延迟变化的延迟量，维持所述输入信号的第一边沿，以及输出至少一个第二驱动信号；以及输出焊盘驱动模块，所述输出焊盘驱动模块被配置成响应于所述第一驱动信号而用第一电压驱动数据输出焊盘，并响应于所述第二驱动信号而用第二电压驱动所述数据输出焊盘。
根据本发明的另一个实施例，一种半导体器件包括：第一延迟操作单元，所述第一延迟操作单元被配置成将输入信号的第一边沿延迟第一延迟量，维持所述输入信号的第二边沿，以及输出第一驱动操作信号；第二延迟操作单元，所述第二延迟操作单元被配置成将所述第一驱动操作信号的第一边沿延迟第二延迟量，维持所述第一驱动操作信号的第二边沿，以及输出第二驱动操作信号；第三延迟操作单元，所述第三延迟操作单元被配置成将所述输入信号的第二边沿延迟第一延迟量，维持所述输入信号的第一边沿，以及输出第三驱动操作信号；第四延迟操作单元，所述第四延迟操作单元被配置成将所述第三驱动操作信号的第二边沿延迟第二延迟量，维持所述第三驱动操作信号的第一边沿，以及输出第四驱动操作信号；第一输出焊盘驱动模块，所述第一输出焊盘驱动模块被配置成响应于所述第一驱动操作信号和所述第二驱动操作信号而用第一电压驱动数据输出焊盘；以及第二输出焊盘驱动模块，所述第二输出焊盘驱动模块被配置成响应于第三驱动操作信号和第四驱动操作信号而用第二电压驱动所述数据输出焊盘。
附图说明
图1是示出根据本发明的一个实施例的可以防止发生重叠的半导体器件的数据输出电路的框图。
图2是说明根据本发明的实施例的图1所示的半导体器件的数据输出电路的操作的时序图。
图3是示出根据本发明的另一个实施例的可以防止发生重叠的半导体器件的数据输出电路的框图。
图4A和图4B是示出在根据本发明的另一个实施例的图3所示的半导体器件的数据输出电路的组成部分之中的第一信号延迟单元和第二信号延迟单元的电路图。
图5是说明根据本发明的另一个实施例的图4、图4A及图4B所示的半导体器件的数据输出电路的操作的时序图。
图6是示出半导体器件的现有的数据输出电路的框图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限定为本发明所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相同的部分。
图1是示出根据本发明的一个实施例的可以防止发生重叠的半导体器件的数据输出电路的框图。
参见图1，根据本发明的实施例的可防止重叠发生的半导体器件的数据输出电路包括上拉操作模块100和下拉操作模块120。上拉操作模块100包括上拉信号延迟单元102和第一上拉驱动单元至第四上拉驱动单元104、105、106及107。上拉信号延迟单元102包括上拉脉冲控制部1022和第一上拉延迟元件至第四上拉延迟元件1024、1025、1026及1027。下拉操作模块120包括下拉信号延迟单元122和第一下拉驱动单元至第四下拉驱动单元124、125、126及127。下拉信号延迟单元122包括下拉脉冲控制部1222和第一下拉延迟元件至第四下拉延迟元件1224、1225、1226及1227。
上拉操作模块100响应于逻辑高电平的输入数据IN_DATA而将数据输出焊盘DQ驱动成逻辑高电压电平。
下拉操作模块120响应于逻辑低电平的输入数据IN_DATA而将数据输出焊盘DQ驱动成逻辑低电压电平。
包括在上拉操作模块100的组成部分之中的上拉信号延迟单元102中的上拉脉冲控制部1022将输入数据IN_DATA为逻辑高的时段的长度缩短预定的延迟量，以防止重叠的发生。
具体地，上拉脉冲控制部1022包括用于将输入数据IN_DATA延迟预定的延迟量的延迟元件DLY、以及用于将输入数据IN_DATA与延迟元件DLY的输出数据逻辑组合(例如，“与”)并输出输出信号PU[0]的与非门ND1和反相器INV1。
包括在下拉操作模块120的组成部分之中的下拉信号延迟单元122中的下拉脉冲控制部1222将输入数据IN_DATA为逻辑低的时段的长度缩短预定的延迟量，以防止重叠的发生。
具体地，下拉脉冲控制部1222包括用于将输入数据IN_DATA延迟预定延迟量的延迟元件DLY，以及用于将输入数据IN_DATA与延迟元件DLY的输出数据逻辑组合(例如，“或”)并输出输出信号PD[0]的或非门NR1和反相器INV2。
也就是说，上拉脉冲控制部1022和下拉脉冲控制部1222是分别将输入数据IN_DATA的逻辑高时段和逻辑低时段缩短预定延迟量，以便防止数据输出焊盘DQ分别被驱动成逻辑高电压电平和逻辑低电压电平的驱动时段彼此重叠的重叠现象的发生的组成部分。
包括在上拉操作模块100的组成部分之中的上拉信号延迟单元102中的第一至第四上拉延迟元件1024、1025、1026及1027在响应于输入数据IN_DATA的逻辑高时段而驱动数据输出焊盘PQ时，最小化与PVT(工艺、电压及温度)的变化相对应的歪斜(skew)变化。
第一上拉延迟元件至第四上拉延迟元件1024、1025、1026及1027是分别具有不同延迟量的组成部分，并且用预定的时间差经由第一上拉延迟元件至第四上拉延迟元件1024、1025、1026及1027输出信号。因此，响应于输入数据IN_DATA的逻辑高时段，可以用预定的时间差连续驱动数据输出焊盘DQ。尽管PVT变化，输出到数据输出焊盘DQ的输入数据IN_DATA的逻辑高时段仍可以具有最小化的歪斜。
包括在下拉操作模块120的组成部分之中的下拉信号延迟单元122中的第一至第四下拉延迟元件1224、1225、1226及1227在响应于输入数据IN_DATA的逻辑低时段而驱动数据输出焊盘DQ时，最小化与PVT中的变化相对应的歪斜变化。
第一至第四下拉延迟元件1224、1225、1226及1227是分别具有不同延迟量的组成部分，并且以预定的时间差经由第一至第四下拉延迟元件1224、1225、1226及1227来输出信号。因此，响应于输入数据IN_DATA的逻辑低时段，可以用预定的时间差来连续驱动数据输出焊盘DQ。尽管PVT变化，输出到数据输出焊盘DQ的输入数据IN_DATA的逻辑低时段仍可以具有最小化的歪斜。
第一至第四上拉驱动单元104、105、106及107在从上拉信号延迟单元102输出的各个信号PU[1:4]是逻辑高的时段期间，用电源电压VDD驱动数据输出焊盘DQ。此时，为了用电源电压VDD来驱动数据输出焊盘DQ，可以使用PMOS晶体管。因此，从上拉信号延迟单元102输出的信号PU[1:4]被反相并被输入到第一至第四PMOS晶体管(未示出)，以便用电源电压VDD来驱动数据输出焊盘DQ。
第一至第四下拉驱动单元124、125、126及127在从下拉信号延迟单元122输出的各个信号PD[1:4]是逻辑低的时段期间用接地电压VSS来驱动数据输出焊盘DQ。此时，为了用接地电压VSS来驱动数据输出焊盘DQ，可以使用NMOS晶体管。因此，从下拉信号延迟单元122输出的信号PD[1:4]被反相并被输入到第一至第四NMOS晶体管(未示出)，以便用接地电压VSS来驱动数据输出焊盘DQ。
图2是说明根据图1所示的本发明的实施例的可以防止重叠的发生的半导体器件的数据输出电路的操作的时序图。
参见图2，例如，将交替地具有逻辑高时段和逻辑低时段的输入数据IN_DATA输入到能够防止重叠的发生的半导体器件的数据输出电路，并描述了数据输出焊盘DQ的电压电平响应于这样的输入数据IN_DATA的改变。
具体地，首先，产生输入数据IN_DATA和通过将输入数据IN_DATA延迟预定的延迟量tFD而获得的延迟的输入数据IN_DATA(DLY)。
此外，将具有与输入数据IN_DATA和延迟的输入数据IN_DATA(DLY)的逻辑高时段的重叠时段相对应的逻辑高时段的信号输出作为上拉脉冲控制部1022的输出信号PU[0]。
此外，通过将上拉脉冲控制部1022的输出信号PU[0]逐步延迟而获得的信号成为第一至第四上拉延迟元件1024、1025、1026及1027的输出信号PU[1:4]。
以这种方式，在第一至第四上拉延迟元件1024、1025、1026及1027的输出信号PU[1:4]是逻辑高的时段期间，用电源电压VDD来上拉驱动数据输出焊盘DQ。
响应于输出信号PU[1:4]以预定的时间差的逐步激活来确定数据输出焊盘DQ被上拉到电源电压VDD的电平的时段的歪斜(见A[U])。由于这个事实，即使当PVT发生变化使得电源电压VDD的电平振荡时，也可以稳定数据输出焊盘DQ被上拉驱动到电源电压VDD电平的时段的歪斜。
相似地，将具有与输入数据IN_DATA和延迟的输入数据IN_DATA(DLY)的逻辑低时段的重叠时段相对应的逻辑低时段的信号输出作为下拉脉冲控制部1222的输出信号PD[0]。
此外，通过将下拉脉冲控制部1222的输出信号PD[0]逐步延迟而获得的信号成为第一至第四下拉延迟元件1224、1225、1226及1227的输出信号PD[1:4]。
以这种方式，在第一至第四下拉延迟元件1224、1225、1226及1227的输出信号PD[1:4]是逻辑低的时段期间，用接地电压VSS来下拉驱动数据输出焊盘DQ。
响应于输出信号PD[1:4]以预定的时间差(参见A[D])的逐步激活来确定数据输出焊盘DQ被下拉到接地电压VSS的电平的时段的歪斜。由于这个事实，即使当PVT的变化发生使得电源电压VDD的电平振荡时，也可以稳定数据输出焊盘DQ被下拉驱动成接地电压VSS电平的时段的歪斜。
如图2中所示出，可以将第一至第四上拉延迟元件1024、1025、1026及1027的输出信号PU[1:4]的逻辑高时段与第一至第四下拉延迟元件1224、1225、1226及1227的输出信号PD[1:4]的逻辑低时段设定成彼此不重叠。
如果两种脉冲PU[1:4]与PD[1:4]的激活时段彼此重叠，则可能会在第一至第四上拉驱动单元104至107与第一至第四下拉驱动单元124至127之间产生穿通电流，并可能发生重叠现象。在本实施例的实施例中，经由将输入数据IN_DATA延迟预定的延迟量tFD的上拉脉冲控制部1022和下拉脉冲控制部1222的操作来防止重叠现象的发生。
此外，当上拉脉冲控制部1022的输出信号PU[0]传输经过第一至第四上拉驱动元件1024、1025、1026及1027以被逐步延迟时，不仅将从上拉脉冲控制部1022输出的信号PU[0]的上升沿延迟(见A[U])，而且还将从上拉脉冲控制部1022输出的信号PU[0]的下降沿延迟(见B[U])，以产生第一至第四上拉延迟元件1024、1025、1026及1027的输出信号PU[1:4]。
此时，在如上所述用电源电压VDD来驱动数据输出焊盘DQ时，尽管PVT变化从第一至第四上拉驱动元件1024、1025、1026及1027输出的信号PU[1:4]的逐步上升沿仍最小化歪斜变化，同时从第一至第四上拉驱动元件1024、1025、1026及1027输出的信号PU[1:4]的逐步下降沿很少对改变数据输出焊盘DQ的电压电平施加影响。然而，随着信号PU[1:4]的上升沿被顺序延迟，将信号PU[1:4]的下降沿延迟到接近信号PD[1:4]的下降沿。信号PU[1:4]和PD[1:4]的激活时段可能彼此重叠。
因此，为了在具有图1所示的配置的数据输出电路中稳定地防止重叠现象发生，可以通过设定预定的延迟量tFD具有足够大值而使输入数据IN_DATA延迟以产生延迟的输入数据。
即，尽管信号PU[1:4]的逐步下降沿很少对改变数据输出焊盘DQ的电压电平施加影响，但由于这个下降沿，在延长用于最小化数据输出焊盘DQ的上拉歪斜变化的时段SKEW_PV和用于防止重叠现象发生的时段OVER_PV存在限制。因此，在输入数据IN_DATA的频率非常高的情况下，稳定地执行用于最小化数据输出焊盘DQ的上拉歪斜变化的操作和用于防止重叠现象发生的操作是困难的。
相似地，当下拉脉冲控制部1222的输出信号PD[0]传输经过第一下拉驱动元件至第四下拉驱动元件1224、1225、1226及1227而被逐步延迟时，不仅从下拉脉冲控制部1222输出的信号PD[0]的下降沿被延迟(见A[D])，而且从下拉脉冲控制部1222输出的信号PD[0]的上升沿也被延迟(见B[D])，以产生第一至第四下拉延迟元件1224、1225、1226及1227的输出信号PD[1:4]。
此时，当如上所述的用接地电压VSS驱动数据输出焊盘DQ时，尽管PVT变化第一至第四下拉驱动元件1224、1225、1226及1227所输出的信号PD[1:4]的逐步下降沿仍最小化歪斜变化，同时如附图所示，从第一至第四下拉驱动元件1224、1225、1226及1227输出的信号PD[1:4]的逐步上升沿很少对改变数据输出焊盘DQ的电压电平施加影响。然而，随着信号PD[1:4]的下降沿被顺序延迟，信号PD[1:4]的上升沿被延迟成接近信号PU[1:4]的下一上升沿。信号PU[1:4]和PD[1:4]的激活时段可以彼此重叠。
因此，为了在具有图1所示的配置的数据输出电路中稳定地防止重叠现象发生，可以通过设定预定延迟量tFD具有足够大值而使输入数据IN_DATA延迟以产生延迟的输入数据。
即，尽管信号PD[1:4]的逐步上升沿很少对改变数据输出焊盘DQ的电压电平施加影响，但由于这种上升沿，在延长用于最小化数据输出焊盘DQ的下拉歪斜变化的时段SKEW_PV和用于防止重叠现象发生的时段OVER_PV上存在限制。结果，在输入数据IN_DATA的频率非常高的情况下，难以稳定地执行用于最小化数据输出焊盘DQ的下拉歪斜变化的操作和用于防止重叠现象发生的操作。
图3是示出根据本发明的另一个实施例的可以防止重叠发生的半导体器件的数据输出电路的框图。
图4A和图4B是示出根据图3所示的本发明的另一个实施例的可防止重叠发生的半导体器件的数据输出电路的组成部分之中的第一信号延迟单元和第二信号延迟单元的电路图。
参见图3，根据本发明的另一个实施例可以防止重叠发生的半导体器件的数据输出电路包括第一信号延迟模块310、第二信号延迟模块320以及输出焊盘驱动模块330和340。输出焊盘驱动模块330和340包括N个上拉预驱动单元332[1:N]、N个上拉主驱动单元334[1:N]、N个下拉预驱动单元342[1:N]以及N个下拉主驱动单元344[1:N]。N是等于或大于1的整数。
第一信号延迟模块310被配置成用变化的延迟量将输入数据IN_DATA的上升沿延迟N次，维持输入数据IN_DATA的下降沿，以及输出N个上拉驱动信号PU[1:N]。也就是说，第一信号延迟模块310产生N个上拉驱动信号PU[1:N]，所述N个上拉驱动信号PU[1:N]具有从输入数据IN_DATA的上升沿分别延迟N个逐步量的上升沿。输入数据IN_DATA和N个上拉驱动信号PU[1:N]具有形成在相同时间处的下降沿。因此，当输入数据IN_DATA的逻辑高时段和逻辑低时段彼此相等时，从第一信号延迟模块310输出的N个上拉驱动信号PU[1:N]的逻辑低时段比逻辑高时段长。
第二信号延迟模块320被配置成用变化的延迟量将输入数据IN_DATA的下降沿延迟N次，维持输入数据IN_DATA的上升沿，以及输出N个下拉驱动信号PD[1:N]。也就是说，第二信号延迟模块320产生N个下拉驱动信号PD[1:N]，所述N个下拉驱动信号PD[1:N]具有从输入数据IN_DATA的下降沿分别延迟N个逐步量的下降沿。输入数据IN_DATA和N个下拉驱动信号PD[1:N]具有形成在相同时间处的上升沿。因此，当输入数据IN_DATA的逻辑高时段和逻辑低时段彼此相等时，从第二信号延迟模块320输出的N个下拉驱动信号PD[1:N]的逻辑高时段比逻辑低时段长。
输出焊盘驱动模块330和340的N个上拉预驱动单元332[1:N]和N个上拉主驱动单元334[1:N]被配置成在N个上拉驱动信号PU[1:N]的各个逻辑高时段期间用电源电压VDD来驱动数据输出焊盘DQ。为了用电源电压VDD来驱动数据输出焊盘DQ，N个上拉主驱动单元334[1:N]可以分别包括PMOS晶体管。因此，在N个上拉预驱动单元332[1:N]将N个上拉驱动信号PU[1:N]的相位反相并输出信号PUB[1:N]之后，可以使用分别包括PMOS晶体管(未示出)的N个上拉主驱动单元334[1:N]以分别用电源电压VDD来驱动数据输出焊盘DQ。
输出焊盘驱动模块330和340的N个下拉预驱动单元342[1:N]和N个下拉主驱动单元344[1:N]被配置成在N个下拉驱动信号PD[1:N]的各个逻辑低时段期间用接地电压VSS来驱动数据输出焊盘DQ。为了用接地电压VSS来驱动数据输出焊盘DQ，N个下拉主驱动单元344[1:N]可以分别包括NMOS晶体管。因此，在N个下拉预驱动单元342[1:N]将N个下拉驱动信号PD[1:N]的相位反相并输出信号PDB[1:N]之后，可以使用分别包括NMOS晶体管(未示出)的N个下拉主驱动单元344[1:N]以分别用接地电压VSS来驱动数据输出焊盘DQ。
例如，第一信号延迟模块310和第二信号延迟模块320可以具有如下文详细描述的两种类型的配置。
首先，参见图4A描述第一信号延迟模块310的第一种配置，N个上拉延迟单元312A[1:N]以链状形式连接，并且分别从N个上拉延迟单元312A[1:N]输出N个上拉驱动信号PU[1:N]。
N个上拉延迟单元312A[1:N]将施加给它们的信号IN_DATA、PU[1]、PU[2]、...和PU[N-1]的上升沿延迟预定的延迟量tD，维持施加给它们的信号IN_DATA、PU[1]、PU[2]、...和PU[N-1]的下降沿，以及输出N个上拉驱动信号PU[1:N]。
具体地，N个上拉延迟单元312A[1:N]中每个都包括：第一延迟传送部DELAY_PATH1，所述第一延迟传送部DELAY_PATH1被配置成当施加给它的信号IN_DATA、PU[1]、PU[2]、...或PU[N-1]是逻辑高时将施加给它的信号IN_DATA、PU[1]、PU[2]、...或PU[N-1]延迟预定的延迟量tD；以及第一直接传送部BYPASS_PATH1，第一直接传送部BYPASS_PATH1被配置成在施加给它的信号IN_DATA、PU[1]、PU[2]、...或PU[N-1]是逻辑低时无延迟地传送施加给它的信号IN_DATA、PU[1]、PU[2]、...或PU[N-1]。
第一延迟传送部DELAY_PATH1包括NMOS晶体管PN1和电阻器R1。当施加到第一延迟传送部DELAY_PATH1的信号IN_DATA、PU[1]、PU[2]、...或PU[N-1]是逻辑高时，NMOS晶体管PN1导通并将施加的信号传送到电阻器R1。NMOS晶体管PN1在施加的信号是逻辑低时关断。电阻器R1被配置成将从NMOS晶体管PN1传送来的信号延迟预定的延迟量tD并输出信号PU[1]、PU[2]、PU[3]、...或PU[N]。
相似地，第一直接传送部BYPASS_PATH1包括PMOS晶体管PP1，所述PMOS晶体管PP1被配置成在施加到第一直接传送部BYPASS_PATH1的信号IN_DATA、PU[1]、PU[2]、...或PU[N-1]是逻辑低时导通并接收施加的信号，并在施加的信号是逻辑高时关断。
以这种方式，在第一信号延迟模块310中，由于N个上拉延迟单元312A[1:N]是以如上所述的链状形式连接，因此N个上拉驱动信号PU[1:N]是经由第一到第N顺序延迟级而产生的。因此，可以将相对小的延迟量设定到N个上拉延迟单元312A[1:N]中的每个。
当然，设定到N个相应上拉延迟单元312A[1:N]的延迟量可以彼此相同或可以彼此不同。例如，由于输入数据IN_DATA的上升沿与N个上拉驱动信号PU[1:N]的上升沿之间的延迟间隔可以由N个上拉延迟单元312A[1:N]之中的第一上拉延迟单元312A[1]的延迟量来确定，因此第一上拉延迟单元312A[1]的延迟量具有相对大的值并且其余的上拉延迟单元312A[2:N]的延迟量具有相对小的值。供作参考，输入数据IN_DATA的上升沿与N个上拉驱动信号PU[1:N]的上升沿之间的延迟间隔要足够长以便防止重叠现象发生，稍后将对此进行详细描述。
接着，参考图4A描述第二信号延迟模块320的第一种配置，N个下拉延迟单元322A[1:N]以链状形式连接，并且分别从N个下拉延迟单元322A[1:N]输出N个下拉驱动信号PD[1:N]。
N个下拉延迟单元322A[1:N]将施加给它们的信号IN_DATA、PD[1]、PD[2]、...和PD[N-1]的下降沿延迟预定的延迟量tD，维持施加给它们的信号IN_DATA、PD[1]、PD[2]、...和PD[N-1]的上升沿，以及输出N个下拉驱动信号PD[1:N]。
具体地，N个下拉延迟单元322A[1:N]每个都包括：第二延迟传送部DELAY_PATH2，所述第二延迟传送部DELAY_PATH2被配置成在施加给它的信号IN_DATA、PD[1]、PD[2]、...或PD[N-1]是逻辑低时将施加给它的信号IN_DATA、PD[1]、PD[2]、...或PD[N-1]延迟预定的延迟量tD；以及第二直接传送部BYPASS_PATH2，所述第二直接传送部BYPASS_PATH2被配置成在施加给它的信号IN_DATA、PD[1]、PD[2]、...或PD[N-1]是逻辑高时无延迟地传送施加给它的信号IN_DATA、PD[1]、PD[2]、...或PD[N-1]。
第二延迟传送部DELAY_PATH2包括PMOS晶体管PP2和电阻器R2。当施加到第二延迟传送部DELAY_PATH2的信号IN_DATA、PD[1]、PD[2]、...或PD[N-1]是逻辑低时，PMOS晶体管PP2导通并将施加的信号传送到电阻器R2。PMOS晶体管PP2在施加的信号是逻辑高时关断。电阻器R2被配置成将从PMOS晶体管PP2传送来的信号延迟预定的延迟量tD并输出信号PD[1]、PD[2]、PD[3]、...或PD[N]。
相似地，第二直接传送部BYPASS_PATH2包括NMOS晶体管PN2，所述NMOS晶体管PN2被配置成在施加到第二直接传送部BYPASS_PATH2的信号IN_DATA、PD[1]、PD[2]、...或PD[N-1]是逻辑高时导通并接收施加的信号，并在施加的信号是逻辑低时关断。
以这种方式，在第二信号延迟模块320中，由于N个下拉延迟单元322A[1:N]以如上所述的链状形式连接，因此N个下拉驱动信号PD[1:N]是经由第一至第N顺序延迟级而产生的。因此，可以将相对小的延迟量设定到N个下拉延迟单元322A[1:N]中的每个。
当然，设定到N个相应的下拉延迟单元322A[1:N]的延迟量可以彼此相同或可以彼此不同。例如，由于输入数据IN_DATA的下降沿与N个下拉驱动信号PD[1:N]的下降沿之间的延迟间隔可以由N个下拉延迟单元322A[1:N]之中的第一下拉延迟单元322A[1]的延迟量来确定，因此第一下拉延迟单元322A[1]的延迟量具有相对大的值并且其余的下拉延迟单元322A[2:N]的延迟量具有相对小的值。供作参考，输入数据IN_DATA的下降沿与N个下拉驱动信号PD[1:N]的下降沿之间的延迟间隔要足够长以便防止重叠现象发生，稍后将对此进行详细描述。
其次，参考图4B描述第一信号延迟模块310的第二种配置，第一信号延迟模块310包括N个上拉延迟单元312B[1:N]，所述N个上拉延迟单元312B[1:N]被配置成接收输入数据IN_DATA并输出N个上拉驱动信号PU[1:N]。
N个上拉延迟单元312B[1:N]分别将输入数据IN_DATA的上升沿延迟预定的不同的延迟量tD[1]、tD[2]、tD[3]、...和tD[N]，维持输入数据IN_DATA的下降沿，以及输出N个上拉驱动信号PU[1:N]。
具体地，N个上拉延迟单元312B[1:N]每个都包括：第一延迟传送部DELAY_PATH1，所述第一延迟传送部DELAY_PATH1被配置成在输入数据IN_DATA是逻辑高时将输入数据IN_DATA延迟预定的不同的延迟量tD[1]、tD[2]、tD[3]、...或tD[N]；以及第一直接传送部BYPASS_PATH1，所述第一直接传送部BYPASS_PATH1被配置成在输入数据IN_DATA是逻辑低时无延迟地传送输入数据IN_DATA。
第一延迟传送部DELAY_PATH1包括NMOS晶体管PN1和电阻器R1[1]、R1[2]、R1[3]、...或R1[N]。NMOS晶体管PN1被配置成在输入数据IN_DATA是逻辑高时导通并将输入数据IN_DATA传送到电阻器，并在输入数据IN_DATA是逻辑低时关断。电阻器R1[1]、R1[2]、R1[3]、...或R1[N]被配置成将从NMOS晶体管PN1传送来的输入数据IN_DATA延迟预定的不同的延迟量tD[1]、tD[2]、tD[3]、...或tD[N]并输出信号PU[1]、PU[2]、PU[3]、...或PU[N]。
相似地，第一直接传送部BYPASS_PATH1包括PMOS晶体管PP1，所述PMOS晶体管PP1被配置成在施加到第一直接传送部BYPASS_PATH1的输入数据IN_DATA是逻辑低时导通并接收施加的信号，并在输入数据IN_DATA是逻辑高时关断。
以这种方式，在第一信号延迟模块310中，N个上拉延迟单元312B[1:N]接收输入数据IN_DATA，分别将输入数据IN_DATA延迟预定的不同的延迟量tD[1]、tD[2]、tD[3]、...和tD[N]，以及产生N个上拉驱动信号PU[1:N]。
因此，用以下方式来设定N个上拉延迟单元312B[1:N]的各个延迟量tD[1]、tD[2]、tD[3]、...和tD[N]：第二上拉延迟单元312B[2]的延迟量tD[2]比第一上拉延迟单元312B[1]的延迟量tD[1]大预设量，并且第三上拉延迟单元312B[3]的延迟量tD[3]比第二上拉延迟单元312B[2]的延迟量tD[2]大所述预设量。当然，将最后的上拉延迟单元312B[N]设定成具有N个上拉延迟单元312B[1:N]之中最大的延迟量tD[N]。
由于输入数据IN_DATA的上升沿与N个上拉驱动信号PU[1:N]的上升沿之间的延迟间隔可以是由N个上拉延迟单元312A[1:N]之中的第一上拉延迟单元312A[1]的延迟量tD[1]来确定，所以第一上拉延迟单元312A[1]的延迟量tD[1]具有相对大的值并且N个上拉延迟单元312B[1:N]的下降沿之间的延迟间隔与延迟量tD[1]的值相比具有相对小的值。供作参考，输入数据IN_DATA的上升沿与N个上拉驱动信号PU[1:N]的上升沿之间的延迟间隔要足够长以便防止重叠现象发生，稍后将对此进行详细描述。
接着，参照图4B描述第二信号延迟模块320的第二配置，第二信号延迟模块320包括N个下拉延迟单元322B[1:N]，所述N个下拉延迟单元322B[1:N]被配置成接收输入数据IN_DATA并输出N个下拉驱动信号PD[1:N]。
N个下拉延迟单元322B[1:N]分别将输入数据IN_DATA的下降沿延迟预定的不同的延迟量tD[1]、tD[2]、tD[3]、...和tD[N]，维持输入数据IN_DATA的上升沿，以及输出N个下拉驱动信号PD[1:N]。
详细地，N个下拉延迟单元322B[1:N]中的每个包括：第二延迟传送部DELAY_PATH2，所述第二延迟传送部DELAY_PATH2被配置成在输入数据IN_DATA是逻辑低时将输入数据IN_DATA延迟预定的不同的延迟量tD[1]、tD[2]、tD[3]、...或tD[N]；以及第二直接传送部BYPASS_PATH2，所述第二直接传送部BYPASS_PATH2被配置成在输入数据IN_DATA是逻辑高时无延迟地传送输入数据IN_DATA。
第二延迟传送部DELAY_PATH2包括PMOS晶体管PP2和电阻器R2[1]、R2[2]、R2[3]、...或R2[N]。PMOS晶体管PP2被配置成在输入数据IN_DATA是逻辑低时导通并传送输入数据IN_DATA，以及在输入数据IN_DATA是逻辑高时关断。电阻器R2[1]、R2[2]、R2[3]、...或R2[N]被配置成将从PMOS晶体管PP2传送的输入数据IN_DATA延迟预定的不同的延迟量tD[1]、tD[2]、tD[3]、...或tD[N]并输出信号PD[1]、PD[2]、PD[3]、...或PD[N]。
相似地，第二直接传送部BYPASS_PATH2包括NMOS晶体管PN2，所述NMOS晶体管PN2被配置成在施加到第二直接传送部BYPASS_PATH2的输入数据IN_DATA是逻辑高时导通并接收施加的信号，以及在输入数据IN_DATA是逻辑低时关断。
以这种方式，在第二信号延迟模块320中，N个下拉延迟单元322B[1:N]接收输入数据IN_DATA，分别将输入数据IN_DATA延迟预定的不同的延迟量tD[1]、tD[2]、tD[3]、...和tD[N]，并且产生N个下拉驱动信号PD[1:N]。
因此，用以下方式来设定N个下拉延迟单元322B[1:N]的各个延迟量tD[1]、tD[2]、tD[3]、...和tD[N]：第二下拉延迟单元322B[2]的延迟量tD[2]具有比第一下拉延迟单元322B[1]的延迟量tD[1]大的预设量的值，并且第三下拉延迟单元322B[3]的延迟量tD[3]具有比第二下拉延迟单元322B[2]的延迟量tD[2]大的预设量的值。当然，将最后一个下拉延迟单元322B[N]设定成具有在N个下拉延迟单元322B[1:N]之中最大的延迟量tD[N]。
由于输入数据IN_DATA的下降沿与N个下拉驱动信号PD[1:N]的下降沿之间的延迟间隔可以由N个下拉延迟单元322A[1:N]之中的第一下拉延迟单元322A[1]的延迟量tD[1]来确定，所以第一下拉延迟单元322A[1]的延迟量tD[1]具有相对大的值，并且N个下拉延迟单元322A[1:N]的下降沿之间的延迟间隔与延迟量tD[1]的值相比而具有相对小的值。供作参考，输入数据IN_DATA的下降沿与N个下拉驱动信号PD[1:N]的下降沿之间的延迟间隔要足够长以便防止重叠现象发生，稍后将对此进行详细描述。
图5是说明根据本发明的图3、图4A和图4B中所示的另一个实施例的可以防止重叠发生的半导体器件的数据输出电路的操作的时序图。
参见图5，根据本发明的实施例，将交替地具有逻辑高时段和逻辑低时段的输入数据IN_DATA施加到能够防止重叠发生的半导体器件的数据输出电路，并以数据输出焊盘DQ的电压电平响应于这种输入数据IN_DATA改变为例来进行描述。
具体地，在N个上拉驱动信号PU[1:N]之中，将第一上拉驱动信号PU[1]的上升沿从输入数据IN_DATA的上升沿延迟预定的时间。此外，利用时间差从第一上拉驱动信号PU[1]的上升沿顺序延迟其余的上拉驱动信号PU[2:N]的上升沿。
尽管以这种方式N个上拉驱动信号PU[1:N]具有处在不同时间处的上升沿，但N个上拉驱动信号PU[1:N]具有处在与输入数据IN_DATA的下降沿相同时间处的下降沿。
因此，在从N个上拉驱动信号PU[1:N]的上升沿到下降沿的各个间隔期间，即，在N个上拉驱动信号PU[1:N]是逻辑高的时段期间，用电源电压VDD上拉驱动数据输出焊盘DQ。
此时，响应于N个上拉驱动信号PU[1:N]的具有时间差的逐步上升沿，来确定在数据输出焊盘DQ被上拉到电源电压VDD电平的时段的歪斜。在这点上，即使当在电源电压VDD的电平波动或PVT发生变化时，也可以使数据输出焊盘DQ被上拉驱动成电源电压VDD电平的时段的歪斜保持稳定。
相似地，在N个下拉驱动信号PD[1:N]之中，第一下拉驱动信号PD[1]的下降沿从输入数据IN_DATA的下降沿延迟预定的时间。此外，其余的下拉驱动信号PD[2:N]的下降沿从第一下拉驱动信号PD[1]的下降沿用时间差顺序延迟。
尽管以这种方式N个下拉驱动信号PD[1:N]具有处在不同时间处的下降沿，但N个下拉驱动信号PD[1:N]具有处在与输入数据IN_DATA的上升沿相同时间处的上升沿。
因此，在从N个下拉驱动信号PD[1:N]的下降沿到上升沿的各个间隔期间，即，在N个下拉驱动信号PD[1:N]是逻辑低的时段期间，用接地电压VSS来下拉驱动数据输出焊盘DQ。
此时，响应于N个下拉驱动信号PD[1:N]的具有时间差的逐步下降沿，来确定数据输出焊盘DQ被下拉到接地电压VSS电平的时段的歪斜。在这点上，即使当电源电压VDD的电平波动或PVT发生变化时，也可以使数据输出焊盘DQ被下拉驱动到接地电压VSS的电平的时段的歪斜保持稳定。
即，当第一信号延迟模块310被施加输入数据IN_DATA且产生N个上拉驱动信号PU[1:N]时，输入数据IN_DATA以及被延迟预定的延迟量和预设的时间差的N个上拉驱动信号PU[1:N]具有处在不同时间处的上升沿并具有处在相同时间处的下降沿。
此外，当第二信号延迟模块320被施加输入数据IN_DATA到并产生N个下拉驱动信号PD[1:N]时，输入数据IN_DATA以及被延迟预定的延迟量和预设定时间差的N个下拉驱动信号PD[1:N]具有处在不同时间处的下降沿且具有处在相同时间处的上升沿。
此时，可以将N个上拉驱动信号PU[1:N]的下降沿与N个下拉驱动信号PD[1:N]的下降沿设定成分开至少预定的延迟量时段OVER_PV并且不彼此重叠，以及可以将N个下拉驱动信号PD[1:N]的上升沿与N个上拉驱动信号PU[1:N]的上升沿设定成分开至少预定的延迟量时段OVER_PV并且不彼此重叠。
当N个上拉驱动信号PU[1:N]是逻辑高的时段与N个下拉驱动信号PD[1:N]是逻辑低的时段彼此重叠时，造成重叠现象并在N个上拉主驱动单元334[1:N]与N个下拉主驱动单元344[1:N]之间产生穿通电流。因此，在本发明的实施例中，经由第一信号延迟模块310中的将N个上拉驱动信号PU[1:N]之中的第一上拉驱动信号PU[1]的上升沿与输入数据IN_DATA的上升沿形成为具有与预定的延迟量时段OVER_PV相对应的时间差的操作、以及第二信号延迟模块320中的将N个下拉驱动信号PD[1:N]之中的第一下拉驱动信号PD[1]的下降沿与输入数据IN_DATA的下降沿形成为具有与预定的延迟量时段OVER_PV相对应的时间差的操作，来防止造成重叠现象。
也就是说，由于输入数据IN_DATA与N个上拉驱动信号PU[1:N]具有处在相同时间处的下降沿，因此可以稳定地将N个上拉驱动信号PU[1:N]的下降沿与N个下拉驱动信号PD[1:N]的下降沿设定为具有与预定的延迟量时段OVER_PV相对应的时间差。
相似地，由于输入数据IN_DATA与N个下拉驱动信号PD[1:N]具有处在相同时间处的上升沿，因此可以稳定地将N个下拉驱动信号PD[1:N]的上升沿和N个上拉驱动信号PU[1:N]的上升沿设定为具有与预定的延迟量时段OVER_PV相对应的时间差。
此外，即使当将从第一上拉驱动信号PU[1]的上升沿到最后的上拉驱动信号PU[N]的上升沿的间隔设定成足够长，最后的上拉驱动信号PU[N]的上升沿到下降沿的间隔也足够长。因此，即使当输入数据IN_DATA具有高频率时，也可以稳定地执行用于防止上拉歪斜由于PVT变化而波动的操作。此时，可以稳定将数据输出焊盘DQ的电压电平维持逻辑高电平，直到数据输出焊盘DQ在被上拉驱动到逻辑高电平之后被下拉驱动为止。
相似地，即使当将从第一下拉驱动信号PD[1]的下降沿到最后的下拉驱动信号PD[N]的下降沿的间隔设定成足够长，最后的下拉驱动信号PD[N]的下降沿到上升沿的间隔也足够长。因此，即使当输入数据IN_DATA具有高频率时，也可以稳定地执行用于防止下拉歪斜由于PVT变化而波动的操作。此时，可以稳定地将数据输出焊盘DQ的电压电平维持逻辑低电平，直到数据输出焊盘DQ在被下拉驱动到逻辑低电平之后被上拉驱动为止。
如上所述，根据本发明的实施例，将用于上拉驱动数据输出焊盘DQ的N个上拉驱动信号PU[1:N]和输入数据IN_DATA的上升沿分开预定的延迟量并且将其下降沿形成在相同时间处，以及将用于下拉驱动数据输出焊盘DQ的N个下拉驱动信号PD[1:N]和输入数据IN_DATA的下降沿分开预定的延迟量并且将其上升沿形成在相同时间处。因此，可以将N个上拉驱动信号PU[1:N]的逻辑高时段与N个下拉驱动信号PD[1:N]的逻辑低时段彼此分开预定的延迟量。由于这样的事实，可以将用于上拉驱动数据输出焊盘DQ的时段与用于下拉驱动数据输出焊盘DQ的时段保持彼此分开预定的延迟量。换言之，可以防止造成重叠现象。
此外，由于N个上拉驱动信号PU[1:N]的上升沿被形成为逐步延迟且N个下拉驱动信号PD[1:N]的下降沿被形成为逐步延迟，因此尽管PVT变化也可以用最小的歪斜变化来上拉和下拉驱动数据输出焊盘DQ。
另外，用于将N个上拉驱动信号PU[1:N]与输入数据IN_DATA的上升沿分开预定的延迟量并且将其下降沿形成在相同时间处的部件或用于将N个下拉驱动信号PD[1:N]与输入数据IN_DATA的下降沿分开预定的延迟量并且将其上升沿形成在相同时间处的部件可以是由包括一个NMOS晶体管和一个PMOS晶体管的两个晶体管构成，由此减小了占据的面积。
如从以上描述明显可知的，在本发明的实施例中，将用于上拉驱动数据输出焊盘的信号与输入数据的第一边沿分开预定的延迟量并且同时产生用于上拉驱动数据输出焊盘的信号与输入数据的第二边沿，以及将用于下拉驱动所述数据输出焊盘的信号与输入数据的第二边沿分开预定的延迟量并且同时产生用于下拉驱动数据输出焊盘的信号与输入数据的第一边沿。因此，将用于上拉驱动的信号的操作时段与用于下拉驱动的信号的操作时段彼此分开预定的延迟量，由此防止重叠的发生。
此外，使用通过顺序延迟用于上拉驱动的信号的第一边沿和延迟用于下拉驱动的信号的第二边沿获得的信号来顺序上拉和下拉驱动输出焊盘。因此，尽管PVT(工艺、电压和温度)变化，也可以用最小歪斜变化来驱动数据输出焊盘。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
例如，可以实现在前文提到的实施例中例示的逻辑门和晶体管以根据它们的输入信号的极性而具有不同的位置和种类。

Claims (20)

1.一种半导体器件，包括：
第一信号延迟模块，所述第一信号延迟模块被配置成用变化的延迟量将输入信号的第一边沿延迟，维持所述输入信号的第二边沿，并输出至少一个第一驱动信号；
第二信号延迟模块，所述第二信号延迟模块被配置成用所述变化的延迟量将所述输入信号的第二边沿延迟，维持所述输入信号的第一边沿并输出至少一个第二驱动信号；以及
输出焊盘驱动模块，所述输出焊盘驱动模块被配置成响应于所述第一驱动信号而用第一电压来驱动数据输出焊盘并响应于所述第二驱动信号而用第二电压来驱动所述数据输出焊盘。
2.如权利要求1所述的测试电路，其中，所述第一信号延迟模块包括被连接成链状的多个第一延迟单元，其中，所述第一延迟单元每个都被配置成在不延迟所述输出信号的第二边沿的情况下将前一第一延迟单元的输出信号的第一边沿延迟设定的延迟量以及输出所述第一驱动信号。
3.如权利要求2所述的半导体器件，其中，所述第二信号延迟模块包括被连接成链状的多个第二延迟单元，其中，所述第二延迟单元每个都被配置成在不延迟所述输出信号的第一边沿的情况下将前一第二延迟单元的输出信号的第二边沿延迟所述设定的延迟量以及输出所述第二驱动信号。
4.如权利要求3所述的半导体器件，其中，所述第一延迟单元每个都包括：
第一延迟传送部，所述第一延迟传送部被配置成当经由信号输入端子施加的信号具有第一逻辑电平时将所述信号延迟所述设定的延迟量并将延迟的信号传送到信号输出端子；以及
第一直接传送部，所述第一直接传送部被配置成当所述信号具有第二逻辑电平时无延迟地将所述信号传送到所述信号输出端子。
5.如权利要求4所述的半导体器件，其中所述第二延迟单元每个都包括：
第二延迟传送部，所述第二延迟传送部被配置成当经由信号输入端子施加的信号具有所述第二逻辑电平时将所述信号延迟所述设定的延迟量并将延迟的信号传送到信号输出端子；以及
第二直接传送部，所述第二直接传送部被配置成当所述信号具有所述第一逻辑电平时无延迟地将所述信号传送到所述信号输出端子。
6.如权利要求1所述的半导体器件，
其中，所述第一信号延迟模块包括被配置成接收所述输入信号并输出所述第一驱动信号的至少一个第一延迟单元，以及
其中，所述第一延迟单元被配置成在不延迟所述输入信号的第二边沿的情况下用不同的延迟量将所述输入信号的第一边沿延迟。
7.如权利要求6所述的半导体器件，
其中，所述第二信号延迟模块包括被配置成接收所述输入信号并输出所述第二驱动信号的至少一个第二延迟单元，以及
其中，所述第二延迟单元被配置成在不延迟所述输入信号的第一边沿的情况下用不同的延迟量将所述输入信号的第二边沿延迟。
8.如权利要求1所述的半导体器件，
其中，所述输入信号的第一边沿包括所述输入信号的从逻辑低电平到逻辑高电平的上升沿，
其中，所述输入信号的第二边沿包括所述输入信号的从逻辑高电平到逻辑低电平的下降沿，
其中，所述第一电压包括电源电压，以及
其中，所述第二电压包括接地电压。
9.如权利要求8所述的半导体器件，其中，所述输出焊盘驱动模块包含：
至少一个第一预驱动单元，所述至少一个第一预驱动单元被配置成接收所述第一驱动信号并将所述第一驱动信号反相；
至少一个第一主驱动单元，所述至少一个第一主驱动单元被配置成响应于所述第一预驱动单元的输出信号而将所述电源电压供应给所述数据输出焊盘；
至少一个第二预驱动单元，所述至少一个第二预驱动单元被配置成接收所述第二驱动信号并将所述第二驱动信号反相；以及
至少一个第二主驱动单元，所述至少一个第二主驱动单元被配置成响应于所述第二预驱动单元的输出信号而将所述接地电压供应给所述数据输出焊盘。
10.一种半导体器件，包括：
第一延迟操作单元，所述第一延迟操作单元被配置成将输入信号的第一边沿延迟第一延迟量，维持所述输入信号的第二边沿，以及输出第一驱动操作信号；
第二延迟操作单元，所述第二延迟操作单元被配置成将所述第一驱动操作信号的第一边沿延迟第二延迟量，维持所述第一驱动操作信号的第二边沿，以及输出第二驱动操作信号；
第三延迟操作单元，所述第三延迟操作单元被配置成将所述输入信号的第二边沿延迟所述第一延迟量，维持所述输入信号的所述第一边沿，以及输出第三驱动操作信号；
第四延迟操作单元，所述第四延迟操作单元被配置成将所述第三驱动操作信号的第二边沿延迟所述第二延迟量，维持所述第三驱动操作信号的第一边沿，以及输出第四驱动操作信号；
第一输出焊盘驱动模块，所述第一输出焊盘驱动模块被配置成响应于所述第一驱动操作信号和所述第二驱动操作信号而用第一电压来驱动数据输出焊盘；以及
第二输出焊盘驱动模块，所述第二输出焊盘驱动模块被配置成响应于所述第三驱动操作信号和所述第四驱动操作信号而用第二电压来驱动所述数据输出焊盘。
11.如权利要求10的半导体器件，其中，所述第一延迟操作单元包括：
第一延迟传送部，所述第一延迟传送部被配置成当所述输入信号具有第一逻辑电平时将所述输入信号延迟所述第一延迟量以输出所述第一驱动操作信号；以及
第一直接传送部，所述第一直接传送部被配置成当所述输入信号具有第二逻辑电平时无延迟地传送所述输入信号以输出所述第一驱动操作信号。
12.如权利要求11所述的半导体器件，其中，所述第二延迟操作单元包括：
第二延迟传送部，所述第二延迟传送部被配置成当所述第一驱动操作信号具有所述第一逻辑电平时将所述第一驱动操作信号延迟所述第二延迟量以输出所述第二驱动操作信号；以及
第二直接传送部，所述第二直接传送部被配置成当所述第一驱动操作信号具有所述第二逻辑电平时无延迟地传送所述第一驱动操作信号以输出所述第二驱动操作信号。
13.如权利要求12所述的半导体器件，其中，所述第三延迟操作单元包括：
第三延迟传送部，所述第三延迟传送部被配置成当所述输入信号具有所述第二逻辑电平时将所述输入信号延迟所述第一延迟量以输出所述第三驱动操作信号；以及
第三直接传送部，所述第三直接传送部被配置成当所述输入信号具有所述第一逻辑电平时无延迟地传送所述输入信号以输出所述第三驱动操作信号。
14.如权利要求13的半导体器件，其中，所述第四延迟操作单元包括：
第四延迟传送部，所述第四延迟传送部被配置成当所述第三驱动操作信号具有所述第二逻辑电平时将所述第三驱动操作信号延迟所述第二延迟量以输出所述第四驱动操作信号；以及
第四直接传送部，所述第四直接传送部被配置成当所述第三驱动操作信号具有所述第一逻辑电平时无延迟地传送所述第三驱动操作信号以输出所述第四驱动操作信号。
15.如权利要求10的半导体器件，
其中，所述第一边沿包括相应信号的从逻辑低电平到逻辑高电平的上升沿，
其中，所述第二边沿包括相应信号的从逻辑高电平到逻辑低电平的下降沿，
其中，所述第一电压包括电源电压，以及
其中，所述第二电压包括接地电压。
16.如权利要求15的半导体器件，其中，所述第一输出焊盘驱动模块包括：
第一预驱动器，所述第一预驱动器被配置成将所述第一驱动操作信号的相位反相；
第一主驱动器，所述第一主驱动器被配置成响应于所述第一预驱动器的输出信号而将所述电源电压供应给所述数据输出焊盘；
第二预驱动器，所述第二预驱动器被配置成将所述第二驱动操作信号的相位反相；以及
第二主驱动器，所述第二主驱动器被配置成响应于所述第二预驱动器的输出信号而将所述电源电压供应给所述数据输出焊盘。
17.如权利要求16所述的半导体器件，其中，所述第二输出焊盘驱动模块包括：
第三预驱动器，所述第三预驱动器被配置成将所述第三驱动操作信号的相位反相；
第三主驱动器，所述第三主驱动器被配置成响应于所述第三预驱动器的输出信号而将所述接地电压供应给所述数据输出焊盘；
第四预驱动器，所述第四预驱动器被配置成将所述第四驱动操作信号的相位反相；以及
第四主驱动器，所述第四主驱动器被配置成响应于所述第四预驱动器的输出信号而将所述接地电压供应给所述数据输出焊盘。
18.如权利要求10所述的半导体器件，其中，所述第一延迟量与所述第二延迟量具有相同的值。
19.如权利要求10所述的半导体器件，其中，所述第一延迟量与所述第二延迟量具有不同的值。
20.如权利要求10所述的半导体器件，
其中，所述第二延迟操作单元被配置成输出具有以所述第二延迟量为间隔的第一边沿的多个驱动操作信号作为所述第二驱动操作信号，以及
其中，所述第四延迟操作单元被配置成输出具有以所述第二延迟量为间隔的第二边沿的多个驱动操作信号作为所述第四驱动操作信号。
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