KR101197272B1 - 데이터출력회로 - Google Patents

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Abstract

데이터출력회로는 전치풀업신호가 인에이블되는 경우 제1 레벨로 구동되고, 제1 지연구간 경과 후 제2 레벨로 구동되는 풀업신호를 생성하는 풀업신호생성부; 전치풀다운신호가 인에이블되는 경우 제3레벨로 구동되고, 제2 지연구간 경과 후 제4 레벨로 구동되는 풀다운신호를 생성하는 풀다운신호생성부; 및 상기 풀업신호 및 상기 풀다운신호를 입력받아 출력데이터를 구동하는 구동부를 포함한다.
데이터출력회로, 슬루우 레이트(slew rate)

Description

데이터출력회로{DATA OUTPUT CIRCUIT}
본 발명은 데이터출력회로에 관한 것이다.
모바일 DDR 및 모바일 DDR2의 경우 모바일 환경 특성상 저전력 동작이 중요하므로 입출력 인터페이스 측면에서 터미네이션(Termination)을 사용하지 않는다. 따라서, 패키지 기판(Package Substrate)을 포함한 신호라인의 임피던스(Impedance)로 인해 안정적인 신호집적도(Signal Integrity)를 확보하기 위해서는 반도체 메모리 장치의 임피던스(Impedance) 환경에 적합한 슬루우 레이트(slew rate)를 구현할 수 있어야 한다.
도 1은 일반적인 데이터출력회로의 회로도이다.
도 1에 도시된 바와 같이, 일반적인 데이터출력회로는 데이터가 하이레벨인 경우 하이레벨로 인에이블되는 전치풀업신호(PU0)를 반전버퍼링하여 제1 풀업신호(PUB1)를 생성하는 인버터(IV10)와, 데이터가 로우레벨인 경우 로우레벨로 인에이블되는 전치풀다운신호(PDB0)를 반전버퍼링하여 제1 풀다운신호(PUB1)를 생성하 는 인버터(IV11)와, 제1 풀업신호(PUB1)에 응답하여 제1 출력데이터(DOUT1)를 풀업구동하는 PMOS 트랜지스터(P10)와, 제1 풀다운신호(PUB1)에 응답하여 제1 출력데이터(DOUT1)를 풀다운구동하는 NMOS 트랜지스터(N10)로 구성된다.
이와 같이 구성된 데이터출력회로는 인버터들(IV10, IV11)의 사이즈를 변경하여 슬루우 레이트(slew rate)를 조절할 수 있으나, 반도체 메모리 장치의 임피던스(Impedance) 환경에 적합한 슬루우 레이트(slew rate)를 구현하는데는 한계가 있다. 따라서, 데이터출력회로에 슬루우 레이트(slew rate)를 조절할 수 있는 저항 및 커패시터를 구비하는 방법을 사용하기도 한다. 그러나, 데이터출력회로에 수동소자인 저항 및 커패시터를 사용하는 경우 레이아웃 면적이 크게 증가한다.
본 발명은 전달게이트의 특성을 이용하여 용이하게 슬루우 레이트(slew rate)를 조절할 수 있도록 한 데이터출력회로를 개시한다.
이를 위해 본 발명은 전치풀업신호가 인에이블되는 경우 제1 레벨로 구동되고, 제1 지연구간 경과 후 제2 레벨로 구동되는 풀업신호를 생성하는 풀업신호생성부; 전치풀다운신호가 인에이블되는 경우 제3레벨로 구동되고, 제2 지연구간 경과 후 제4 레벨로 구동되는 풀다운신호를 생성하는 풀다운신호생성부; 및 상기 풀업신호 및 상기 풀다운신호를 입력받아 출력데이터를 구동하는 구동부를 포함하는 데이터출력회로를 제공한다.
또한, 본 발명은 전치풀업신호가 인에이블되는 경우 제1 레벨로 구동되고, 제1 지연구간 경과 후 제2 레벨로 구동되며, 제2 지연구간 경과 후 제3 레벨로 구동되는 풀업신호를 생성하는 풀업신호생성부; 전치풀다운신호가 인에이블되는 경우 제4 레벨로 구동되고, 제3 지연구간 경과 후 제5 레벨로 구동되며, 제4 지연구간 경과 후 제6 레벨로 구동되는 풀다운신호를 생성하는 풀다운신호생성부; 및 상기 풀업신호 및 상기 풀다운신호를 입력받아 출력데이터를 구동하는 구동부를 포함하는 데이터출력회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 데이터출력회로의 회로도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 데이터출력회로는 제1 풀업신호생성부(20), 제1 풀다운신호생성부(21) 및 제1 구동부(22)로 구성된다.
제1 풀업신호생성부(20)는 전치풀업신호(PU0)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV20)와, 전치풀업신호(PU0)를 제1 지연구간만큼 지연시키는 제1 지연부(200)와, 전치풀업신호(PU0)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV21)와, 제1 지연부(200) 및 인버터(IV21)의 출력신호에 응답하여 인버터(IV20)의 출력신호를 제2 풀업신호(PUB2)로 전달하는 전달게이트(T20)와, 전치풀업신호(PU0)에 응답하여 제2 풀업신호(PUB2)를 외부전압(VDD)으로 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P20)로 구성된다. 여기서, 전치풀업신호(PU0)는 입력되는 데이터가 하이레벨인 경우 하이레벨로 인에이블되고, 입력되는 데이터가 로우레벨인 경우 로우레벨로 디스에이블된다. 여기서, 전달게이트(T20)는 PMOS 트랜지스터(미도시) 및 NMOS 트랜지스터(미도시)로 구현된다.
제1 풀다운신호생성부(21)는 전치풀다운신호(PDB0)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV22)와, 전치풀다운신호(PDB0)를 제2 지연구간만큼 지연시키는 제2 지연부(210)와, 전치풀다운신호(PDB0)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV23)와, 제2 지연부(210) 및 인버터(IV23)의 출력신호에 응답하여 인버터(IV22)의 출력신호를 제2 풀다운신호(PD2)로 전달하는 전달게이트(T21)와, 전치 전치풀다운신호(PDB0)에 응답하여 제2 풀다운신호(PD2)를 접지전압(VSS)으로 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N20)로 구성된다. 여기서, 전치풀다운신호(PDB0)는 입력되는 데이터가 하이레벨인 경우 하이레벨로 디스에이블되고, 입력되는 데이터가 로우레벨인 경우 로우레벨로 인에이블된다.
제1 구동부(22)는 제2 풀업신호(PUB2)에 응답하여 제2 출력데이터(DOUT2)를 외부전압(VDD)으로 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P21)와, 제2 풀다운신호(PD2)에 응답하여 제2 출력데이터(DOUT2)를 접지전압(VSS)으로 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N21)로 구성된다.
전달게이트(T20)에 포함된 PMOS 트랜지스터(미도시) 및 NMOS 트랜지스터(미도시)가 모두 턴온되는 경우 입력신호를 출력신호로 전달하고, PMOS 트랜지스터(미도시)만 턴온되는 경우 출력신호를 VDD-Vth1 레벨로 구동하고, NMOS 트랜지스터(미도시)만 턴온되는 경우 출력신호를 Vth2 레벨로 구동한다. Vth1은 전달게이트(T20)의 PMOS 트랜지스터(미도시)의 문턱전압이고, Vth2는 전달게이트(T20)의 NMOS 트랜지스터(미도시)의 문턱전압이다. 전달게이트(T21)의 경우도 전달게이트(T20)와 동일하게 구현되는 것이 바람직하다.
이와 같이 구성된 데이터출력회로는 데이터가 입력되지 않는 상태에서는 전치풀업신호(PU0)가 로우레벨로 디스에이블되고, 전치풀다운신호(PDB0)가 하이레벨로 디스에이블된다. 따라서, PMOS 트랜지스터(P20)가 턴온되어 제2 풀업신호(PUB2)를 외부전압(VDD)으로 풀업구동하고, NMOS 트랜지스터(N20)가 턴온되어 제2 풀다운신호(PD2)를 접지전압(VSS)으로 풀다운구동한다. 제2 풀업신호(PUB2)가 외부전 압(VDD)으로 풀업구동되고, 제2 풀다운신호(PD2)를 접지전압(VSS)으로 풀다운구동된 상태에서는 제1 구동부(22)의 PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N21)가 모두 턴오프되어 제2 구동전류(IP2)가 흐르지 않으므로, 출력데이터(DOUT2)는 High-Z 상태를 유지한다.
이하, 데이터가 입력되는 상태에서 데이터출력회로의 동작을 도 3을 참고하여 살펴보되 하이레벨의 데이터가 입력되는 경우와 로우레벨의 데이터가 입력되는 경우를 나누어 살펴본다.
하이레벨의 데이터가 입력되는 경우에 있어 데이터출력회로의 동작을 살펴보면 다음과 같다.
입력되는 데이터가 하이레벨인 경우 전치풀다운신호(PDB0)는 하이레벨로 디스에이블되므로 전달게이트(T21)는 턴오프되고, NMOS 트랜지스터(N20)는 턴온된다. 따라서, 제2 풀다운신호(PD2)는 접지전압(VSS)으로 풀다운구동되어 제1 구동부(22)의 NMOS 트랜지스터(N21)는 턴오프된다.
또한, 입력되는 데이터가 하이레벨인 경우 전치풀업신호(PU0)는 하이레벨로 인에이블되므로, PMOS 트랜지스터(P20)는 턴오프되고, 전달게이트(T20)의 PMOS 트랜지스터만 턴온된다. 전달게이트(T20)의 PMOS 트랜지스터(미도시)만 턴온되는 경우 제2 풀업신호(PUB2)는 VDD-Vth1 레벨이 된다. 여기서, Vth1는 전달게이트(T20)의 턴온된 PMOS 트랜지스터(미도시)의 문턱전압값이다. 전치풀업신호(PU0)가 하이레벨로 인에이블된 후 제1 지연부(200)의 제1 지연구간이 경과하면 전달게이트(T20)의 NMOS 트랜지스터(미도시)도 턴온되므로 전달게이트(T20)는 인버터(IV20) 의 출력신호를 제2 풀업신호(PUB2)로 전달한다. 따라서, 제2 풀업신호(PUB2)는 접지전압(VSS)으로 구동되어 제1 구동부(22)의 PMOS 트랜지스터(P21)를 턴온시킴으로써, 제2 출력데이터(DOUT2)를 외부전압(VDD)으로 풀업구동한다.
로우레벨의 데이터가 입력되는 경우에 있어 데이터출력회로의 동작을 살펴보면 다음과 같다.
입력되는 데이터가 로우레벨인 경우 전치풀업신호(PU0)는 로우레벨로 디스에이블되므로 전달게이트(T20)는 턴오프되고, PMOS 트랜지스터(P20)는 턴온된다. 따라서, 제2 풀업신호(PUB2)는 외부전압(VDD)으로 풀업구동되어 제1 구동부(22)의 PMOS 트랜지스터(P21)는 턴오프된다.
또한, 입력되는 데이터가 로우레벨인 경우 전치풀다운신호(PDB0)는 로우레벨로 인에이블되므로, NMOS 트랜지스터(N20)는 턴오프되고, 전달게이트(T21)의 NMOS 트랜지스터만 턴온된다. 전달게이트(T21)의 NMOS 트랜지스터(미도시)만 턴온되는 경우 제2 풀다운신호(PD2)는 Vth2 레벨이 된다. 여기서, Vth2는 전달게이트(T21)의 턴온된 NMOS 트랜지스터(미도시)의 문턱전압값이다. 전치풀다운신호(PDB0)가 하이레벨로 인에이블된 후 제2 지연부(210)의 제2 지연구간이 경과하면 전달게이트(T21)의 PMOS 트랜지스터(미도시)도 턴온되므로 전달게이트(T21)는 인버터(IV22)의 출력신호를 제2 풀다운신호(PD2)로 전달한다. 따라서, 제2 풀다운신호(PD2)는 외부전압(VDD)으로 구동되어 제1 구동부(22)의 NMOS 트랜지스터(N21)를 턴온시킴으로써, 제2 출력데이터(DOUT2)를 접지전압(VSS)으로 풀다운구동한다.
이상 설명한 바와 같이, 본 실시예의 데이터출력회로는 제1 지연부(200), 전 달게이트(T20), 제2 지연부(210) 및 전달게이트(T21)를 이용하여 제2 출력데이터(DOUT2)의 슬루우 레이트(slew rate)를 조절한다. 좀 더 구체적으로, 하이레벨의 데이터가 입력되는 경우에는 제2 풀업신호(PUB2)를 VDD 레벨, VDD-Vth1 레벨 및 VSS 레벨로 순차적으로 구동하고, 로우레벨의 데이터가 입력되는 경우에는 제2 풀다운신호(PD2)를 VSS 레벨, Vth2 레벨 및 VDD 레벨로 순차적으로 구동함으로써, 제2 출력데이터(DOUT2)의 슬루우 레이트(slew rate)를 감소시키고 있다.
도 3을 참고하면 제2 풀업신호(PUB2)가 계단식으로 레벨이 감소되는 파형(X)과, 제2 풀다운신호(PD2)가 계단식으로 레벨이 증가하는 파형(Y)을 확인할 수 있다. 이와 같이 계단식으로 감소 또는 증가하는 제2 풀업신호(PUB2) 및 제2 풀다운신호(PD2)에 의해 구동되는 제2 출력데이터(DOUT2)는 도 1에 도시된 데이터출력회로에서 구동되는 제1 출력데이터(DOUT1)에 비해 풀업구동되거나 풀다운 구동되는 구동속도가 느리다. 즉, 슬루우 레이트(slew rate)가 감소된다. 따라서, 본 실시예의 데이터출력회로에 포함된 제1 구동부(22)의 제2 구동전류(IP2)의 피크값이 도 1에 도시된 데이터출력회로의 제1 구동전류(IP1)의 피크값보다 작아진다.
도 4는 본 발명의 다른 실시예에 따른 데이터출력회로의 회로도이다.
도 4에 도시된 바와 같이, 본 실시예에 따른 데이터출력회로는 제2 풀업신호생성부(30), 제2 풀다운신호생성부(31) 및 제2 구동부(32)로 구성된다.
제2 풀업신호생성부(30)는 전치풀업신호(PU0)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV30)와, 전치풀업신호(PU0)를 제3 지연구간만큼 지연시키는 제3 지연부(300)와, 전치풀업신호(PU0)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV31)와, 제3 지연부(300) 및 인버터(IV31)의 출력신호에 응답하여 인버터(IV30)의 출력신호를 제3 풀업신호(PUB3)로 전달하는 전달게이트(T30)와, 전치풀업신호(PU0)를 제4 지연구간만큼 지연시키는 제4 지연부(301)와, 전치풀업신호(PU0)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV32)와, 제4 지연부(301) 및 인버터(IV32)의 출력신호에 응답하여 인버터(IV30)의 출력신호를 제3 풀업신호(PUB3)로 전달하는 전달게이트(T31)와, 전치풀업신호(PU0)에 응답하여 제3 풀업신호(PUB3)를 외부전압(VDD)으로 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P30)로 구성된다.
제2 풀다운신호생성부(31)는 전치풀다운신호(PDB0)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV33)와, 전치풀다운신호(PDB0)를 제5 지연구간만큼 지연시키는 제5 지연부(310)와, 전치풀다운신호(PDB0)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV34)와, 제5 지연부(310) 및 인버터(IV34)의 출력신호에 응답하여 인버터(IV33)의 출력신호를 제3 풀다운신호(PD3)로 전달하는 전달게이트(T32)와, 전치풀다운신호(PDB0)를 제6 지연구간만큼 지연시키는 제6 지연부(311)와, 전치풀다운신호(PDB0)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV35)와, 제6 지연부(311) 및 인버터(IV35)의 출력신호에 응답하여 인버터(IV33)의 출력신호를 제3 풀다운신호(PD3)로 전달하는 전달게이트(T33)와, 전치풀다운신호(PDB0)에 응답하여 제3 풀다운신호(PD3)를 접지전압(VSS)으로 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N30)로 구성된다.
제2 구동부(32)는 제3 풀업신호(PUB3)에 응답하여 제3 출력데이터(DOUT3)를 외부전압(VDD)으로 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P31)와, 제 3 풀다운신호(PD3)에 응답하여 제3 출력데이터(DOUT3)를 접지전압(VSS)으로 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N31)로 구성된다.
이와 같이 구성된 데이터출력회로의 구성적 특징은 제3 지연부(300) 및 제4 지연부(301)를 포함하는 제2 풀업신호생성부(30)의 구성 및 제5 지연부(310) 및 제6 지연부(311)를 포함하는 제2 풀다운신호생성부(31)의 구성에 있다.
제2 풀업신호생성부(30)는 하이레벨의 데이터가 입력되는 경우 제3 풀업신호(PUB3)를 VDD 레벨, VDD-Vth3 레벨, VDD-Vth4 레벨 및 VSS 레벨로 순차적으로 구동한다. 여기서, Vth3는 전달게이트(T30)에 포함된 PMOS 트랜지스터(미도시)의 문턱전압값이고, Vth4는 전달게이트(T31)에 포함된 PMOS 트랜지스터(미도시)의 문턱전압값이다.
또한, 제2 풀다운신호생성부(31)는 로우레벨의 데이터가 입력되는 경우 제3 풀다운신호(PD3)를 VSS 레벨, Vth5 레벨, Vth5+Vth6 레벨 및 VDD 레벨로 순차적으로 구동한다. 여기서, Vth5는 전달게이트(T32)에 포함된 NMOS 트랜지스터(미도시)의 문턱전압값이고, Vth6는 전달게이트(T33)에 포함된 NMOS 트랜지스터(미도시)의 문턱전압값이다.
이와 같이 순차적으로 계단식으로 구동되는 제3 풀업신호(PUB3) 및 제3 풀다운신호(PD3)에 의해 제3 출력데이터(DOUT3)의 슬루우 레이트(slew rate)가 감소하여 제2 구동부(32)의 구동전류의 피크값을 감소시킬 수 있다.
도 1은 일반적인 데이터출력회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 데이터출력회로의 회로도이다.
도 3은 도 2에 도시된 데이터출력회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 다른 실시예에 따른 데이터출력회로의 회로도이다.

Claims (10)

  1. 삭제
  2. 전치풀업신호를 제1 지연구간만큼 지연시키는 제1 지연부;
    상기 제1 지연부의 출력신호에 응답하여 턴온되는 제1 PMOS 트랜지스터 및 상기 전치풀업신호에 응답하여 턴온되는 제1 NMOS 트랜지스터를 포함하여, 상기 전치풀업신호를 버퍼링한 신호를 풀업신호로 전달하는 제1 전달게이트;
    전치풀다운신호를 제2 지연구간만큼 지연시키는 제2 지연부;
    상기 제2 지연부의 출력신호에 응답하여 턴온되는 제2 PMOS 트랜지스터 및 상기 전치풀다운신호에 응답하여 턴온되는 제2 NMOS 트랜지스터를 포함하여, 상기 전치풀다운신호를 버퍼링한 신호를 풀다운신호로 전달하는 제2 전달게이트; 및
    상기 풀업신호 및 상기 풀다운신호를 입력받아 출력데이터를 구동하는 구동부를 포함하되, 상기 제1 지연부 및 상기 제2 지연부의 지연구간은 다르게 설정되는 데이터출력회로.
  3. 제 2 항에 있어서, 상기 전치풀업신호에 응답하여 상기 풀업신호를 풀업구동하는 풀업소자를 더 포함하는 데이터출력회로.
  4. 제 2 항에 있어서,
    입력되는 데이터가 제1 레벨인 경우 상기 전치풀업신호는 인에이블되고, 상기 전치풀다운신호는 디스에이블되며, 상기 입력되는 데이터가 제2 레벨인 경우 상기 전치풀업신호는 디스에이블되고, 상기 전치풀다운신호는 인에이블되며, 상기 입력되는 데이터가 없는 경우 상기 전치풀업신호 및 상기 전치풀다운신호가 디스에이블되는 데이터출력회로.
  5. 제 3 항에 있어서, 상기 전치풀다운신호에 응답하여 상기 풀다운신호를 풀다운구동하는 풀다운소자를 더 포함하는 데이터출력회로.
  6. 삭제
  7. 전치풀업신호를 제1 지연구간만큼 지연시키는 제1 지연부;
    상기 제1 지연부의 출력신호에 응답하여 턴온되는 제1 PMOS 트랜지스터 및 상기 전치풀업신호에 응답하여 턴온되는 제1 NMOS 트랜지스터를 포함하여, 상기 전치풀업신호를 버퍼링한 신호를 풀업신호로 전달하는 제1 전달게이트;
    상기 전치풀업신호를 제2 지연구간만큼 지연시키는 제2 지연부;
    상기 제2 지연부의 출력신호에 응답하여 턴온되는 제2 PMOS 트랜지스터 및 상기 전치풀업신호에 응답하여 턴온되는 제2 NMOS 트랜지스터를 포함하여, 상기 전치풀업신호를 버퍼링한 신호를 상기 풀업신호로 전달하는 제2 전달게이트;
    전치풀다운신호를 제3 지연구간만큼 지연시키는 제3 지연부;
    상기 제3 지연부의 출력신호에 응답하여 턴온되는 제3 PMOS 트랜지스터 및 상기 전치풀다운신호에 응답하여 턴온되는 제3 NMOS 트랜지스터를 포함하여, 상기 전치풀다운신호를 버퍼링한 신호를 풀다운신호로 전달하는 제3 전달게이트;
    상기 전치풀다운신호를 제4 지연구간만큼 지연시키는 제4 지연부;
    상기 제4 지연부의 출력신호에 응답하여 턴온되는 제4 PMOS 트랜지스터 및 상기 전치풀다운신호에 응답하여 턴온되는 제4 NMOS 트랜지스터를 포함하여, 상기 전치풀다운신호를 버퍼링한 신호를 상기 풀다운신호로 전달하는 제4 전달게이트; 및
    상기 풀업신호 및 상기 풀다운신호를 입력받아 출력데이터를 구동하는 구동부를 포함하되, 상기 제1 및 제3 지연부의 지연구간은 다르게 설정되는 데이터출력회로.
  8. 제 7 항에 있어서, 상기 전치풀업신호에 응답하여 상기 풀업신호를 풀업구동하는 풀업소자를 더 포함하는 데이터출력회로.
  9. 제 7 항에 있어서,
    입력되는 데이터가 제1 레벨인 경우 상기 전치풀업신호는 인에이블되고, 상기 전치풀다운신호는 디스에이블되며, 상기 입력되는 데이터가 제2 레벨인 경우 상기 전치풀업신호는 디스에이블되고, 상기 전치풀다운신호는 인에이블되며, 상기 입력되는 데이터가 없는 경우 상기 전치풀업신호 및 상기 전치풀다운신호가 디스에이블되는 데이터출력회로.
  10. 제 8 항에 있어서, 상기 전치풀다운신호에 응답하여 상기 풀다운신호를 풀다운구동하는 풀다운소자를 더 포함하는 데이터출력회로.
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