KR100873620B1 - 반도체 메모리 장치의 드라이버 - Google Patents

반도체 메모리 장치의 드라이버 Download PDF

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KR100873620B1
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Abstract

본 발명은 제어 신호가 인에이블되면 입력 신호에 응답하여 특정 전압 레벨의 부트 신호를 생성하는 부트 스트렙 수단, 인에이블 신호에 응답하여 상기 제어 신호를 생성하고 상기 제어 신호에 응답하여 상기 입력 신호 또는 상기 부트 신호를 출력 인에이블 신호로서 출력하는 제어 수단, 및 상기 출력 인에이블 신호에 응답하여 출력 신호를 생성하는 출력 수단을 포함한다.
부트 스트렙, 커패시터

Description

반도체 메모리 장치의 드라이버{Driver of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 드라이버의 회로도,
도 2는 본 발명에 따른 반도체 메모리 장치의 드라이버의 블록도,
도 3은 도 2의 제어 수단의 회로도,
도 4는 도 2의 전압 제어 수단의 회로도,
도 5는 도 2의 출력 수단의 회로도,
도 6은 본 발명에 따른 드라이버의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 부트 스트랩 수단 200: 제어 수단
300: 출력 수단
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 입력 신호를 드라이빙하여 출력하는 드라이버에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치의 드라이버의 회로도이다.
일반적인 드라이버는 인에이블 신호(en)가 하이로 인에이블되면 입력 신 호(in)를 드라이빙하여 출력 신호(out)를 생성하고 출력한다.
일반적인 드라이버의 구동 능력은 상기 입력 신호(in)의 전위 레벨에 따라 결정되어 진다.
예를 들어, 상기 인에이블 신호(en)가 인에이블되면 트랜지스터(tr1, tr4)가 턴온되어 드라이버는 활성화된다. 즉, 트랜지스터(tr2)의 소오스단에는 외부 전압(VDD)이 인가되고 트랜지스터(tr3)의 소오스단에는 접지단(VSS)이 연결된다. 이때, 상기 입력 신호(in)가 하이 레벨의 신호이면 트랜지스터(tr3)가 턴온되어 상기 출력 신호(out)는 로우 레벨이 된다. 또한 상기 입력 신호(in)가 로우 레벨의 신호이면 트랜지스터(tr2)가 턴온되어 상기 출력 신호(out)는 하이 레벨이 된다.
일반적으로 트랜지스터는 게이트단에 입력되는 신호의 전위 레벨에 따라 드레인에서 소오스 또는 소오스에서 드레인단으로 전달하는 전류량이 결정된다.
따라서 일반적인 드라이버의 구동 능력은 즉, 상기 입력 신호(in)의 전위 레벨에 따라 결정되어 진다. 상기 입력 신호(in)는 그 스윙(swing) 폭이 외부 전압(VDD)과 접지(VSS) 레벨 사이이다.
최근 반도체 메모리 장치가 대용량화 및 고속 동작화됨에 따라 입출력 라인은 길어지게 되고 기존에 없었던 회로들이 더 생겨날 수 있다. 따라서 일반적인 반도체 메모리 장치의 드라이버는 자신의 출력 신호(out)를 기존보다 멀리 보내거나 상기 드라이버의 출력 신호(out)를 사용하는 회로들이 기존보다 많아질 수 있다. 결국, 기존 드라이버로의 구동 능력은 반도체 메모리 장치가 발전하는 방향에 문제점으로 작용한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 일반적인 드라이버보다 구동 능력이 큰 드라이버를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 드라이버는 제어 신호가 인에이블되면 입력 신호에 응답하여 특정 전압 레벨의 부트 신호를 생성하는 부트 스트렙 수단, 인에이블 신호에 응답하여 상기 제어 신호를 생성하고 상기 제어 신호에 응답하여 상기 입력 신호 또는 상기 부트 신호를 출력 인에이블 신호로서 출력하는 제어 수단, 및 상기 출력 인에이블 신호에 응답하여 출력 신호를 생성하는 출력 수단을 포함한다.
다른 실시예에 따른 반도체 메모리 장치의 드라이버는 제 1 제어 신호와 제 2 제어 신호에 응답하여 특정 전압 레벨의 제 1 부트 신호 또는 제 2 부트 신호를 생성하는 부트 스트렙 수단, 인에이블 신호가 인에이블될 때 제 1 출력 인에이블 신호에 응답하여 소정시간 인에이블되는 상기 제 1 제어 신호와 제 2 출력 인에이블 신호에 응답하여 소정시간 인에이블되는 상기 제 2 제어 신호를 생성하고, 상기 제 1 제어 신호의 인에이블 구간동안 상기 제 2 부트 신호를 상기 제 1 출력 인에이블 신호로서 출력하며 상기 제 2 제어 신호의 인에이블 구간동안 상기 제 1 부트 신호를 상기 제 2 출력 인에이블 신호로서 출력하는 제어 수단, 및 상기 제 1 출력 인에이블 신호와 상기 제 2 출력 인에이블 신호에 응답하여 출력 신호를 생성하는 출력 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리 장치의 드라이버의 블록도이다.
본 발명에 따른 반도체 메모리 장치의 드라이버는 부트 스트랩 수단(100), 제어 수단(200), 출력 수단(300)을 포함한다.
상기 부트 스트랩 수단(100)은 제 1 제어 신호(ctrl1)와 제 2 제어 신호(ctrl2)에 응답하여 제 1 부트 신호(boot_s1)와 제 2 부트 신호(boot_s2)를 생성한다. 이때, 상기 제 1 부트 신호(boot_s1)는 외부 전압보다 더 높은 레벨의 신호이고 상기 제 2 부트 신호(boot_s2)는 접지 전압(VSS)보다 더 낮은 레벨의 신호이다.
상기 제어 수단(200)은 제 1 및 제 2 출력 인에이블 신호(en_out1, en_out2)와 인에이블 신호(en)에 응답하여 상기 제 1 제어 신호(ctrl1)와 상기 제 2 제어 신호(ctrl2)를 생성하며, 상기 제 1 제어 신호(ctrl1)에 응답하여 상기 입력 신호(in) 또는 상기 제 2 부트 신호(boot_s2)를 제 1 출력 인에이블 신호(en_out1)로서 출력하고 상기 제 2 제어 신호(ctrl2)에 응답하여 상기 입력 신호(in) 또는 상기 제 1 부트 신호(boot_s1)를 상기 제 2 출력 인에이블 신호(en_out2)로서 출력한다.
상기 출력 수단(300)은 상기 제 1 출력 인에이블 신호(en_out1)와 상기 제 2 출력 인에이블 신호(en_out2)에 응답하여 출력 신호(out)를 출력한다.
도 3은 도 2의 부트 스트랩 수단의 회로도이다.
부트 스트랩 수단(100)은 제 1 제어 신호(ctrl1)와 제 2 제어 신호(ctrl2)가 모두 디스에이블되면 초기화 신호(initial)를 생성하여 커패시터(C1)의 일단에 외부 전압(VDD)을 인가 시키고 타단에 접지 전압(VSS)을 인가 시킨다. 이후, 상기 제 1 제어 신호(ctrl1)가 인에이블되면 상기 커패시터(C)의 일단에 접지 전압(VSS)을 인가시킴으로써 상기 커패시터(C)의 타단에서 접지 전압(VSS)보다 낮은 레벨의 제 2 부트 신호(boot_s2)를 출력한다. 또한 상기 제 2 제어 신호(ctrl2)가 인에이블되면 상기 커패시터(C)의 타단에 외부 전압(VDD)을 인가시킴으로써 상기 커패시터(C)의 일단에서 외부 전압(VDD)보다 높은 레벨의 제 1 부트 신호(boot_s1)를 출력한다.
상기 부트 스트랩 수단(100)은 초기화 신호 생성부(110), 커패시터(C), 제 1 인가 전압 선택부(120), 및 제 2 인가 전압 선택부(130)를 포함한다.
상기 커패시터(C)는 일단에 상기 제 1 인가 전압 선택부(120)가 연결되고 타단에 상기 제 2 인가 전압 선택부(130)가 연결된다.
상기 초기화 신호 생성부(110)는 상기 제 1 제어 신호(ctrl1)가 로우로 디스에이블되고 상기 제 2 제어 신호(ctrl2)가 하이로 디스에이블되면 로우로 인에이블되는 상기 초기화 신호(initial)를 생성한다.
상기 초기화 신호 생성부(110)는 제 1 인버터(IV1) 및 제 1 낸드 게이트(ND1)를 포함한다. 상기 제 1 인버터(IV1)는 상기 제 1 제어 신호(ctrl1)를 입력 받는다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)의 출력 신호와 상기 제 2 제어 신호(ctrl2)를 입력 받아 상기 초기화 신호(initial)를 생성한다.
상기 제 1 인가 전압 선택부(120)는 로우로 인에이블된 상기 초기화 신호(initial)가 입력되면 상기 커패시터(C)의 일단에 외부 전압(VDD)을 인가시키고 상기 제 1 제어 신호(ctrl1)가 하이로 인에이블되면 상기 커패시터(C)의 일단에 접지 전압(VSS)을 인가시킨다.
상기 제 1 인가 전압 선택부(120)는 제 1 스위칭부(121) 및 제 2 스위칭부(122)를 포함한다.
상기 제 1 스위칭부(121)는 로우로 인에이블된 상기 초기화 신호(initial)가 입력되면 외부 전압(VDD)을 출력한다. 상기 제 1 스위칭부(121)는 스위칭 소자로서 게이트에 상기 초기화 신호(initial)가 입력되고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 커패시터(C)의 일단이 연결된 제 1 트랜지스터(P1)이다.
상기 제 2 스위칭부는 하이로 인에이블된 상기 제 1 제어 신호(ctrl1)를 입력 받아 접지 전압(VSS)을 출력한다. 상기 제 2 스위칭부(122)는 스위칭 소자로서 게이트에 상기 제 1 제어 신호(ctrl1)가 입력되고 소오스에 접지 전압(VSS)을 인가 받으며 드레인에 상기 커패시터(C)의 일단이 연결된 제 2 트랜지스터(N1)이다.
상기 제 2 인가 전압 선택부(130)는 로우로 인에이블된 상기 초기화 신호(initial)가 입력되면 상기 커패시터(C)의 타단에 접지 전압(VSS)을 인가하고 로우로 인에이블된 상기 제 2 제어 신호(ctrl2)가 입력되면 상기 커패시터(C)의 타단에 외부 전압(VDD)을 인가한다.
상기 제 2 인가 전압 선택부(130)는 제 3 스위칭부(131) 및 제 4 스위칭부(132)를 포함한다.
상기 제 3 스위칭부(131)는 로우로 인에이블된 상기 초기화 신호(initial)가 입력되면 상기 커패시터(C)의 타단에 접지 전압(VSS)을 인가한다.
상기 제 3 스위칭부(131)는 제 2 인버터(IV2) 및 제 3 트랜지스터(N2)를 포함한다. 상기 제 2 인버터(IV2)는 상기 초기화 신호(initial)를 입력 받는다. 상기 제 3 트랜지스터(N2)는 게이트에 상기 제 2 인버터(IV2)의 출력 신호를 입력 받고 소오스에 접지 전압(VSS)을 인가 받으며 드레인에 상기 커패시터(C)의 타단이 연결된다.
상기 제 4 스위칭부(132)는 로우로 인에이블된 상기 제 2 제어 신호(ctrl2)가 입력되면 외부 전압(VDD)을 상기 커패시터(C)의 타단에 출력한다.
상기 제 4 스위칭부(132)는 스위칭 소자로서 게이트에 상기 제 2 제어 신호(ctrl2)를 입력 받고 소오스에 외부 전압(VDD)을 입력 받으며 드레인에 상기 커패시터(C)의 타단이 연결된 제 4 트랜지스터(P2)를 포함한다.
도 4는 도 2의 제어 수단의 회로도이다.
제어 수단(200)은 인에이블 신호(en)가 디스에이블되면 입력 신호(in)를 제 1 출력 인에이블 신호(en_out1)와 제 2 출력 인에이블 신호(en_out2)로서 출력한다. 상기 인에이블 신호(en)가 인에이블될 때 상기 제 1 출력 인에이블 신호(en_out1)에 응답하여 상기 제 1 제어 신호(ctrl1)를 생성하고 상기 제 1 제어 신호(ctrl1)가 인에이블되면 제 2 부트 신호(boot_s2)를 상기 제 1 출력 인에이블 신호(en_out1)로서 출력한다. 또한 상기 인에이블 신호(en)가 인에이블될 때 상기 제 2 출력 인에이블 신호(en_out2)에 응답하여 상기 제 2 제어 신호(ctrl2)를 생성 하고 상기 제 2 제어 신호(ctrl2)가 인에이블되면 상기 제 1 부트 신호(boot_s2)를 상기 제 2 출력 인에이블 신호(en_out2)로서 출력한다.
상기 제어 수단(200)은 펄스 생성부(210), 제 1 신호 출력부(220), 및 제 2 신호 출력부(230)를 포함한다.
상기 펄스 생성부(210)는 상기 인에이블 신호(en)에 응답하여 펄스(pulse)와 반전된 펄스(pulseb)를 생성한다.
상기 펄스 생성부(210)는 제 3 및 제 4 인버터(IV11, IV12), 지연기(delay), 제 2 낸드 게이트(ND11)를 포함한다. 상기 제 3 인버터(IV11)는 상기 인에이블 신호(en)를 입력 받는다. 상기 지연기(delay)는 상기 제 3 인버터(IV11)의 출력 신호를 지연시킨다. 상기 제 2 낸드 게이트(ND11)는 상기 인에이블 신호(en)와 상기 지연기(delay)의 출력 신호를 입력 받아 상기 펄스(pulse)를 생성한다. 상기 제 4 인버터(IV12)는 상기 제 2 낸드 게이트(ND11)의 출력 신호를 입력 받아 상기 반전된 펄스(pulseb)를 생성한다.
상기 제 1 신호 출력부(220)는 상기 펄스(pulse)가 하이로 디스에이블되면 로우로 디스에이블된 상기 제 1 제어 신호(ctrl1)를 생성하고 디스에이블된 상기 제 1 제어 신호(ctrl1)가 생성되면 상기 입력 신호(in)를 상기 제 1 출력 인에이블 신호(en_out1)로서 출력한다. 한편 상기 펄스(pulse)가 로우로 인에이블될 때 상기 제 1 출력 인에이블 신호(en_out1)의 레벨이 즉, 상기 입력 신호(in)의 레벨이 로우 레벨이면 상기 펄스(pulse)의 인에이블 구간동안 하이로 인에이블되는 상기 제 1 제어 신호(ctrl1)를 생성하고 상기 제 1 제어 신호(ctrl1)가 하이로 인에이블된 구간동안 상기 제 2 부트 신호(boot_s2)를 상기 제 1 출력 인에이블 신호(en_out1)로서 출력한다.
상기 제 1 신호 출력부(220)는 제 1 제어 신호 생성부(221), 제 1 출력 신호 선택부(222)를 포함한다.
상기 제 1 제어 신호 생성부(221)는 상기 펄스(pulse)가 하이로 디스에이블된 상태에서는 로우로 디스에이블된 상기 제 1 제어 신호(ctrl1)를 생성하고 상기 펄스(pulse)가 로우로 인에이블된 상태에서는 상기 제 1 출력 인에이블 신호(en_out1)에 응답하여 소정 시간 하이로 인에이블되는 상기 제 1 제어 신호(ctrl1)를 생성한다.
상기 제 1 제어 신호 생성부(221)는 노어 게이트(NOR11)를 포함한다. 상기 노어 게이트(NOR11)는 상기 펄스(pulse)와 상기 제 1 출력 인에이블 신호(en_out1)를 입력 받아 상기 제 1 제어 신호(ctrl1)를 생성한다.
상기 제 1 출력 신호 선택부(222)는 상기 제 1 제어 신호(ctrl1)에 응답하여 상기 제 2 부트 신호(boot_s2) 또는 상기 입력 신호(in)를 상기 제 1 출력 인에이블 신호(en_out1)로서 출력한다.
상기 제 1 출력 신호 선택부(222)는 제 5 스위칭부(222-1) 및 제 6 스위칭부(222-2)를 포함한다. 상기 제 5 스위칭부(222-1)는 상기 제 1 제어 신호(ctrl1)가 하이로 인에이블되면 상기 제 2 부트 신호(boot_s2)를 상기 제 1 출력 인에이블 신호(en_out1)로서 출력한다. 상기 제 5 스위칭부(222-1)는 스위칭 소자로서 상기 제 1 제어 신호(ctrl1)를 입력 받는 게이트, 상기 제 2 부트 신호(boot_s2)를 입력 받는 드레인, 상기 제 1 출력 인에이블 신호(en_out1)를 출력하는 소오스를 구비한 제 5 트랜지스터(N11)이다.
상기 제 6 스위칭부(222-2)는 상기 제 1 제어 신호(ctrl1)가 로우로 디스에이블되면 상기 입력 신호(in)를 상기 제 1 출력 인에이블 신호(en_out1)로서 출력한다.
상기 제 6 스위칭부(222-2)는 스위칭 소자로서 제 1 패스 게이트(PG1) 및 제 5 인버터(IV13)를 포함한다. 상기 제 5 인버터(IV13)는 상기 제 1 제어 신호(ctrl1)를 입력 받는다. 상기 제 1 패스 게이트(PG11)는 상기 제 1 제어 신호(ctrl1)와 상기 제 5 인버터(IV13)의 출력 신호에 응답하여 상기 입력 신호(in)를 상기 제 1 출력 인에이블 신호(en_out1)로서 출력한다. 이때, 상기 제 1 패스 게이트(PG1)는 상기 제 1 제어신호(ctrl1)가 로우 레벨로 디스에이블되면 턴온된다.
상기 제 2 신호 출력부(230)는 상기 반전된 펄스(pulseb)가 로우로 디스에이블되면 하이로 디스에이블된 상기 제 2 제어 신호(ctrl2)를 생성하고 디스에이블된 상기 제 2 제어 신호(ctrl2)가 생성되면 상기 입력 신호(in)를 상기 제 2 출력 인에이블 신호(en_out2)로서 출력한다. 한편 상기 반전된 펄스(pulseb)가 하이로 인에이블될 때 상기 제 2 출력 인에이블 신호(en_out2)의 레벨이 즉, 상기 입력 신호(in)의 레벨이 하이 레벨이면 상기 반전된 펄스(pulseb)의 인에이블 구간동안 로우로 인에이블되는 상기 제 2 제어 신호(ctrl2)를 생성하고 상기 제 2 제어 신호(ctrl2)가 로우로 인에이블된 구간동안 상기 제 1 부트 신호(boot_s1)를 상기 제 2 출력 인에이블 신호(en_out2)로서 출력한다.
상기 제 2 신호 출력부(230)는 제 2 제어 신호 생성부(231), 제 2 출력 신호 선택부(232)를 포함한다.
상기 제 2 제어 신호 생성부(231)는 상기 반전된 펄스(pulseb)가 로우로 디스에이블된 상태에서는 하이로 디스에이블된 상기 제 2 제어 신호(ctrl2)를 생성하고 상기 반전된 펄스(pulseb)가 하이로 인에이블된 상태에서는 상기 제 2 출력 인에이블 신호(en_out2)에 응답하여 소정 시간 로우로 인에이블되는 상기 제 2 제어 신호(ctrl2)를 생성한다.
상기 제 2 제어 신호 생성부(231)는 제 3 낸드 게이트(ND12)를 포함한다. 상기 제 3 낸드 게이트(ND12)는 상기 반전된 펄스(pulseb)와 상기 제 2 출력 인에이블 신호(en_out2)를 입력 받아 상기 제 2 제어 신호(ctrl2)를 생성한다.
상기 제 2 출력 신호 선택부(232)는 상기 제 2 제어 신호(ctrl2)에 응답하여 상기 제 1 부트 신호(boot_s1) 또는 상기 입력 신호(in)를 상기 제 2 출력 인에이블 신호(en_out2)로서 출력한다.
상기 제 2 출력 신호 선택부(232)는 제 6 스위칭부(232-1) 및 제 7 스위칭부(232-2)를 포함한다. 상기 제 6 스위칭부(232-1)는 상기 제 2 제어 신호(ctrl2)가 로우로 인에이블되면 상기 제 1 부트 신호(boot_s1)를 상기 제 2 출력 인에이블 신호(en_out2)로서 출력한다. 상기 제 6 스위칭부(232-1)는 스위칭 소자로서 상기 제 2 제어 신호(ctrl1)를 입력 받는 게이트, 상기 제 1 부트 신호(boot_s1)를 입력 받는 소오스, 상기 제 2 출력 인에이블 신호(en_out2)를 출력하는 드레인을 구비한 제 6 트랜지스터(P11)이다.
상기 제 7 스위칭부(232-2)는 상기 제 2 제어 신호(ctrl2)가 하이로 디스에이블되면 상기 입력 신호(in)를 상기 제 2 출력 인에이블 신호(en_out2)로서 출력한다.
상기 제 7 스위칭부(232-2)는 스위칭 소자로서 제 2 패스 게이트(PG12) 및 제 6 인버터(IV14)를 포함한다. 상기 제 6 인버터(IV14)는 상기 제 2 제어 신호(ctrl2)를 입력 받는다. 상기 제 2 패스 게이트(PG12)는 상기 제 2 제어 신호(ctrl2)와 상기 제 6 인버터(IV14)의 출력 신호에 응답하여 상기 입력 신호(in)를 상기 제 2 출력 인에이블 신호(en_out2)로서 출력한다. 이때, 상기 제 2 패스 게이트(PG1)는 상기 제 2 제어신호(ctrl2)가 하이 레벨로 디스에이블되면 턴온된다.
도 5는 도 2의 출력 수단의 회로도이다.
출력 수단(300)은 제 1 출력 인에이블 신호(en_out1)와 제 2 출력 인에이블 신호(en_out2)에 응답하여 출력 신호(out)를 생성한다.
상기 출력 수단(300)은 상기 제 2 출력 인에이블 신호(en_out2)의 전위 레벨에 따라 관통 전류의 양이 결정되는 제 7 트랜지스터(P21), 및 상기 제 1 출력 인에이블 신호(en_out1)의 전위 레벨에 따라 관통 전류의 양이 결정되는 제 8 트랜지스터(N21)를 포함한다.
상기 제 7 트랜지스터(P21)는 상기 제 2 출력 인에이블 신호(en_out2)를 입력 받는 게이트, 외부 전압(VDD)을 인가 받는 소오스, 및 상기 제 8 트랜지스 터(N21)와 연결된 드레인을 포함한다.
상기 제 8 트랜지스터(N21)는 상기 제 1 출력 인에이블 신호(en_out1)를 입력 받는 게이트, 접지 전압(VSS)을 인가 받는 소오스, 및 상기 제 7 트랜지스터(P21)와 연결된 드레인을 포함한다. 이때, 상기 출력 신호(out)는 상기 제 7 트랜지스터(P21)와 상기 제 8 트랜지스터(N21)가 연결된 노드에서 출력된다.
이때, 상기 출력 수단(300)은 인에이블 신호(en)에 응답하여 활성화 될 수 있도록 상기 제 7 트랜지스터(P21)가 외부 전압(VDD)을 인가 받는 노드에 상기 인에이블 신호에 응답하는 제 9 트랜지스터(P22)와 상기 제 8 트랜지스터(N21)가 접지 전압(VSS)을 인가 받는 노드에 상기 인에이블 신호(en)에 응답하는 제 10 트랜지스터(N22)를 더 포함할 수 있다.
이와 같이 구성된 본 발명에 따른 드라이버의 동작을 도 6을 참조하여 설명하면 다음과 같다.
도 6은 본 발명에 따른 드라이버의 타이밍도이다.
인에이블 신호(en)가 로우로 디스에이블된 경우 펄스(pulse)의 전위 레벨은 하이가 된다. 도 4에 도시된 제 1 제어 신호 생성부(221) 즉, 노어 게이트(NOR11)에 하이 레벨이 입력되면 상기 제 1 제어 신호 생성부(221)는 제 1 출력 인에이블 신호(en_out1)의 레벨에 상관없이 로우 레벨의 제 1 제어 신호(ctrl1)만을 출력한다. 로우 레벨의 상기 제 1 제어 신호(ctrl1)가 제 5 스위칭부(222-1)와 제 6 스위칭부(222-2)에 입력되어 상기 제 5 스위칭부(222-1)는 턴오프시키고 상기 제 6 스위칭부(222-2)는 턴온시킨다. 턴온된 상기 제 6 스위칭부(222-2)는 입력 신호(in) 를 상기 제 1 출력 인에이블 신호(en_out1)로서 출력한다. 즉, 상기 인에이블 신호(en)가 로우로 디스에이블된 상태에서는 상기 제 1 출력 인에이블 신호(en_out1)는 상기 입력 신호(in)이다.
인에이블 신호(en)가 로우로 디스에이블된 경우 반전된 펄스(pulse)의 전위 레벨은 로우가 된다. 도 4에 도시된 제 2 제어 신호 생성부(231) 즉, 제 3 낸드 게이트(ND12)에 로우 레벨이 입력되면 상기 제 2 제어 신호 생성부(231)는 제 2 출력 인에이블 신호(en_out2)의 레벨에 상관없이 하이 레벨의 제 2 제어 신호(ctrl2)만을 출력한다. 하이 레벨의 상기 제 2 제어 신호(ctrl2)가 제 7 스위칭부(232-1)와 제 8 스위칭부(232-2)에 입력되어 상기 제 7 스위칭부(232-1)는 턴오프시키고 상기 제 8 스위칭부(232-2)는 턴온시킨다. 턴온된 상기 제 8 스위칭부(232-2)는 상기 입력 신호(in)를 상기 제 2 출력 인에이블 신호(en_out2)로서 출력한다. 즉, 상기 인에이블 신호(en)가 로우로 디스에이블된 상태에서는 상기 제 2 출력 인에이블 신호(en_out2)는 상기 입력 신호(in)이다. 상기 인에이블 신호(en)가 하이로 인에이블되면 상기 펄스(pulse)는 로우 레벨로 소정시간 인에이블되고 상기 반전된 펄스(pulseb)는 하이 레벨로 소정시간 인에이블된다. 상기 입력 신호(in)가 하이 레벨일 경우 상기 펄스(pulse)가 로우 레벨로 소정 시간 인에이블되면 상기 제 2 제어 신호(ctrl2)는 로우 레벨로 소정 시간 인에이블된다. 한편 상기 제 1 제어 신호(ctrl1)는 로우 레벨로 디스에이블된 상태를 유지한다. 로우 레벨인 상기 제 1 제어 신호(ctrl1)를 입력 받는 상기 제 5 스위칭부(222-1)는 턴오프되고 상기 제 6 스위칭부(222-2)는 턴온된다. 턴온된 상기 제 6 스위칭부(222-2)는 상기 입력 신 호(in)를 상기 제 1 출력 인에이블 신호(en_out1)로서 출력한다. 로우 레벨인 상기 제 2 제어 신호(ctrl2)를 입력 받는 상기 제 7 스위칭부(232-1)는 턴온되고 상기 제 8 스위칭부(232-2)는 턴오프된다. 턴온된 상기 제 7 스위칭부(232-1)는 제 1 부트 신호(boot_s1)를 상기 제 2 출력 인에이블 신호(en_out2)로서 출력한다. 이때, 상기 제 1 부트 신호(boot_s1)는 특정 레벨의 신호로 그 전위 레벨은 외부 전압(VDD)보다 더 높은 레벨이다.
상기 입력 신호(in)가 로우 레벨일 경우 상기 인에이블 신호(en)가 하이로 인에이블되면 상기 펄스(pulse)가 로우 레벨로 소정 시간 인에이블되고 상기 제 1 제어 신호(ctrl2)는 하이 레벨로 소정 시간 인에이블된다. 한편 상기 제 2 제어 신호(ctrl2)는 하이 레벨로 디스에이블된 상태를 유지한다. 하이 레벨인 상기 제 2 제어 신호(ctrl2)를 입력 받는 상기 제 7 스위칭부(232-1)는 턴오프되고 상기 제 8 스위칭부(232-2)는 턴온된다. 턴온된 상기 제 8 스위칭부(232-2)는 상기 입력 신호(in)를 상기 제 2 출력 인에이블 신호(en_out2)로서 출력한다. 하이 레벨인 상기 제 1 제어 신호(ctrl1)를 입력 받는 상기 제 5 스위칭부(222-1)는 턴온되고 상기 제 6 스위칭부(222-2)는 턴오프된다. 턴온된 상기 제 5 스위칭부(222-1)는 제 2 부트 신호(boot_s2)를 상기 제 1 출력 인에이블 신호(en_out1)로서 출력한다. 이때, 상기 제 2 부트 신호(boot_s2)는 특정 레벨의 신호로서 그 전위 레벨은 접지 레벨(VSS)보다 더 낮은 레벨이다.
상기 펄스(pulse)와 상기 반전된 펄스(pulseb)가 소정시간이후 디스에이블되면 상기 제 1 출력 인에이블 신호(en_out1)와 상기 제 2 출력 인에이블 신 호(en_out2)에 상관 없이 상기 제 1 제어 신호(ctrl1)는 로우로 상기 제 2 제어 신호(ctrl2)는 하이로 디스에이블된다. 따라서 디스에이블된 상기 제 1 및 제 2 제어 신호(ctrl1, ctrl2)를 입력 받는 상기 제 6 스위칭부(222-2)와 상기 제 8 스위칭부(232-2)만이 턴온되어 상기 입력 신호(in)를 상기 제 1 및 제 2 출력 인에이블 신호(en_out1, en_out2)로서 출력한다.
상기 제 1 부트 신호(boot_s1)와 상기 제 2 부트 신호(boot_s2)가 생성되는 동작을 도 3을 참조하여 설명한다.
상기 제 1 및 제 2 제어 신호(ctrl1, ctrl2)가 모두 디스에이블된 경우 커패시터(C)는 일단에 외부 전압(VDD)을 인가 받고 타단에 접지 전압(VSS)을 인가 받는다.
상기 제 1 제어 신호(ctrl1)가 하이로 인에이블되면 상기 커패시터(C)의 일단에 접지 전압(VSS)을 인가한다. 따라서 일단에 접지 전압(VSS)을 인가 받는 상기 커패시터(C)는 타단에서 접지 전압(VSS)보다 낮은 레벨의 제 2 부트 신호(boot_s2)를 출력한다.
상기 제 2 제어 신호(ctrl2)가 로우로 인에이블되면 상기 커패시터(C)의 타단에 외부 전압(VDD)을 인가한다. 따라서 타탄에 외부 전압(VDD)을 인가 받는 상기 커패시터(C)는 일단에서 외부 전압(VDD)보다 높은 레벨의 제 1 부트 신호(boot_s1)를 출력한다.
결국, 본 발명에 따른 드라이버는 도 5에 도시된 출력 수단(300)의 제 8 트랜지스터(P22)의 게이트에 접지 전압(VSS) 레벨보다 더 낮은 레벨의 제 2 출력 인 에이블 신호(en_out2)를 소정시간 입력하거나 제 9 트랜지스터(N21)의 게이트에 외부 전압(VDD) 레벨보다 더 높은 레벨의 제 1 출력 인에이블 신호(en_out1)를 소정시간 입력함으로써, 상기 제 8 트랜지스터(P22)의 관통 전류량을 늘리거나 상기 제 9 트랜지스터(N21)의 관통 전류량을 소정시간 증가시켜 본 발명에 따른 드라이버의 구동 능력을 증가시킨다.
본 발명에 따른 드라이버는 센스 앰프에서 증폭된 데이터를 입출력 라인에 전달할 경우 상기 입출력 라인이 너무 길어 기존의 드라이버로는 상기 증폭된 데이터를 내부 회로에 전달하지 못할 경우에 사용할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 드라이버는 입력 신호의 전위 레벨에 따라 전원 전압보다 더 높은 전압 또는 접지 전압보다 더 낮은 전압 레벨의 신호를 드라이빙함으로써 드라이버의 구동 능력을 높이는 효과가 있다. 또한 본 발명에 따른 드라이버는 종래보다 신속하게 정확하게 신호를 전달함으로써 디램의 신뢰성을 높이는 효과가 있다.

Claims (31)

  1. 제어 신호가 인에이블되면 입력 신호에 응답하여 특정 전압 레벨의 부트 신호를 생성하는 부트 스트렙 수단;
    인에이블 신호에 응답하여 상기 제어 신호를 생성하고 상기 제어 신호에 응답하여 상기 입력 신호 또는 상기 부트 신호를 출력 인에이블 신호로서 출력하는 제어 수단; 및
    상기 출력 인에이블 신호에 응답하여 출력 신호를 생성하는 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  2. 제 1 항에 있어서,
    상기 입력 신호는 센스 앰프에서 출력된 신호인 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  3. 제 1 항에 있어서,
    상기 입력 신호는 전원 전압 또는 접지 전압 레벨이고
    상기 특정 전압 레벨의 부트 신호는 전원 전압보다 높거나 접지 전압보다 낮은 레벨인 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 부트 스트렙 수단은
    상기 제어 신호가 디스에이블되면 일단에 전원 전압을 인가 받고 타단에 접지 전압을 인가 받는 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  5. 제 4 항에 있어서,
    상기 부트 스트렙 수단은
    상기 제어 신호가 인에이블되면 상기 입력 신호에 응답하여 상기 커패시터의 일단에 접지 전압만을 인가 시키거나 상기 커패시터의 타단에 전원 전압만을 인가 시켜 상기 부트 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  6. 제 5 항에 있어서,
    상기 부트 스트렙 수단은
    상기 제어 신호가 인에이블되면 상기 입력 신호에 응답하여 상기 커패시터의 일단 또는 상기 커패시터의 타단이 상기 부트 스트렙 수단의 출력단이 되는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 제어 수단은
    상기 인에이블 신호가 인에이블될 때 소정시간 인에이블되는 상기 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  8. 제 7 항에 있어서,
    상기 제어 수단은
    상기 제어 신호의 인에이블 구간동안 상기 부트 신호를 상기 출력 인에이블 신호로서 출력하고 상기 제어 신호가 디스에이블되면 상기 입력 신호를 상기 출력 인에이블 신호로서 출력하는 것을 반도체 메모리 장치의 드라이버.
  9. 제 1 항에 있어서,
    상기 출력 수단은
    상기 출력 인에이블 신호를 입력 받는 게이트, 전원 전압을 인가 받는 소오스를 구비한 제 1 트랜지스터, 및
    상기 출력 인에이블 신호를 입력 받는 게이트, 접지 전압을 인가 받는 소오스, 상기 제 1 트랜지스터의 드레인과 연결된 드레인을 구비한 제 2 트랜지스터를 포함하며, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 연결된 노드에서 상기 출력 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  10. 제 1 제어 신호와 제 2 제어 신호에 응답하여 특정 전압 레벨의 제 1 부트 신호 또는 제 2 부트 신호를 생성하는 부트 스트렙 수단;
    인에이블 신호가 인에이블될 때 제 1 출력 인에이블 신호에 응답하여 소정시간 인에이블되는 상기 제 1 제어 신호와 제 2 출력 인에이블 신호에 응답하여 소정시간 인에이블되는 상기 제 2 제어 신호를 생성하고, 상기 제 1 제어 신호의 인에이블 구간동안 상기 제 2 부트 신호를 상기 제 1 출력 인에이블 신호로서 출력하며 상기 제 2 제어 신호의 인에이블 구간동안 상기 제 1 부트 신호를 상기 제 2 출력 인에이블 신호로서 출력하는 제어 수단; 및
    상기 제 1 출력 인에이블 신호와 상기 제 2 출력 인에이블 신호에 응답하여 출력 신호를 생성하는 출력 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  11. 제 10 항에 있어서,
    상기 특정 레벨의 제 1 부트 신호는 전원 전압 레벨 이상의 전압 레벨이고 상기 특정 레벨의 제 2 부트 신호는 접지 전압 레벨 이하의 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  12. 제 11 항에 있어서,
    상기 부트 스트랩 수단은
    상기 커패시터를 포함하며
    상기 제 1 제어 신호와 상기 제 2 제어 신호가 모두 디스에이블되면 상기 커패시터의 일단에 전원 전압을 인가 시키고 상기 커패시터의 타단에 접지 전압을 인 가 시키는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  13. 제 12 항에 있어서,
    상기 부트 스트렙 수단은
    상기 제 1 제어 신호 또는 상기 제 2 제어 신호 중 어느 하나라도 인에이블되면 상기 제 1 부트 신호 또는 상기 제 2 부트 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  14. 제 13 항에 있어서,
    상기 부트 스트렙 수단은
    상기 제 1 제어 신호가 인에이블되면 상기 커패시터의 일단에 접지 전압만을 인가시키고 상기 제 2 제어 신호가 인에이블되면 상기 커패시터의 타단에 전원 전압만을 인가시키는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  15. 제 14 항에 있어서,
    상기 부트 스트렙 수단은
    상기 제 1 제어 신호와 상기 제 2 제어 신호가 모두 디스에이블되면 인에이블된 초기화 신호를 생성하는 초기화 신호 생성부,
    상기 초기화 신호가 인에이블되면 상기 커패시터의 일단에 전원 전압을 인가시키고 상기 제 1 제어 신호가 인에이블되면 상기 커패시터의 일단에 접지 전압을 인가시키는 제 1 인가 전압 선택부, 및
    상기 초기화 신호가 인에이블되면 상기 커패시터의 타단에 접지 전압을 인가시키고 상기 제 2 제어 신호가 인에이블되면 상기 커패시터의 타단에 전원 전압을 인가시키는 제 2 인가 전압 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  16. 제 15 항에 있어서,
    상기 부트 스트랩 수단은
    상기 제 1 제어 신호가 인에이블되면 상기 커패시터의 타단에서 상기 제 1 부트 신호를 출력하고 상기 제 2 제어 신호가 인에이블되면 상기 커패시터의 일단에서 상기 제 2 부트 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  17. 제 15 항에 있어서,
    상기 제 1 인가 전압 선택부는
    상기 초기화 신호가 인에이블되면 상기 전원 전압을 상기 커패시터의 일단에 인가시키는 제 1 스위칭부, 및
    상기 제 1 제어 신호가 인에이블되면 상기 접지 전압을 상기 커패시터의 일단에 인가시키는 제 2 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  18. 제 15 항에 있어서,
    상기 제 2 인가 전압 선택부는
    상기 초기화 신호가 인에이블되면 접지 전압을 상기 커패시터의 타단에 인가시키는 제 1 스위칭부, 및
    상기 제 2 제어 신호가 인에이블되면 상기 전원 전압을 상기 커패시터의 타단에 인가시키는 제 2 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  19. 제 10 항에 있어서,
    상기 제어 수단은
    상기 인에이블 신호가 디스에이블된 경우 입력 신호를 상기 제 1 출력 신호와 상기 제 2 출력 신호로서 출력하고, 상기 인에이블 신호가 인에이블될 때 상기 제 1 출력 인에이블 신호에 응답하여 소정 시간 인에이블되는 제 1 제어 신호와 상기 제 2 출력 인에이블 신호에 응답하여 소정 시간 인에이블되는 제 2 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  20. 제 19 항에 있어서,
    상기 제어 수단은
    상기 인에이블 신호가 인에이블될 때 로우 레벨인 상기 입력 신호가 상기 제 1 출력 인에이블 신호와 상기 제 2 출력 인에이블 신호로서 출력되면 상기 제 1 제어 신호가 소정시간 인에이블되고,
    상기 인에이블 신호가 인에이블될 때 하이 레벨인 상기 입력 신호가 상기 제 1 출력 인에이블 신호와 상기 제 2 출력 인에이블 신호로서 출력되면 상기 제 2 제어 신호가 소정시간 인에이블되는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  21. 제 20 항에 있어서,
    상기 제어 수단은
    상기 인에이블 신호가 인에이블될 때 로우 레벨인 상기 입력 신호가 상기 제 1 출력 인에이블 신호와 상기 제 2 출력 인에이블 신호로서 출력되면 상기 제 1 제어 신호가 소정시간 인에이블되어, 상기 제 1 제어 신호의 인에이블 구간동안 상기 제 2 부트 신호를 상기 제 1 출력 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  22. 제 21 항에 있어서,
    상기 제어 수단은
    상기 인에이블 신호가 인에이블될 때 하이 레벨인 상기 입력 신호가 상기 제 1 출력 인에이블 신호와 상기 제 2 출력 인에이블 신호로서 출력되면 상기 제 2 제어 신호가 소정시간 인에이블되어, 상기 제 2 제어 신호의 인에이블 구간동안 상기 제 1 부트 신호를 상기 제 2 출력 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  23. 제 22 항에 있어서,
    상기 제어 수단은
    상기 인에이블에 응답하여 펄스와 반전된 펄스를 생성하는 펄스 생성부,
    상기 펄스와 상기 제 1 출력 인에이블 신호에 응답하여 상기 제 1 제어 신호를 생성하고 상기 제 1 제어 신호가 디스에이블되면 상기 입력 신호를 상기 제 1 출력 인에이블 신호로서 출력하며 상기 제 1 제어 신호의 인에이블 구간동안 상기 제 2 부트 신호를 상기 제 1 출력 인에이블 신호로서 출력하는 제 1 신호 출력부, 및
    상기 반전된 펄스와 상기 제 2 출력 인에이블 신호에 응답하여 상기 제 2 제어 신호를 생성하고 상기 제어 신호가 디스에이블되면 상기 입력 신호를 상기 제 2 출력 인에이블 신호로서 출력하며 상기 제어 신호의 인에이블 구간동안 상기 제 1 부트 신호를 상기 제 2 출력 인에이블 신호로서 출력하는 제 2 신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  24. 제 23 항에 있어서,
    상기 펄스 생성부는
    상기 인에이블 신호가 인에이블되는 타이밍에 인에이블되고 소정시간 동안 인에이블 상태를 유지하는 상기 펄스를 생성하고 상기 펄스를 반전시켜 상기 반전된 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  25. 제 23 항에 있어서,
    상기 제 1 신호 출력부는
    상기 펄스가 디스에이블되면 디스에이블된 상기 제 1 제어 신호를 생성하고 상기 펄스가 인에이블되면 상기 제 1 출력 인에이블 신호에 응답하여 상기 제 1 제어 신호를 생성하는 제어 신호 생성부, 및
    상기 제 1 제어 신호에 응답하여 상기 입력 신호 또는 상기 제 2 부트 신호를 상기 제 1 출력 인에이블 신호로서 출력하는 출력 신호 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  26. 제 25 항에 있어서,
    상기 제어 신호 생성부는
    상기 펄스가 인에이블되고 상기 제 1 출력 인에이블 신호가 로우 레벨일 경우 인에이블된 상기 제 1 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  27. 제 25 항에 있어서,
    상기 출력 신호 선택부는
    상기 제 1 제어 신호가 디스에이블되면 상기 입력 신호를 상기 제 1 출력 인에이블 신호로서 출력하는 제 1 스위칭부, 및
    상기 제 1 제어 신호가 인에이블되면 상기 제 2 부트 신호를 상기 제 1 출력 인에이블 신호로서 출력하는 제 2 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  28. 제 23 항에 있어서,
    상기 제 2 신호 출력부는
    상기 반전된 펄스가 디스에이블되면 디스에이블된 상기 제 2 제어 신호를 생성하고 상기 반전된 펄스가 인에이블되면 상기 제 2 출력 인에이블 신호에 응답하여 상기 제 2 제어 신호를 생성하는 제어 신호 생성부, 및
    상기 제 2 제어 신호에 응답하여 상기 입력 신호 또는 상기 제 1 부트 신호를 상기 제 2 출력 인에이블 신호로서 출력하는 출력 신호 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  29. 제 28 항에 있어서,
    상기 제어 신호 생성부는
    상기 반전된 펄스가 인에이블되고 상기 제 2 출력 인에이블 신호가 하이 레벨일 경우 인에이블된 상기 제 2 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  30. 제 28 항에 있어서,
    상기 출력 신호 선택부는
    상기 제 2 제어 신호가 디스에이블되면 상기 입력 신호를 상기 제 2 출력 인에이블 신호로서 출력하는 제 1 스위칭부, 및
    상기 제 2 제어 신호가 인에이블되면 상기 제 1 부트 신호를 상기 제 2 출력 인에이블 신호로서 출력하는 제 2 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
  31. 제 10 항에 있어서,
    상기 출력 수단은
    상기 제 1 출력 인에이블 신호를 입력 받는 게이트, 전원 전압을 인가 받는 소오스를 구비한 제 1 트랜지스터, 및
    상기 제 2 출력 인에이블 신호를 입력 받는 게이트, 접지 전압을 인가 받는 소오스, 상기 제 1 트랜지스터의 드레인과 연결된 드레인을 구비한 제 2 트랜지스터를 포함하며, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 연결된 노드에서 상기 출력 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 드라이버.
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* Cited by examiner, † Cited by third party
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