KR20100064895A - 버스트종료 제어회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

버스트종료 제어회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 버스트종료신호에 응답하여 제1 노드를 풀업구동하는 풀업부; 상기 제1 노드의 신호를 래치하는 래치부; 상기 래치부의 출력신호를 버퍼링하여 데이터출력 동작을 중단시키기 위한 제1 종료제어신호를 생성하는 버퍼; 및 상기 래치부의 출력신호에 응답하여 버스트동작 및 출력인에이블신호의 생성동작을 중단시키기 위한 제2 종료제어신호를 생성하는 논리부를 포함하는 버스트종료 제어회로를 제공한다.
Figure P1020080123545
버스트동작, 버스트길이, 버스트종료신호

Description

버스트종료 제어회로 및 이를 이용한 반도체 메모리 장치{BURST TERMINATION CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 동작 속도를 향상시킬 수 있는 버스트종료 제어회로에 관한 것이다.
반도체 메모리장치, 특히 디램(DRAM)은 고속화를 끊임없이 추구하고 있으며 이에 따라 등장한 것이 싱크로너스 디램(Synchronous DRAM)이다. 싱크로너스 디램은 칩 외부의 시스템 클락에 동기되어 동작하며, 특히 이의 대표적인 동작이 버스트 동작이다. 버스트 동작이란, 싱크로너스 디램의 인에이블시 셋팅되는 MRS(Mode Register Set)에 의해 버스트 길이(Burst Length)가 설정되면 리드명령(Read Command) 및 라이트명령(Write Command)에 의해 설정된 버스트 길이 만큼 데이터가 연속적으로 입출력되는 동작을 말한다.
버스트 동작을 위해 설정되는 버스트 길이는 4, 8, 16 등이 존재하는데, 기존의 DDR2의 경우 버스트 동작에서 버스트 길이 4, 8 만을 지원하고, 모바일 DDR2 SDRAM의 경우 버스트 길이 4, 8, 16을 지원한다. 여기서, 버스트 길이 8이라 함은 리드명령 또는 라이트 명령에 의해 8 비트의 데이터가 연속적으로 입출력됨을 의미한다.
그런데, 종래의 반도체 메모리 장치에서는 MRS에 의해 버스트 길이가 설정되면 실제 리드 또는 라이트되는 데이터의 길이에 관계없이 설정된 버스트 길이만큼 데이터가 입출력되는 문제가 있다. 즉, 버스트 길이 8로 설정된 경우 실제 리드 또는 라이트되는 데이터가 4 비트라도 8비트의 데이터가 모두 입출력되고 난 후 버스트 동작이 종료하게 된다. 이와 같이 필요없는 4 비트의 데이터가 입출력되는 동작에 의해 불필요한 버스트 동작구간이 발생하는 문제가 있다.
버스트 종료신호에 의해 실제 리드 또는 라이트되는 데이터가 입출력된 후 버스트 동작이 종료되게 함으로써, 동작 속도를 향상시킬 수 있는 버스트종료 제어회로 및 이를 이용한 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 버스트종료신호에 응답하여 제1 노드를 풀업구동하는 풀업부; 상기 제1 노드의 신호를 래치하는 래치부; 상기 래치부의 출력신호를 버퍼링하여 데이터출력 동작을 중단시키기 위한 제1 종료제어신호를 생성하는 버퍼; 및 상기 래치부의 출력신호에 응답하여 버스트동작 및 출력인에이블신호의 생성동작을 중단시키기 위한 제2 종료제어신호를 생성하는 논리부를 포함하는 버스트종료 제어회로를 제공한다.
또한, 본 발명은 버스트종료신호에 응답하여, 제1 및 제2 종료신호를 생성하는 버스트종료 제어부; 상기 제1 종료신호에 응답하여, 데이터 출력 동작을 중단하는 데이터출력제어부; 상기 제2 종료신호에 응답하여, 설정된 버스트길이에 따른 버스트동작을 중단하는 버스트길이제어부; 및 컬럼엑세스 동작을 수행하기 위한 인에이블신호를 생성하는 컬럼엑세스 제어부를 포함하되, 상기 인에이블신호는 상기 제2 종료신호에 응답하여 디스에이블되는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 버스트종료신호에 응답하여, 종료신호를 생성하는 버스트종료 제어부; 상기 종료신호에 응답하여, 데이터 출력 동작을 중단하는 데이터출력제어부; 상기 종료신호에 응답하여, 설정된 버스트길이에 따른 버스트동작을 중단하는 버스트길이제어부; 및 컬럼엑세스 동작을 수행하기 위한 인에이블신호를 생성하 는 컬럼엑세스 제어부를 포함하되, 상기 인에이블신호는 상기 종료신호에 응답하여 디스에이블되는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이고, 도 2는 도 1에 도시된 반도체 메모리 장치에 포함된 버스트종료제어부의 회로도이다.
도 1에 도시된 바와 같이, 본 실시예의 반도체 메모리 장치는 버스트종료 제어부(10), 데이터출력제어부(12), 버스트길이제어부(14), 컬럼액세스제어부(16), 컬럼디코더(18) 및 메모리셀어레이(19)로 구성된다. 버스트종료 제어부(10)에 대한 설명은 후술한다.
데이터출력제어부(12)는 데이터출력을 위한 공지의 회로, 예를 들어 데이터출력 버퍼(미도시)등을 사용하여 구현할 수 있다. 다만, 데이터출력제어부(12)는 하이레벨의 제1 종료신호(TERM)가 입력되는 경우 데이터 출력동작을 중단하는 구성적 특징을 갖는다.
버스트길이제어부(14)는 MRS에 의해 설정된 버스트 길이에 따른 버스트 동작을 수행하기 위한 공지의 회로들을 사용하여 구현할 수 있다. 다만, 버스트길이제 어부(14)는 하이레벨의 제2 종료신호(TERMD)가 입력되는 경우 버스트동작을 중단하는 구성적 특징을 가지며, 이와같은 구성적 특징은 당업자가 용이하게 구현할 수 있다.
컬럼액세스제어부(16)는 라이트동작을 위한 라이트명령이 입력되는 경우 펄스로 인가되는 라이트신호(CAST_WT), 리드동작을 위한 리드명령이 입력되는 경우 펄스로 인가되는 리드신호(CAST_RD) 및 모드레지스터 리드동작을 위한 모드레지스터 리드명령이 입력되는 경우 펄스로 인가되는 모드레지스터리드신호(MRRP)를 입력받아 인에이블신호(AYP)를 생성한다. 또한, 컬럼액세스제어부(16)는 하이레벨의 제2 종료신호(TERMD)가 입력되는 경우 로우레벨로 디스에이블되는 인에이블신호(AYP)를 생성한다. 정리하면 인에이블신호(AYP)는 라이트동작, 리드동작 및 모드레지스터리드 동작 중 하나의 동작이 개시되면 하이레벨로 인에이블되고, 하이레벨의 제2 종료신호(TERMD)가 입력되는 경우 로우레벨로 디스에이블되는 인에이블신호(AYP)를 생성한다.
컬럼디코더(18)는 하이레벨의 인에이블신호(AYP)가 입력되는 경우 구동되어, 다수의 컬럼어드레스들(AY<1:N>)을 디코딩하여 메모리셀어레이(19)의 데이터 입출력을 제어하는 다수의 출력인에이블신호들(YI<1:M>)을 생성한다. 좀 더 구체적으로 출력인에이블신호들(YI<1:M>)은 메모리셀어레이(19)와 로컬입출력라인(LOCAL INPUT OUTPUT LINE, 미도시) 사이에 연결된 다수의 스위치들을 선택적으로 턴온시키기 위한 제어신호이다.
도 2를 참고하면 버스트종료 제어부(10)는 풀업부(100), 초기화부(101),풀다 운부(102), 래치부(103), 인버터(IV13) 및 논리부(104)로 구성된다.
풀업부(100)는 외부전압(VDD)과 노드(nd10) 사이에 연결되어 라스아이들신호(RASIDLE)를 입력받아 턴온되는 스위치소자로 동작하는 PMOS 트랜지스터(P10)와, 노드(nd10)과 노드(nd11) 사이에 연결되어 버스트종료신호(BST)를 입력받아 턴온되는 스위치소자로 동작하는 PMOS 트랜지스터(P11)로 구성된다. 여기서, 라스아이들신호(RASIDLE)는 아이들(IDLE) 상태, 즉, 반도체 메모리 장치의 실질적인 동작이 없는 상태에서 하이레벨로 인에이블되고, 버스트종료신호(BST)는 실제 리드 또는 라이트되는 데이터에 대한 버스트동작이 종료된 후 외부에서 인가되거나 내부에서 생성되는 신호이다.
초기화부(101)는 라스아이들신호(RASIDLE) 및 파워업신호(PWRUPB)를 입력받아, 아이들상태이고 파워업 구간에서 노드(nd11)를 풀다운 구동한다. 파워업신호(PWRUPB)는 파워업구간에서 로우레벨이고, 파워업 구간이 종료된 후 하이레벨로 천이하는 신호이다.
풀다운부(102)는 노드(nd11)과 접지전압(VSS) 사이에 연결된 NMOS 트랜지스터들(N11-N13)로 구성되어, 라이트신호(CAST_WT), 리드신호(CAST_RD) 및 모드레지스터리드신호(MRRP)를 입력받아 노드(nd11)를 풀다운 구동한다.
래치부(103)는 노드(nd11)의 신호를 래치하고, 인버터(IV13)는 래치부(103)의 출력신호를 반전시켜 제1 종료신호(TERM)를 생성한다. 논리부(104)는 래치부(103)의 출력신호를 소정구간 지연시키는 지연부(105)와, 래치부(103)의 출력신호와 지연부(105)의 출력신호 및 버스트종료신호(BST)를 입력받아 부정논리곱 연산 을 수행하는 낸드게이트(ND10)로 구성된다. 논리부(104)는 제1 종료신호(TERM)가 로우레벨로 디스에이블될 때 지연부(105)의 지연구간만큼 경과된 후 로우레벨로 디스에이블된 제2 종료신호(TERMD)를 생성한다.
이와 같이 구성된 반도체 메모리 장치의 동작을 도1 내지 도 3을 참고하여 살펴보되, MRS에 의해 버스트길이가 16으로 설정된 상태에서 실제 리드 또는 라이트되는 데이터가 8비트인 경우를 예를 들어 설명하면 다음과 같다.
우선, 라이트신호(CAST_WT), 리드신호(CAST_RD) 및 모드레지스터리드신호(MRRP) 중 하나가 하이레벨로 입력되면 노드(nd11)이 로우레벨로 풀다운 구동되어 제1 종료신호(TERM) 및 제2 종료신호(TERMD)는 로우레벨로 생성된다. 따라서, 데이터출력제어부(12) 및 버스트길이제어부(14)의 동작이 개시되며, 컬럼액세스 제어부(16)에서 생성된 하이레벨의 인에이블신호(AYP)에 의해 컬럼디코더(18)는 다수의 컬럼어드레스들(AY<1:N>)을 디코딩하여 메모리셀어레이(19)의 데이터 입출력을 제어하는 다수의 출력인에이블신호들(YI<1:M>)을 생성한다.
다음으로, 실제 리드 또는 라이트되는 8비트의 데이터에 대한 버스트동작이 종료되면 버스트종료신호(BST)가 로우레벨로 인가된다. 로우레벨의 버스트종료신호(BST) 및 버스트동작 중 로우레벨인 아이들신호(IDLE)에 의해 노드(nd11)는 하이레벨로 풀업구동되어, 제1 종료신호(TERM) 및 제2 종료신호(TERMD)는 하이레벨로 천이한다. 하이레벨로 생성된 제1 종료신호(TERM)에 의해 데이터출력제어부(12)는 데이터출력 동작을 중단하고, 하이레벨로 생성된 제2 종료신호(TERMD)에 의해 버스트길이제어부(14)는 버스트동작을 중단한다. 또한, 컬럼액세스 제어부(16)는 하이 레벨의 제2 종료신호(TERMD)를 입력받아 로우레벨로 디스에이블된 인에이블신호(AYP)를 생성하여 컬럼디코더(18)의 디코딩동작을 중단시킨다. 도 3을 참고하면 리드명령(READ)에 의해 8비트의 데이터가 출력된 후 버스트종료신호(BST)가 입력되어 버스트 동작이 종료됨을 확인할 수 있다.
다음으로, 라이트신호(CAST_WT), 리드신호(CAST_RD) 및 모드레지스터리드신호(MRRP) 중 하나가 하이레벨로 입력되면 노드(nd11)가 로우레벨로 풀다운 구동되어 제1 종료신호(TERM) 및 제2 종료신호(TERMD)를 로우레벨로 천이시킨다. 따라서, 데이터출력제어부(22) 및 버스트길이제어부(24)의 동작이 개시되며, 컬럼액세스 제어부(26)는 하이레벨의 인에이블신호(AYP)를 생성한다. 이때, 제2 종료신호(TERMD)가 로우레벨로 천이하는 구간은 제1 종료신호(TERM)가 로우레벨로 천이하는 구간과 비교할 때 지연부(105)의 지연구간만큼 지연된다. 이와 같이, 제2 종료신호(TERMD)가 로우레벨로 천이하는 구간을 지연시키는 이유는 버스트동작을 수행하기 위한 마진(margin)을 확보하기 위함이다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 실제 리드 또는 라이트되는 데이터에 대한 버스트 동작이 종료되는 경우 MRS에 의해 설정된 버스트길이에 따른 버스트동작이 종료되기 전이라도 버스트동작이 종료되도록 함으로써, 버스트동작 속도를 향상시키고 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이고, 도 5는 도 4에 도시된 반도체 메모리 장치에 포함된 버스트종료제어부 의 회로도이다.
도 4에 도시된 바와 같이, 본 실시예의 반도체 메모리 장치는 버스트종료 제어부(20), 데이터출력제어부(22), 버스트길이제어부(24), 컬럼액세스제어부(26), 컬럼디코더(28) 및 메모리셀어레이(29)로 구성된다. 버스트종료 제어부(20)에 대한 설명은 후술한다.
데이터출력제어부(22)는 데이터출력을 위한 공지의 회로, 예를 들어 데이터출력 버퍼(미도시)등을 사용하여 구현할 수 있다. 다만, 데이터출력제어부(22)는 하이레벨의 종료신호(TERM)가 입력되는 경우 데이터 출력동작을 중단하는 구성적 특징을 갖는다.
버스트길이제어부(24)는 MRS에 의해 설정된 버스트 길이에 따른 버스트 동작을 수행하기 위한 공지의 회로들을 사용하여 구현할 수 있다. 다만, 버스트길이제어부(24)는 하이레벨의 종료신호(TERM)가 입력되는 경우 버스트동작을 중단하는 구성적 특징을 가지며, 이와같은 구성적 특징은 당업자가 용이하게 구현할 수 있다.
컬럼액세스제어부(26)는 라이트동작을 위한 라이트명령이 입력되는 경우 펄스로 인가되는 라이트신호(CAST_WT), 리드동작을 위한 리드명령이 입력되는 경우 펄스로 인가되는 리드신호(CAST_RD) 및 모드레지스터 리드동작을 위한 모드레지스터 리드명령이 입력되는 경우 펄스로 인가되는 모드레지스터리드신호(MRRP)를 입력받아 인에이블신호(AYP)를 생성한다. 또한, 컬럼액세스제어부(26)는 하이레벨의 종료신호(TERM)가 입력되는 경우 로우레벨로 디스에이블되는 인에이블신호(AYP)를 생성한다. 정리하면 인에이블신호(AYP)는 라이트동작, 리드동작 및 모드레지스터리드 동작 중 하나의 동작이 개시되면 하이레벨로 인에이블되고, 하이레벨의 종료신호(TERM)가 입력되는 경우 로우레벨로 디스에이블되는 인에이블신호(AYP)를 생성한다.
컬럼디코더(28)는 하이레벨의 인에이블신호(AYP)가 입력되는 경우 구동되어, 다수의 컬럼어드레스들(AY<1:N>)을 디코딩하여 메모리셀어레이(29)의 데이터 입출력을 제어하는 다수의 출력인에이블신호들(YI<1:M>)을 생성한다. 좀 더 구체적으로 출력인에이블신호들(YI<1:M>)은 메모리셀어레이(29)와 로컬입출력라인(LOCAL INPUT OUTPUT LINE, 미도시) 사이에 연결된 다수의 스위치들을 선택적으로 턴온시키기 위한 제어신호이다.
도 5 참고하면 버스트종료 제어부(20)는 풀업부(200), 초기화부(201),풀다운부(202), 래치부(203), 인버터(IV23)로 구성된다.
풀업부(200)는 외부전압(VDD)과 노드(nd20) 사이에 연결되어 라스아이들신호(RASIDLE)를 입력받아 턴온되는 스위치소자로 동작하는 PMOS 트랜지스터(P20)와, 노드(nd10)과 노드(nd11) 사이에 연결되어 버스트종료신호(BST)를 입력받아 턴온되는 스위치소자로 동작하는 PMOS 트랜지스터(P21)로 구성된다.
초기화부(201)는 라스아이들신호(RASIDLE) 및 파워업신호(PWRUPB)를 입력받아, 아이들상태이고 파워업 구간에서 노드(nd21)를 풀다운 구동한다.
풀다운부(202)는 노드(nd21)과 접지전압(VSS) 사이에 연결된 NMOS 트랜지스터들(N21-N23)로 구성되어, 라이트신호(CAST_WT), 리드신호(CAST_RD) 및 모드레지스터리드신호(MRRP)를 입력받아 노드(nd21)를 풀다운 구동한다.
래치부(203)는 노드(nd21)의 신호를 래치하고, 인버터(IV23)는 래치부(203)의 출력신호를 반전시켜 종료신호(TERM)를 생성한다.
이와 같이 구성된 반도체 메모리 장치의 동작을 도 4 및 도 5를 참고하여 살펴보되, MRS에 의해 버스트길이가 16으로 설정된 상태에서 실제 리드 또는 라이트되는 데이터가 8비트인 경우를 예를 들어 설명하면 다음과 같다.
우선, 라이트신호(CAST_WT), 리드신호(CAST_RD) 및 모드레지스터리드신호(MRRP) 중 하나가 하이레벨로 입력되면 노드(nd21)이 로우레벨로 풀다운 구동되어 종료신호(TERM)는 로우레벨로 생성된다. 따라서, 데이터출력제어부(22) 및 버스트길이제어부(24)의 동작이 개시되며, 컬럼액세스 제어부(26)에서 생성된 하이레벨의 인에이블신호(AYP)에 의해 컬럼디코더(28)는 다수의 컬럼어드레스들(AY<1:N>)을 디코딩하여 메모리셀어레이(29)의 데이터 입출력을 제어하는 다수의 출력인에이블신호들(YI<1:M>)을 생성한다.
다음으로, 실제 리드 또는 라이트되는 8비트의 데이터에 대한 버스트동작이 종료되면 버스트종료신호(BST)가 로우레벨로 인가된다. 로우레벨의 버스트종료신호(BST) 및 버스트동작 중 로우레벨인 아이들신호(IDLE)에 의해 노드(nd21)는 하이레벨로 풀업구동되어, 종료신호(TERM)는 하이레벨로 천이한다.
다음으로, 데이터출력제어부(22)는 하이레벨의 종료신호(TERM)를 입력받아 데이터출력 동작을 중단하고, 버스트길이제어부(24)는 하이레벨의 종료신호(TERM)를 입력받아 버스트동작을 중단한다. 또한, 컬럼액세스 제어부(26)는 하이레벨의 종료신호(TERM)를 입력받아 로우레벨로 디스에이블된 인에이블신호(AYP)를 생성하 여 컬럼디코더(28)의 디코딩동작을 중단시킨다.
다음으로, 라이트신호(CAST_WT), 리드신호(CAST_RD) 및 모드레지스터리드신호(MRRP) 중 하나가 하이레벨로 입력되면 노드(nd21)이 로우레벨로 풀다운 구동되어 종료신호(TERM)를 로우레벨로 천이시킨다. 따라서, 데이터출력제어부(22) 및 버스트길이제어부(24)의 동작이 개시되며, 컬럼액세스 제어부(26)는 하이레벨의 인에이블신호(AYP)를 생성한다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 실제 리드 또는 라이트되는 데이터에 대한 버스트 동작이 종료되는 경우 MRS에 의해 설정된 버스트길이에 따른 버스트동작이 종료되기 전이라도 버스트동작이 종료되도록 함으로써, 버스트동작 속도를 향상시키고 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체 메모리 장치에 포함된 버스트종료제어부의 회로도이다.
도 3은 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 반도체 메모리 장치에 포함된 버스트종료제어부의 회로도이다.

Claims (17)

  1. 버스트종료신호에 응답하여 제1 노드를 풀업구동하는 풀업부;
    상기 제1 노드의 신호를 래치하는 래치부;
    상기 래치부의 출력신호를 버퍼링하여 데이터출력 동작을 중단시키기 위한 제1 종료제어신호를 생성하는 버퍼; 및
    상기 래치부의 출력신호에 응답하여 버스트동작 및 출력인에이블신호의 생성동작을 중단시키기 위한 제2 종료제어신호를 생성하는 논리부를 포함하는 버스트종료 제어회로.
  2. 제 1 항에 있어서, 상기 풀업부는
    외부전압과 제2 노드 사이에 연결되어, 아이들 상태에서 인에이블되는 라스아이들 신호에 응답하여 턴온되는 제1 스위치소자; 및
    상기 제2 노드와 상기 제1 노드 사이에 연결되어, 상기 버스트종료신호에 응답하여 턴온되는 제2 스위치소자를 포함하는 버스트종료 제어회로.
  3. 제 1 항에 있어서, 상기 논리부는 상기 버스트종료신호가 디스에이블되고, 소정 구간 경과 후 디스에이블되는 상기 제2 종료제어신호를 생성하는 버스트종료 제어회로.
  4. 제 1 항에 있어서, 상기 논리부는
    상기 래치부의 출력신호를 소정 구간 지연시키는 지연부; 및
    상기 래치부의 출력신호, 상기 지연부의 출력신호 및 상기 버스트종료신호를 입력받아 논리연산을 수행하는 버스트종료 제어회로.
  5. 제 1 항에 있어서,
    파워업 구간에서 상기 제1 노드를 초기화시키는 초기화부; 및
    리드명령, 라이트명령 및 모드레지스터리드 명령에 응답하여 상기 제1 노드를 풀다운구동하는 풀다운부를 더 포함하는 버스트종료 제어회로.
  6. 버스트종료신호에 응답하여, 제1 및 제2 종료신호를 생성하는 버스트종료 제어부;
    상기 제1 종료신호에 응답하여, 데이터 출력 동작을 중단하는 데이터출력제어부;
    상기 제2 종료신호에 응답하여, 설정된 버스트길이에 따른 버스트동작을 중 단하는 버스트길이제어부; 및
    컬럼엑세스 동작을 수행하기 위한 인에이블신호를 생성하는 컬럼엑세스 제어부를 포함하되, 상기 인에이블신호는 상기 제2 종료신호에 응답하여 디스에이블되는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 버스트종료 제어부는
    상기 버스트종료신호에 응답하여 제1 노드를 풀업구동하는 풀업부;
    상기 제1 노드의 신호를 래치하는 래치부;
    상기 래치부의 출력신호를 버퍼링하여 상기 제1 종료제어신호를 생성하는 버퍼; 및
    상기 래치부의 출력신호에 응답하여 상기 제2 종료제어신호를 생성하는 논리부를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 풀업부는
    외부전압과 제2 노드 사이에 연결되어, 아이들 상태에서 인에이블되는 라스아이들 신호에 응답하여 턴온되는 제1 스위치소자; 및
    상기 제2 노드와 상기 제1 노드 사이에 연결되어, 상기 버스트종료신호에 응답하여 턴온되는 제2 스위치소자를 포함하는 반도체 메모리 장치.
  9. 제 7 항에 있어서, 상기 논리부는 상기 버스트종료신호가 디스에이블되고, 소정 구간 경과 후 디스에이블되는 상기 제2 종료제어신호를 생성하는 반도체 메모리 장치.
  10. 제 7 항에 있어서, 상기 논리부는
    상기 래치부의 출력신호를 소정 구간 지연시키는 지연부; 및
    상기 래치부의 출력신호, 상기 지연부의 출력신호 및 상기 버스트종료신호를 입력받아 논리연산을 수행하는 반도체 메모리 장치.
  11. 제 7 항에 있어서, 상기 버스트종료 제어부는
    파워업 구간에서 상기 제1 노드를 초기화시키는 초기화부; 및
    리드명령, 라이트명령 및 모드레지스터리드 명령에 응답하여 상기 제1 노드를 풀다운구동하는 풀다운부를 더 포함하는 반도체 메모리 장치.
  12. 제 6 항에 있어서,
    상기 인에이블신호를 입력받아 디코딩하여, 메모리셀어레이의 데이터 입출력을 제어하는 출력인에이블신호를 생성하는 컬럼디코더를 더 포함하는 반도체 메모리 장치.
  13. 버스트종료신호에 응답하여, 종료신호를 생성하는 버스트종료 제어부;
    상기 종료신호에 응답하여, 데이터 출력 동작을 중단하는 데이터출력제어부;
    상기 종료신호에 응답하여, 설정된 버스트길이에 따른 버스트동작을 중단하는 버스트길이제어부; 및
    컬럼엑세스 동작을 수행하기 위한 인에이블신호를 생성하는 컬럼엑세스 제어부를 포함하되, 상기 인에이블신호는 상기 종료신호에 응답하여 디스에이블되는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 버스트종료 제어부는
    상기 버스트종료신호에 응답하여 제1 노드를 풀업구동하는 풀업부;
    상기 제1 노드의 신호를 래치하는 래치부;
    상기 래치부의 출력신호를 버퍼링하여 상기 종료제어신호를 생성하는 버퍼를 포함하는 반도체 메모리 장치.
  15. 제 7 항에 있어서, 상기 풀업부는
    외부전압과 제2 노드 사이에 연결되어, 아이들 상태에서 인에이블되는 라스아이들 신호에 응답하여 턴온되는 제1 스위치소자; 및
    상기 제2 노드와 상기 제1 노드 사이에 연결되어, 상기 버스트종료신호에 응답하여 턴온되는 제2 스위치소자를 포함하는 반도체 메모리 장치.
  16. 제 14항에 있어서, 상기 버스트종료 제어부는
    파워업 구간에서 상기 제1 노드를 초기화시키는 초기화부; 및
    리드명령, 라이트명령 및 모드레지스터리드 명령에 응답하여 상기 제1 노드를 풀다운구동하는 풀다운부를 더 포함하는 반도체 메모리 장치.
  17. 제 13 항에 있어서,
    상기 인에이블신호를 입력받아 디코딩하여, 메모리셀어레이의 데이터 입출력을 제어하는 출력인에이블신호를 생성하는 컬럼디코더를 더 포함하는 반도체 메모리 장치.
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