KR20190103593A - 반도체장치 및 반도체시스템 - Google Patents

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KR20190103593A
KR20190103593A KR1020180024195A KR20180024195A KR20190103593A KR 20190103593 A KR20190103593 A KR 20190103593A KR 1020180024195 A KR1020180024195 A KR 1020180024195A KR 20180024195 A KR20180024195 A KR 20180024195A KR 20190103593 A KR20190103593 A KR 20190103593A
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Abstract

반도체장치는 제1 모드 시 제1 버스트길이의 제1 내부데이터를 출력하고, 제2 모드 시 제2 버스트길이의 상기 제1 내부데이터 및 제2 내부데이터를 출력하는 메모리회로 및 상기 제1 모드 시 상기 제1 내부데이터를 제1 입출력라인을 통해 제1 출력데이터로 출력하고, 상기 제2 모드 시 상기 제1 내부데이터를 상기 제1 입출력라인을 통해 상기 제1 출력데이터로 출력하며, 상기 제2 내부데이터를 제2 입출력라인을 통해 제2 출력데이터로 출력하는 데이터출력회로를 포함하되, 상기 제2 모드 시 상기 제1 내부데이터 및 상기 제2 내부데이터의 로직레벨 조합에 따라 내부전류를 조절하여 상기 제1 출력데이터 및 상기 제2 출력데이터를 생성한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 입출력라인을 공유하여 데이터를 출력하는 반도체장치 및 반도체시스템에 관한 것이다.
반도체장치는 고속화를 끊임없이 추구하고 있으며 이에 따라 외부에서 입력되는 클럭(clock)에 동기되어 데이터를 입출력하는 동작을 수행한다. 클럭(clock)에 동기되어 데이터를 입출력하는 동작 중 대표적인 동작이 버스트동작이다. 버스트동작이란 반도체장치에서 설정되는 MRS(Mode Register Set)에 의해 버스트길이(Burst Length)가 설정되면 리드명령(Read Command) 및 라이트명령(Write Command)에 의해 설정된 버스트 길이만큼 데이터가 연속적으로 입출력되는 동작을 말한다.
이와 같은 버스트동작을 위해 설정되는 버스트길이는 4(BL=4), 8(BL=8) 및 16(BL=16)등과 같이 다양하게 설정될 수 있다. 여기서, 버스트길이 8(BL=8)이라 함은 리드명령(Read Command) 또는 라이트명령(Write Command)에 의해 8비트의 데이터가 연속적으로 입출력되는 동작을 의미한다. 또한, 반도체장치는 버스트길이를 변경하기 위한 모드를 제어하고 있는데 버스트길이 4(BL=4)로 동작하는 X4모드, 버스트길이 8(BL=8)로 동작하는 X8 모드 및 버스트길이 16(BL=16)로 동작하는 X16 모드 등이 있다. 본 발명의 배경기술은 한국 공개특허 KR10-2009-0025735에 개시되어 있다.
본 발명은 버스트길이가 상이한 제1 모드 및 제2 모드에서 입출력라인을 공유하여 데이터를 출력하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 제1 모드 시 제1 버스트길이의 제1 내부데이터를 출력하고, 제2 모드 시 제2 버스트길이의 상기 제1 내부데이터 및 제2 내부데이터를 출력하는 메모리회로 및 상기 제1 모드 시 상기 제1 내부데이터를 제1 입출력라인을 통해 제1 출력데이터로 출력하고, 상기 제2 모드 시 상기 제1 내부데이터를 상기 제1 입출력라인을 통해 상기 제1 출력데이터로 출력하며, 상기 제2 내부데이터를 제2 입출력라인을 통해 제2 출력데이터로 출력하는 데이터출력회로를 포함하되, 상기 제2 모드 시 상기 제1 내부데이터 및 상기 제2 내부데이터의 로직레벨 조합에 따라 내부전류를 조절하여 상기 제1 출력데이터 및 상기 제2 출력데이터를 생성하는 반도체장치를 제공한다.
또한, 본 발명은 제1 모드신호 및 제2 모드신호를 출력하고, 제1 입출력라인 및 제2 입출력라인에 실린 데이터를 수신하는 제1 반도체장치 및 상기 제1 모드신호에 응답하여 제1 내부데이터를 제1 입출력라인을 통해 상기 제1 출력데이터로 출력하고, 상기 제2 모드신호에 응답하여 상기 제1 내부데이터를 상기 제1 입출력라인을 통해 상기 제1 출력데이터로 출력하며, 제2 내부데이터를 제2 입출력라인을 통해 상기 제2 출력데이터로 출력하는 제2 반도체장치를 포함하되, 상기 제2 모드신호가 인에이블되는 경우 상기 제1 내부데이터 및 상기 제2 내부데이터의 로직레벨 조합에 따라 내부전류를 조절하여 상기 제1 출력데이터 및 상기 제2 출력데이터를 생성하는 반도체시스템을 제공한다.
본 발명에 의하면 버스트길이가 상이한 제1 모드 및 제2 모드에서 입출력라인을 공유하여 데이터를 출력함으로써 버스트길이의 증가에도 입출력라인을 추가 구비하기 위한 면적을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 제2 반도체장치에 포함된 제1 데이터출력회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 제1 데이터출력회로에 포함된 제1 데이터생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 제1 데이터생성회로에 포함된 전류생성회로의 구성을 도시한 회로도이다.
도 5는 도3에 도시된 제1 데이터생성회로에 포함된 전달데이터생성회로의 구성을 도시한 회로도이다.
도 6은 도 3에 도시된 제1 데이터생성회로에 포함된 출력데이터생성회로의 구성을 도시한 도면이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 도면이다.
도 9는 도 1 내지 도 8에 도시된 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다.
제1 반도체장치(1)는 제1 모드신호(X8) 및 제2 모드신호(X16)를 출력할 수 있다. 제1 반도체장치(1)는 제1 입출력라인(IO1) 및 제2 입출력라인(IO2)에 실린 데이터를 수신할 수 있다. 제1 반도체장치(1)는 제1 입출력라인(IO1)에 실린 제1 출력데이터(DO1<1:8>) 및 제3 출력데이터(DO3<1:8>)를 수신할 수 있다. 제1 반도체장치(1)는 제2 입출력라인(IO2)에 실린 제2 출력데이터(DO2<1:8>) 및 제4 출력데이터(DO4<1:8>)를 수신할 수 있다. 제1 모드신호(X8)는 제2 반도체장치(2)의 리드동작 시 한번에 출력되는 버스트길이가 8인 제1 모드에 진입하기 위해 인에이블되는 신호이다. 제2 모드신호(X16)는 제2 반도체장치(2)의 리드동작 시 한번에 출력되는 버스트길이가 16인 제2 모드에 진입하기 위해 인에이블되는 신호이다. 제1 모드신호(X8) 및 제2 모드신호(X16)에 의해 설정되는 버스트길이는 실시예에 따라 다양하게 설정될 수 있다. 제1 반도체장치(1)는 제2 반도체장치(2)의 동작을 제어하는 컨트롤러 또는 테스트장치등과 같은 외부장치로 설정될 수 있다.
제2 반도체장치(2)는 제1 메모리회로(10), 제1 데이터출력회로(20), 제2 메모리회로(30) 및 제2 데이터출력회로(40)를 포함할 수 있다.
제1 메모리회로(10)는 제1 모드 시 제1 버스트길이(BL8)의 제1 내부데이터(ID1<1:8>)를 출력할 수 있다. 제1 메모리회로(10)는 제1 모드신호(X8)에 응답하여 제1 버스트길이(BL8)의 제1 내부데이터(ID1<1:8>)를 출력할 수 있다. 제1 메모리회로(10)는 제2 모드 시 제2 버스트길이(BL16)의 제1 내부데이터(ID1<1:8>) 및 제2 내부데이터(ID2<1:8>)를 출력할 수 있다. 제1 메모리회로(10)는 제2 모드신호(X16)에 응답하여 제2 버스트길이(BL16)의 제1 내부데이터(ID1<1:8>) 및 제2 내부데이터(ID2<1:8>)를 출력할 수 있다. 제1 메모리회로(10)는 데이터를 저장하고 출력하는 일반적인 메모리회로로 구현될 수 있다. 제1 내부데이터(ID1<1:8>) 및 제2 내부데이터(ID2<1:8>)는 제2 반도체장치(2)에 구비되는 내부 입출력라인인 글로벌라인(GIO)을 통해 출력될 수 있다.
제1 데이터출력회로(20)는 제1 모드 시 제1 내부데이터(ID1<1:8>)를 제1 출력데이터(DO1<1:8>)로 출력할 수 있다. 제1 데이터출력회로(20)는 제1 모드신호(X8)에 응답하여 제1 내부데이터(ID1<1:8>)를 제1 출력데이터(DO1<1:8>)로 출력할 수 있다. 제1 데이터출력회로(20)는 제2 모드 시 제1 내부데이터(ID1<1:8>)를 제1 출력데이터(DO1<1:8>)로 출력하고, 제2 내부데이터(ID2<1:8>)를 제2 출력데이터(DO2<1:8>)로 출력할 수 있다. 제1 데이터출력회로(20)는 제2 모드신호(X16)에 응답하여 제1 내부데이터(ID1<1:8>)를 제1 출력데이터(DO1<1:8>)로 출력하고, 제2 내부데이터(ID2<1:8>)를 제2 출력데이터(DO2<1:8>)로 출력할 수 있다. 제1 출력데이터(DO1<1:8>)는 제1 입출력라인(IO1)을 통해 제1 반도체장치(1)로 출력될 수 있다. 제2 출력데이터(DO2<1:8>)는 제2 입출력라인(IO2)을 통해 제1 반도체장치(1)로 출력될 수 있다.
제2 메모리회로(30)는 제1 모드 시 제1 버스트길이(BL8)의 제3 내부데이터(ID3<1:8>)를 출력할 수 있다. 제2 메모리회로(30)는 제1 모드신호(X8)에 응답하여 제1 버스트길이(BL8)의 제3 내부데이터(ID3<1:8>)를 출력할 수 있다. 제2 메모리회로(30)는 제2 모드 시 제2 버스트길이(BL16)의 제3 내부데이터(ID3<1:8>) 및 제4 내부데이터(ID4<1:8>)를 출력할 수 있다. 제2 메모리회로(30)는 제2 모드신호(X16)에 응답하여 제2 버스트길이(BL16)의 제3 내부데이터(ID3<1:8>) 및 제4 내부데이터(ID4<1:8>)를 출력할 수 있다. 제2 메모리회로(30)는 데이터를 저장하고 출력하는 일반적인 메모리회로로 구현될 수 있다. 제3 내부데이터(ID3<1:8>) 및 제4 내부데이터(ID4<1:8>)는 제2 반도체장치(2)에 구비되는 내부 입출력라인인 글로벌라인(GIO)을 통해 출력될 수 있다.
제2 데이터출력회로(40)는 제1 모드 시 제3 내부데이터(ID3<1:8>)를 제3 출력데이터(DO3<1:8>)로 출력할 수 있다. 제2 데이터출력회로(40)는 제1 모드신호(X8)에 응답하여 제3 내부데이터(ID3<1:8>)를 제3 출력데이터(DO3<1:8>)로 출력할 수 있다. 제2 데이터출력회로(40)는 제2 모드 시 제3 내부데이터(ID3<1:8>)를 제3 출력데이터(DO3<1:8>)로 출력하고, 제4 내부데이터(ID4<1:8>)를 제4 출력데이터(DO4<1:8>)로 출력할 수 있다. 제2 데이터출력회로(40)는 제2 모드신호(X16)에 응답하여 제3 내부데이터(ID3<1:8>)를 제3 출력데이터(DO3<1:8>)로 출력하고, 제4 내부데이터(ID4<1:8>)를 제4 출력데이터(DO4<1:8>)로 출력할 수 있다. 제3 출력데이터(DO3<1:8>)는 제1 입출력라인(IO1)을 통해 제1 반도체장치(1)로 출력될 수 있다. 제4 출력데이터(DO4<1:8>)는 제2 입출력라인(IO2)을 통해 제1 반도체장치(1)로 출력될 수 있다. 제1 출력데이터(DO1<1:8>)와 제3 출력데이터(D03<1:8>)는 서로 다른 시점에 제1 입출력라인(IO1)을 통해 제1 반도체장치(1)로 출력될 수 있다. 제2 출력데이터(DO2<1:8>)와 제4 출력데이터(D04<1:8>)는 서로 다른 시점에 제2 입출력라인(IO2)을 통해 제1 반도체장치(1)로 출력될 수 있다.
이와 같은 제2 반도체장치(2)는 제1 모드 시 제1 내부데이터(ID1<1:8>)를 제1 입출력라인(IO1)을 통해 제1 출력데이터(DO1<1:8>)로 출력할 수 있다. 제2 반도체장치(2)는 제1 모드 시 제3 내부데이터(ID3<1:8>)를 제1 입출력라인(IO1)을 통해 제3 출력데이터(DO3<1:8>)로 출력할 수 있다. 제2 반도체장치(2)는 제2 모드 시 제1 내부데이터(ID1<1:8>)를 제1 입출력라인(IO1)을 통해 제1 출력데이터(DO1<1:8>)로 출력하고, 제2 내부데이터(ID2<1:8>)를 제2 입출력라인(IO2)을 통해 제2 출력데이터(DO2<1:8>)로 출력할 수 있다. 제2 반도체장치(2)는 제2 모드 시 제1 내부데이터(ID1<1:8>) 및 제2 내부데이터(ID2<1:8>)의 로직레벨 조합에 따라 내부전류를 조절할 수 있다. 제2 반도체장치(2)는 조절된 내부전류에 따라 제1 출력데이터(DO1<1:8>) 및 제2 출력데이터(DO2<1:8>)를 생성할 수 있다. 제2 반도체장치(2)는 제1 출력데이터(DO1<1:8>) 및 제2 출력데이터(DO2<1:8>)를 제1 반도체장치(1)로 출력할 수 있다. 제2 반도체장치(2)는 제2 모드 시 제3 내부데이터(ID3<1:8>)를 제1 입출력라인(IO1)을 통해 제3 출력데이터(DO3<1:8>)로 출력하고, 제4 내부데이터(ID4<1:8>)를 제2 입출력라인(IO2)을 통해 제4 출력데이터(DO4<1:8>)로 출력할 수 있다. 제2 반도체장치(2)는 제2 모드 시 제3 내부데이터(ID3<1:8>) 및 제4 내부데이터(ID4<1:8>)의 로직레벨 조합에 따라 내부전류를 조절할 수 있다. 제2 반도체장치(2)는 조절된 내부전류에 따라 제3 출력데이터(DO3<1:8>) 및 제4 출력데이터(DO4<1:8>)를 생성할 수 있다. 제2 반도체장치(2)는 제3 출력데이터(DO3<1:8>) 및 제4 출력데이터(DO4<1:8>)를 제1 반도체장치(1)로 출력할 수 있다.
한편, 제2 반도체장치(2)는 제1 반도체장치(1)에 의해 제어되어 라이트동작 및 리드동작을 수행하는 일반적인 휘발성 메모리장치 또는 비 휘발성 메모리장치로 구현될 수 있다.
도 2를 참고하면, 제1 데이터출력회로(20)는 제1 내지 제8 데이터생성회로(21~28)를 포함할 수 있다.
제1 데이터생성회로(21)는 제1 모드 시 제1 내부데이터의 제1 비트(ID1<1>)를 제1 출력데이터의 제1 비트(DO1<1>)로 출력할 수 있다. 제1 데이터생성회로(21)는 제1 모드신호(X8)에 응답하여 제1 내부데이터의 제1 비트(ID1<1>)를 제1 출력데이터의 제1 비트(DO1<1>)로 출력할 수 있다. 제1 데이터생성회로(21)는 제2 모드 시 제1 내부데이터의 제1 비트(ID1<1>) 및 제2 내부데이터의 제1 비트(ID2<1>)의 로직레벨 조합에 따라 제1 출력데이터의 제1 비트(DO1<1>) 및 제2 출력데이터의 제1 비트(DO2<1>)를 생성할 수 있다. 제1 데이터생성회로(21)는 제2 모드신호(X16)에 응답하여 제1 내부데이터의 제1 비트(ID1<1>) 및 제2 내부데이터의 제1 비트(ID2<1>)의 로직레벨 조합에 따라 제1 출력데이터의 제1 비트(DO1<1>) 및 제2 출력데이터의 제1 비트(DO2<1>)를 생성할 수 있다.
제2 데이터생성회로(22)는 제1 모드 시 제1 내부데이터의 제2 비트(ID1<2>)를 제1 출력데이터의 제2 비트(DO1<2>)로 출력할 수 있다. 제2 데이터생성회로(22)는 제1 모드신호(X8)에 응답하여 제1 내부데이터의 제2 비트(ID1<2>)를 제1 출력데이터의 제2 비트(DO1<2>)로 출력할 수 있다. 제2 데이터생성회로(22)는 제2 모드 시 제1 내부데이터의 제2 비트(ID1<2>) 및 제2 내부데이터의 제2 비트(ID2<2>)의 로직레벨 조합에 따라 제1 출력데이터의 제2 비트(DO1<2>) 및 제2 출력데이터의 제2 비트(DO2<2>)를 생성할 수 있다. 제2 데이터생성회로(22)는 제2 모드신호(X16)에 응답하여 제1 내부데이터의 제2 비트(ID1<2>) 및 제2 내부데이터의 제2 비트(ID2<2>)의 로직레벨 조합에 따라 제1 출력데이터의 제2 비트(DO1<2>) 및 제2 출력데이터의 제2 비트(DO2<2>)를 생성할 수 있다.
제3 데이터생성회로(미도시)는 제1 모드 시 제1 내부데이터의 제3 비트(ID1<3>)를 제1 출력데이터의 제3 비트(DO1<3>)로 출력할 수 있다. 제3 데이터생성회로(미도시)는 제1 모드신호(X8)에 응답하여 제1 내부데이터의 제3 비트(ID1<3>)를 제1 출력데이터의 제3 비트(DO1<3>)로 출력할 수 있다. 제3 데이터생성회로(미도시)는 제2 모드 시 제1 내부데이터의 제3 비트(ID1<3>) 및 제2 내부데이터의 제3 비트(ID2<3>)의 로직레벨 조합에 따라 제1 출력데이터의 제3 비트(DO1<3>) 및 제2 출력데이터의 제3 비트(DO2<3>)를 생성할 수 있다. 제3 데이터생성회로(미도시)는 제2 모드신호(X16)에 응답하여 제1 내부데이터의 제3 비트(ID1<3>) 및 제2 내부데이터의 제3 비트(ID2<3>)의 로직레벨 조합에 따라 제1 출력데이터의 제3 비트(DO1<3>) 및 제2 출력데이터의 제3 비트(DO2<3>)를 생성할 수 있다.
제4 데이터생성회로(미도시)는 제1 모드 시 제1 내부데이터의 제4 비트(ID1<4>)를 제1 출력데이터의 제4 비트(DO1<4>)로 출력할 수 있다. 제4 데이터생성회로(미도시)는 제1 모드신호(X8)에 응답하여 제1 내부데이터의 제4 비트(ID1<4>)를 제1 출력데이터의 제4 비트(DO1<4>)로 출력할 수 있다. 제4 데이터생성회로(미도시)는 제2 모드 시 제1 내부데이터의 제4 비트(ID1<4>) 및 제2 내부데이터의 제4 비트(ID2<4>)의 로직레벨 조합에 따라 제1 출력데이터의 제4 비트(DO1<4>) 및 제2 출력데이터의 제4 비트(DO2<4>)를 생성할 수 있다. 제4 데이터생성회로(미도시)는 제2 모드신호(X16)에 응답하여 제1 내부데이터의 제4 비트(ID1<4>) 및 제2 내부데이터의 제4 비트(ID2<4>)의 로직레벨 조합에 따라 제1 출력데이터의 제4 비트(DO1<4>) 및 제2 출력데이터의 제4 비트(DO2<4>)를 생성할 수 있다.
제5 데이터생성회로(미도시)는 제1 모드 시 제1 내부데이터의 제5 비트(ID1<5>)를 제1 출력데이터의 제5 비트(DO1<5>)로 출력할 수 있다. 제5 데이터생성회로(미도시)는 제1 모드신호(X8)에 응답하여 제1 내부데이터의 제5 비트(ID1<5>)를 제1 출력데이터의 제5 비트(DO1<5>)로 출력할 수 있다. 제5 데이터생성회로(미도시)는 제2 모드 시 제1 내부데이터의 제5 비트(ID1<5>) 및 제2 내부데이터의 제5 비트(ID2<5>)의 로직레벨 조합에 따라 제1 출력데이터의 제5 비트(DO1<5>) 및 제2 출력데이터의 제5 비트(DO2<5>)를 생성할 수 있다. 제5 데이터생성회로(미도시)는 제2 모드신호(X16)에 응답하여 제1 내부데이터의 제5 비트(ID1<5>) 및 제2 내부데이터의 제5 비트(ID2<5>)의 로직레벨 조합에 따라 제1 출력데이터의 제5 비트(DO1<5>) 및 제2 출력데이터의 제5 비트(DO2<5>)를 생성할 수 있다.
제6 데이터생성회로(미도시)는 제1 모드 시 제1 내부데이터의 제6 비트(ID1<6>)를 제1 출력데이터의 제6 비트(DO1<6>)로 출력할 수 있다. 제6 데이터생성회로(미도시)는 제1 모드신호(X8)에 응답하여 제1 내부데이터의 제6 비트(ID1<6>)를 제1 출력데이터의 제6 비트(DO1<6>)로 출력할 수 있다. 제6 데이터생성회로(미도시)는 제2 모드 시 제1 내부데이터의 제6 비트(ID1<6>) 및 제2 내부데이터의 제6 비트(ID2<6>)의 로직레벨 조합에 따라 제1 출력데이터의 제6 비트(DO1<6>) 및 제2 출력데이터의 제6 비트(DO2<6>)를 생성할 수 있다. 제6 데이터생성회로(미도시)는 제2 모드신호(X16)에 응답하여 제1 내부데이터의 제6 비트(ID1<6>) 및 제2 내부데이터의 제6 비트(ID2<6>)의 로직레벨 조합에 따라 제1 출력데이터의 제6 비트(DO1<6>) 및 제2 출력데이터의 제6 비트(DO2<6>)를 생성할 수 있다.
제7 데이터생성회로(미도시)는 제1 모드 시 제1 내부데이터의 제7 비트(ID1<7>)를 제1 출력데이터의 제7 비트(DO1<7>)로 출력할 수 있다. 제7 데이터생성회로(미도시)는 제1 모드신호(X8)에 응답하여 제1 내부데이터의 제7 비트(ID1<7>)를 제1 출력데이터의 제7 비트(DO1<7>)로 출력할 수 있다. 제7 데이터생성회로(미도시)는 제2 모드 시 제1 내부데이터의 제7 비트(ID1<7>) 및 제2 내부데이터의 제7 비트(ID2<7>)의 로직레벨 조합에 따라 제1 출력데이터의 제7 비트(DO1<7>) 및 제2 출력데이터의 제7 비트(DO2<7>)를 생성할 수 있다. 제7 데이터생성회로(미도시)는 제2 모드신호(X16)에 응답하여 제1 내부데이터의 제7 비트(ID1<7>) 및 제2 내부데이터의 제7 비트(ID2<7>)의 로직레벨 조합에 따라 제1 출력데이터의 제7 비트(DO1<7>) 및 제2 출력데이터의 제7 비트(DO2<7>)를 생성할 수 있다.
제8 데이터생성회로(28)는 제1 모드 시 제1 내부데이터의 제8 비트(ID1<8>)를 제1 출력데이터의 제8 비트(DO1<8>)로 출력할 수 있다. 제8 데이터생성회로(28)는 제1 모드신호(X8)에 응답하여 제1 내부데이터의 제8 비트(ID1<8>)를 제1 출력데이터의 제8 비트(DO1<8>)로 출력할 수 있다. 제8 데이터생성회로(28)는 제2 모드 시 제1 내부데이터의 제8 비트(ID1<8>) 및 제2 내부데이터의 제8 비트(ID2<8>)의 로직레벨 조합에 따라 제1 출력데이터의 제8 비트(DO1<8>) 및 제2 출력데이터의 제8 비트(DO2<8>)를 생성할 수 있다. 제8 데이터생성회로(28)는 제2 모드신호(X16)에 응답하여 제1 내부데이터의 제8 비트(ID1<8>) 및 제2 내부데이터의 제8 비트(ID2<8>)의 로직레벨 조합에 따라 제1 출력데이터의 제8 비트(DO1<8>) 및 제2 출력데이터의 제8 비트(DO2<8>)를 생성할 수 있다.
한편, 도 1에 도시된 제2 데이터출력회로(40)는 도 2에 도시된 제1 데이터출력회로(20)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 3을 참고하면, 제1 데이터생성회로(21)는 전류생성회로(210), 전달데이터생성회로(220) 및 출력데이터생성회로(230)를 포함할 수 있다.
전류생성회로(210)는 제1 내부데이터의 제1 비트(ID1<1>)와 기준전압(VREF)을 비교하여 제1 내부전류(I1)를 생성할 수 있다. 전류생성회로(210)는 제1 내부데이터의 제1 비트(ID1<1>)와 제2 내부데이터의 제1 비트(ID2<1>)의 로직레벨 조합에 따라 전류량이 조절되는 제2 내부전류(I2) 및 제3 내부전류(I3)를 생성할 수 있다. 기준전압(VREF)은 데이터의 로직레벨을 감지하기 위한 전압으로 일정한 전압레벨을 갖도록 설정된다.
전달데이터생성회로(220)는 제1 모드 시 제1 내부전류(I1)에 의해 구동되는 내부노드(도 5의 NODE)로부터 제1 전달데이터(TD1)를 생성할 수 있다. 전달데이터생성회로(220)는 제1 모드신호(X8)에 응답하여 제1 내부전류(I1)에 의해 구동되는 내부노드(도 5의 NODE)로부터 제1 전달데이터(TD1)를 생성할 수 있다. 전달데이터생성회로(220)는 제2 모드 시 제2 내부전류(I2) 및 제3 내부전류(I3)에 의해 구동되는 내부노드(도 5의 NODE)로부터 제2 전달데이터(TD2)를 생성할 수 있다. 전달데이터생성회로(220)는 제2 모드신호(X16)에 응답하여 제2 내부전류(I2) 및 제3 내부전류(I3)에 의해 구동되는 내부노드(도 5의 NODE)로부터 제2 전달데이터(TD2)를 생성할 수 있다.
출력데이터생성회로(230)는 제1 모드 시 제1 전달데이터(TD1)와 기준전압(VREF)을 비교하여 제1 출력데이터의 제1 비트(DO1<1>)를 생성할 수 있다. 출력데이터생성회로(230)는 제2 모드 시 제2 전달데이터(TD2)와 상한기준전압(VREFH), 기준전압(VREF) 및 하한기준전압(VREFL)을 비교하여 제1 출력데이터의 제1 비트(DO1<1>) 및 제2 출력데이터의 제1 비트(DO2<1>)를 생성할 수 있다. 상한기준전압(VREFH)은 기준전압(VREF)보다 높은 전압레벨을 갖도록 설정될 수 있다. 하한기준전압(VREFL)은 기준전압(VREF)보다 낮은 전압레벨을 갖도록 설정될 수 있다.
한편, 도 2에 도시된 제2 내지 제8 데이터생성회로(22~28)는 도 3에 도시된 제1 데이터생성회로(21)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 4를 참고하면, 전류생성회로(210)는 제1 내부전류생성회로(211), 제2 내부전류생성회로(212) 및 제3 내부전류생성회로(213)를 포함할 수 있다.
제1 내부전류생성회로(211)는 기준전압(VREF)과 제1 내부데이터의 제1 비트(ID1<1>)를 비교하여 제1 내부전류(I1)를 생성할 수 있다. 제1 내부전류생성회로(211)는 기준전압(VREF)의 레벨보다 제1 내부데이터의 제1 비트(ID1<1>)의 레벨이 낮은 경우 제1 전류량을 갖는 제1 내부전류(I1)를 생성할 수 있다. 제1 전류량(I)은 본 발명의 본 발명의 실시예에 있어서 가장 높은 전류량으로 설정될 수 있다. 제1 내부전류생성회로(211)는 기준전압(VREF)의 레벨보다 제1 내부데이터의 제1 비트(ID1<1>)의 레벨이 높거나 같은 경우 제2 전류량을 갖는 제1 내부전류(I1)를 생성할 수 있다. 제2 전류량(0)은 본 발명의 본 발명의 실시예에 있어서 가장 낮은 전류량으로 설정될 수 있다.
제2 내부전류생성회로(212)는 제1 저항(R1), 제1 비교기(2100) 및 제1 전류량조절회로(2200)를 포함할 수 있다.
제1 저항(R1)은 제1 노드(nd21)와 접지전압(VSS) 사이에 연결될 수 있다. 제1 저항(R1)은 제1 저항값을 갖도록 설정될 수 있다.
제1 비교기(2100)는 기준전압(VREF)과 제1 노드(nd21)의 전압을 비교하여 제1 전압레벨(DRV1)를 생성할 수 있다. 제1 비교기(2100)는 제1 노드(nd21)의 전압이 기준전압(VREF)보다 낮은 전압인 경우 로직로우레벨로 인에이블되는 제1 전압레벨(DRV1)를 생성할 수 있다.
제1 전류량조절회로(2200)는 제1 전압레벨(DRV1)에 응답하여 제1 노드(nd21)를 전원전압(VDD) 레벨로 구동할 수 있다. 제1 전류량조절회로(2200)는 제1 내부데이터의 제1 비트(ID1<1>)의 로직레벨에 따라 전류량이 조절되어 제2 내부전류(I2)를 생성할 수 있다. 제1 전류량조절회로(2200)는 제1 내부데이터의 제1 비트(ID1<1>)의 로직레벨이 로직로우레벨인 경우 제3 전류량을 갖는 제2 내부전류(I2)를 생성할 수 있다. 제3 전류량은 제1 전류량(I)의 I/2배로 설정될 수 있다. 제1 전류량조절회로(2200)는 제1 내부데이터의 제1 비트(ID1<1>)의 로직레벨이 로직하이레벨인 경우 제4 전류량을 갖는 제2 내부전류(I2)를 생성할 수 있다. 제4 전류량은 제1 전류량(I)의 -I/2배로 설정될 수 있다. 제1 전류량(I)의 -I/2배는 제3 전류량과 절대값은 동일하고 방향이 서로 반대를 의미한다.
제3 내부전류생성회로(213)는 제2 저항(R2), 제2 비교기(2300) 및 제2 전류량조절회로(2400)를 포함할 수 있다.
제2 저항(R2)은 제2 노드(nd22)와 접지전압(VSS) 사이에 연결될 수 있다. 제2 저항(R2)은 제2 저항값을 갖도록 설정될 수 있다. 제2 저항(R2)은 제1 저항(R1)보다 2배의 저항값을 갖도록 설정될 수 있다.
제2 비교기(2300)는 기준전압(VREF)과 제2 노드(nd22)의 전압을 비교하여 제2 전압레벨(DRV2)를 생성할 수 있다. 제2 비교기(2300)는 제2 노드(nd22)의 전압이 기준전압(VREF)보다 낮은 전압인 경우 로직로우레벨로 인에이블되는 제2 전압레벨(DRV2)를 생성할 수 있다.
제2 전류량조절회로(2400)는 제2 전압레벨(DRV2)에 응답하여 제2 노드(nd22)를 전원전압(VDD) 레벨로 구동할 수 있다. 제2 전류량조절회로(2400)는 제2 내부데이터의 제1 비트(ID2<1>)의 로직레벨에 따라 전류량이 조절되어 제3 내부전류(I3)를 생성할 수 있다. 제2 전류량조절회로(2400)는 제2 내부데이터의 제1 비트(ID2<1>)의 로직레벨이 로직로우레벨인 경우 제5 전류량을 갖는 제3 내부전류(I3)를 생성할 수 있다. 제5 전류량은 제1 전류량(I)의 I/4배로 설정될 수 있다. 제2 전류량조절회로(2400)는 제2 내부데이터의 제1 비트(ID2<1>)의 로직레벨이 로직하이레벨인 경우 제6 전류량을 갖는 제3 내부전류(I3)를 생성할 수 있다. 제6 전류량은 제1 전류량(I)의 -I/4배로 설정될 수 있다. 제1 전류량(I)의 -I/4배는 제5 전류량과 절대값은 동일하고 방향이 서로 반대를 의미한다.
도 5를 참고하면, 전달데이터생성회로(220)는 제1 스위치회로(221), 제2 스위치회로(222), 제3 스위치회로(223) 및 제3 저항(R3)을 포함할 수 있다.
제1 스위치회로(221)는 제1 모드신호(X8)에 응답하여 제1 내부전류(I1)를 내부노드(NODE)로 출력할 수 있다. 제1 스위치회로(221)는 제1 모드신호(X8)가 로직하이레벨로 인에이블되는 경우 제1 내부전류(I1)의 전류량으로 내부노드(NODE)를 구동할 수 있다. 제1 스위치회로(221)는 제2 모드신호(X16)에 응답하여 제2 내부전류(I2)와 제3 내부전류(I3)의 합을 갖는 전류량을 내부노드(NODE)로 출력할 수 있다. 제1 스위치회로(221)는 제2 모드신호(X16)가 로직하이레벨로 인에이블되는 경우 제2 내부전류(I2)과 제3 내부전류(I3)의 합을 갖는 전류량으로 내부노드(NODE)를 구동할 수 있다.
제2 스위치회로(222)는 제1 모드신호(X8)에 응답하여 내부노드(NODE)의 전압레벨을 갖는 제1 전달데이터(TD1)를 생성할 수 있다. 제2 스위치회로(222)는 제1 모드신호(X8)가 로직하이레벨로 인에이블되는 경우 내부노드(NODE)의 전압레벨을 갖는 제1 전달데이터(TD1)를 생성할 수 있다. 제2 스위치회로(222)는 제2 모드신호(X16)에 응답하여 내부노드(NODE)의 전압레벨을 갖는 제2 전달데이터(TD2)를 생성할 수 있다. 제2 스위치회로(222)는 제2 모드신호(X16)가 로직하이레벨로 인에이블되는 경우 내부노드(NODE)의 전압레벨을 갖는 제2 전달데이터(TD2)를 생성할 수 있다.
제3 스위치회로(223)은 내부노드(NODE)와 노드(nd23)사이에 위치할 수 있다. 제3 스위치회로(223)은 제1 모드신호(X8)에 응답하여 내부노드(NODE)와 노드(nd23)의 연결을 차단할 수 있다. 제3 스위치회로(223)은 제1 모드신호(X8)가 로직하이레벨로 인에이블되는 경우 내부노드(NODE)와 노드(nd23)의 연결을 차단할 수 있다.
제3 저항(R3)은 노드(nd23)와 접지전압(VSS) 사이에 위치할 수 있다.
여기서, 내부노드(NODE)는 제1 모드신호(X8)가 인에이블되는 경우 제1 스위치회로(221)로부터 공급받는 전류량으로 구동될 수 있다. 내부노드(NODE)는 제2 모드신호(X16)가 인에이블되는 경우 제1 스위치회로(221)로부터 공급받는 전류량과 제3 저항(R3)의 저항값의 곱과 같은 제1 전압레벨을 갖도록 설정될 수 있다.
도 6을 참고하면, 출력데이터생성회로(230)는 제1 비교회로(231), 제2 비교회로(232) 및 디코더(233)를 포함할 수 있다.
제1 비교회로(231)는 기준전압(VREF)과 제1 전달데이터(TD1)를 비교하여 제1 출력데이터의 제1 비트(DO1<1>)를 생성할 수 있다. 제1 비교회로(231)는 제1 전달데이터(TD1)의 전압레벨이 기준전압(VREF)보다 낮은 경우 로직하이레벨의 제1 출력데이터의 제1 비트(DO1<1>)를 생성할 수 있다. 제1 비교회로(231)는 제1 전달데이터(TD1)의 전압레벨이 기준전압(VREF)보다 높은 경우 로직로우레벨의 제1 출력데이터의 제1 비트(DO1<1>)를 생성할 수 있다.
제2 비교회로(232)는 상한기준전압(VREFH), 기준전압(VREF) 및 하한기준전압(VREFL)과 제2 전달데이터(TD2)를 비교하여 제1 비교신호(CMP1), 제2 비교신호(CMP2) 및 제3 비교신호(CMP3)를 생성할 수 있다. 제2 비교회로(232)에서 제1 비교신호(CMP1), 제2 비교신호(CMP2) 및 제3 비교신호(CMP3)를 생성하는 동작은 후술하는 도 7 및 도 8을 참고하여 구체적으로 설명하도록 한다.
디코더(233)는 제1 비교신호(CMP1), 제2 비교신호(CMP2) 및 제3 비교신호(CMP3)의 로직레벨 조합에 따라 제1 출력데이터의 제1 비트(DO1<1>) 및 제2 출력데이터의 제1 비트(DO2<1>)를 생성할 수 있다. 디코더(233)에서 제1 출력데이터의 제1 비트(DO1<1>) 및 제2 출력데이터(DO2)의 제1 비트(DO2<1>)를 생성하는 동작은 후술하는 도 8을 참고하여 구체적으로 설명하도록 한다.
도 7 및 도8을 참고하여 제2 비교회로(232)에서 상한기준전압(VREFH), 기준전압(VREF) 및 하한기준전압(VREFL)과 제2 전달데이터(TD2)를 비교하여 제1 비교신호(CMP1), 제2 비교신호(CMP2) 및 제3 비교신호(CMP3)를 생성하는 동작을 설명하면 다음과 같다.
제2 비교회로(232)는 제2 전달데이터(TD2)의 전압레벨이 상한기준전압(VREFH)의 전압레벨보다 초과인 제1 구간인 경우 로직로우레벨(L)의 제1 비교신호(CMP1), 로직로우레벨(L)의 제2 비교신호(CMP2) 및 로직로우레벨(L)의 제3 비교신호(CMP3)를 생성한다.
제2 비교회로(232)는 제2 전달데이터(TD2)의 전압레벨이 기준전압(VREF)의 전압레벨보다 초과인 경우부터 상한기준전압(VREFH)과 동일한 전압레벨을 갖는 제2 구간인 경우 로직하이레벨(H)의 제1 비교신호(CMP1), 로직로우레벨(L)의 제2 비교신호(CMP2) 및 로직로우레벨(L)의 제3 비교신호(CMP3)를 생성한다.
제2 비교회로(232)는 제2 전달데이터(TD2)의 전압레벨이 하한기준전압(VREFL)의 전압레벨보다 초과인 경우부터 기준전압(VREF)과 동일한 전압레벨을 갖는 제3 구간인 경우 로직하이레벨(H)의 제1 비교신호(CMP1), 로직하이레벨(H)의 제2 비교신호(CMP2) 및 로직로우레벨(L)의 제3 비교신호(CMP3)를 생성한다.
제2 비교회로(232)는 제2 전달데이터(TD2)의 전압레벨이 하한기준전압(VREFL)의 전압레벨보다 이하인 제4 구간인 경우 로직하이레벨(H)의 제1 비교신호(CMP1), 로직하이레벨(H)의 제2 비교신호(CMP2) 및 로직하이레벨(H)의 제3 비교신호(CMP3)를 생성한다.
도 8을 참고하여 디코더(233)에서 제1 비교신호(CMP1), 제2 비교신호(CMP2) 및 제3 비교신호(CMP3)의 로직레벨 조합에 따라 제1 출력데이터의 제1 비트(DO1<1>) 및 제2 출력데이터의 제1 비트(DO2<1>)를 생성하는 동작을 설명하면 다음과 같다.
디코더(233)는 제1 비교신호(CMP1)가 로직로우레벨(L)이고, 제2 비교신호(CMP2)가 로직로우레벨(L)이며, 제3 비교신호(CMP3)가 로직로우레벨(L)인 경우 로직로우레벨(L)의 제1 출력데이터의 제1 비트(DO1<1>) 및 로직로우레벨(L)의 제2 출력데이터의 제1 비트(DO2<1>)를 생성한다.
디코더(233)는 제1 비교신호(CMP1)가 로직하이레벨(H)이고, 제2 비교신호(CMP2)가 로직로우레벨(L)이며, 제3 비교신호(CMP3)가 로직로우레벨(L)인 경우 로직로우레벨(L)의 제1 출력데이터의 제1 비트(DO1<1>) 및 로직하이레벨(H)의 제2 출력데이터의 제1 비트(DO2<1>)를 생성한다.
디코더(233)는 제1 비교신호(CMP1)가 로직하이레벨(H)이고, 제2 비교신호(CMP2)가 로직하이레벨(H)이며, 제3 비교신호(CMP3)가 로직로우레벨(L)인 경우 로직하이레벨(H)의 제1 출력데이터의 제1 비트(DO1<1>) 및 로직로우레벨(L)의 제2 출력데이터의 제1 비트(DO2<1>)를 생성한다.
디코더(233)는 제1 비교신호(CMP1)가 로직하이레벨(H)이고, 제2 비교신호(CMP2)가 로직하이레벨(H)이며, 제3 비교신호(CMP3)가 로직하이레벨(H)인 경우 로직하이레벨(H)의 제1 출력데이터의 제1 비트(DO1<1>) 및 로직하이레벨(H)의 제2 출력데이터의 제1 비트(DO2<1>)를 생성한다.
본 발명의 일 실시예에 따른 제1 모드 및 제2 모드의 동작을 설명하되 제1 메모리회로(10) 및 제1 데이터출력회로(20)의 리드동작을 예를 들어 설명하면 다음과 같다.
우선, 제1 모드에서 제1 내부데이터(ID1<1:8>)로부터 제1 출력데이터(DO1<1:8>)를 생성하는 동작을 설명하되, 제1 내부데이터의 제1 비트(ID1<1>)가 로직로우레벨(L)인 경우 제1 출력데이터의 제1 비트(DO1<1>)를 생성하는 동작을 예를 들어 설명하면 다음과 같다.
제1 반도체장치(1)는 제1 모드에 진입하기 위해 로직하이레벨(H)로 인에이블되는 제1 모드신호(X8)를 출력한다.
제1 메모리회로(10)는 로직하이레벨(H)의 제1 모드신호(X8)에 응답하여 제1 버스트길이(BL8)의 제1 내부데이터(ID1<1:8>)를 출력한다.
제1 데이터생성회로(21)의 전류생성회로(210)는 로직로우레벨(L)의 제1 내부데이터의 제1 비트(ID1<1>)에 의해 제1 전류량(I)을 갖는 제1 내부전류(I1)를 생성한다.
제1 데이터생성회로(21)의 전달데이터생성회로(220)는 로직하이레벨(H)의 제1 모드신호(X8)에 응답하여 제1 내부전류(I1)의 제1 전류량에 의해 구동되는 제1 전달데이터(TD1)를 생성한다. 이때, 제1 전달데이터(TD1)의 전압레벨은 로직하이레벨(H)로 구동된다.
출력데이터생성회로(230)는 제1 전달데이터(TD)와 기준전압(VREF)을 비교하여 로직로우레벨(L)을 갖는 제1 출력데이터의 제1 비트(DO1<1>)를 생성한다.
한편, 제1 내부데이터의 제2 내지 제8 비트(ID1<2:8>)로부터 제1 출력데이터의 제2 내지 제8 비트(DO1<2:8>)를 생성하는 동작은 앞서 설명한 제1 출력데이터의 제1 비트(DO1<1>)를 생성하는 동작과 동일하므로 구체적인 설명은 생략한다.
제1 출력데이터(DO1<1:8>)는 제1 입출력라인(IO1)을 통해 제1 반도체장치(1)로 출력된다.
다음으로, 제2 모드에서 제1 내부데이터(ID1<1:8>) 및 제2 내부데이터(ID2<1:8>)로부터 제1 출력데이터(DO1<1:8>) 및 제2 출력데이터(DO2<1:8>)를 생성하는 동작을 설명하되, 제1 내부데이터의 제1 비트(ID1<1>)가 로직로우레벨(L)이고 제2 내부데이터의 제1 비트(ID2<1>)가 로직하이레벨(H)인 경우 제1 출력데이터의 제1 비트(DO1<1>) 및 제2 출력데이터의 제1 비트(DO2<1>)를 생성하는 동작을 예를 들어 설명하면 다음과 같다.
제1 반도체장치(1)는 제2 모드에 진입하기 위해 로직하이레벨(H)로 인에이블되는 제2 모드신호(X16)를 출력한다.
제1 메모리회로(10)는 로직하이레벨(H)의 제2 모드신호(X16)에 응답하여 제2 버스트길이(BL16)의 제1 내부데이터(ID1<1:8>) 및 제2 내부데이터(ID2<1:8>)를 출력한다.
제1 데이터생성회로(21)의 전류생성회로(210)는 로직로우레벨(L)의 제1 내부데이터의 제1 비트(ID1<1>)에 의해 I/2의 전류량을 갖는 제2 내부전류(I2)를 생성한다. 제1 데이터출력회로(21)의 전류생성회로(210)는 로직하이레벨(H)의 제2 내부데이터의 제1 비트(ID2<1>)에 의해 -I/4의 전류량을 갖는 제3 내부전류(I3)를 생성한다.
제1 데이터생성회로(21)의 전달데이터생성회로(220)는 로직하이레벨(H)의 제2 모드신호(X16)에 응답하여 제2 내부전류(I2) 및 제3 내부전류(I3)이 합인 I/4의 전류량에 의해 구동되는 제2 전달데이터(TD2)를 생성한다. 이때, 제2 전달데이터(TD2)의 전압레벨은 제2 구간에 속하는 레벨로 생성된다.
출력데이터생성회로(230)는 제2 전달데이터(TD2)와 상한기준전압(VREFH), 기준전압(VREF) 및 하한기준전압(VREFL)을 비교하여 로직하이레벨(H)의 제1 비교신호(CMP1), 로직로우레벨(L)의 제2 비교신호(CMP2) 및 로직로우레벨(L)의 제3 비교신호(CMP3)를 생성한다. 출력데이터생성회로(230)는 제1 비교신호(CMP1)가 로직하이레벨(H)이고, 제2 비교신호(CMP2)가 로직로우레벨(L)이며, 제3 비교신호(CMP3)가 로직로우레벨(L)이므로 로직로우레벨(L)의 제1 출력데이터의 제1 비트(DO1<1>) 및 로직하이레벨(H)의 제2 출력데이터의 제1 비트(DO2<1>)를 생성한다.
한편, 제1 내부데이터의 제2 내지 제8 비트(ID1<2:8>)와 제2 내부데이터의 제2 내지 제8 비트(ID2<2:8>)로부터 제1 출력데이터의 제2 내지 제8 비트(DO1<2:8>)와 제2 출력데이터의 제2 내지 제8 비트(DO2<2:8>)를 생성하는 동작은 앞서 설명한 제1 출력데이터의 제1 비트(DO1<1>)와 제2 출력데이터의 제1 비트DMO2<1>)를 생성하는 동작과 동일하므로 구체적인 설명은 생략한다.
제1 출력데이터(DO1<1:8>)는 제1 입출력라인(IO1)을 통해 제1 반도체장치(1)로 출력되고, 제2 출력데이터(DO2<1:8>)는 제2 입출력라인(IO2)을 통해 제1 반도체장치(1)로 출력된다.
이와 같은 본 발명의 일 실시예에 따른 반도체시스템은 버스트길이가 상이한 제1 모드 및 제2 모드에서 입출력라인을 공유하여 데이터를 출력함으로써 버스트길이의 증가에도 입출력라인을 추가 구비하기 위한 면적을 감소할 수 있다.
앞서, 도 1 내지 도 8에서 살펴본 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 9를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다. 도 9에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 제1 반도체장치 2. 제2 반도체장치
10. 제1 메모리회로 20. 제1 데이터출력회로
30. 제2 메모리회로 40. 제2 데이터출력회로
21 ~ 28. 제1 내지 제8 데이터생성회로
210. 전류생성회로 211. 제1 내부전류생성회로
212. 제2 내부전류생성회로 213. 제3 내부전류생성회로
220. 전달데이터생성회로 221. 제1 스위치회로
222. 제2 스위치회로 230. 출력데이터생성회로
231. 제1 비교회로 232. 제2 비교회로
233. 디코더

Claims (25)

  1. 제1 모드 시 제1 버스트길이의 제1 내부데이터를 출력하고, 제2 모드 시 제2 버스트길이의 상기 제1 내부데이터 및 제2 내부데이터를 출력하는 메모리회로; 및
    상기 제1 모드 시 상기 제1 내부데이터를 제1 입출력라인을 통해 제1 출력데이터로 출력하고, 상기 제2 모드 시 상기 제1 내부데이터를 상기 제1 입출력라인을 통해 상기 제1 출력데이터로 출력하며, 상기 제2 내부데이터를 제2 입출력라인을 통해 제2 출력데이터로 출력하는 데이터출력회로를 포함하되, 상기 제2 모드 시 상기 제1 내부데이터 및 상기 제2 내부데이터의 로직레벨 조합에 따라 내부전류를 조절하여 상기 제1 출력데이터 및 상기 제2 출력데이터를 생성하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제2 버스트길이는 상기 제1 버스트길이의 2배의 버스트길이로 설정되는 반도체장치.
  3. 제 1 항에 있어서, 상기 내부전류는 제1 내부전류, 제2 내부전류 및 제3 내부전류를 포함하고,
    상기 데이터출력회로는
    상기 제1 내부데이터와 기준전압을 비교하여 상기 제1 내부전류를 생성하고, 상기 제1 내부데이터와 상기 제2 내부데이터의 로직레벨 조합에 따라 상기 제2 내부전류 및 상기 제3 내부전류를 생성하는 전류생성회로;
    제1 모드신호에 응답하여 상기 제1 내부전류에 의해 구동되는 내부노드로부터 제1 전달데이터를 생성하고, 제2 모드신호에 응답하여 상기 제2 내부전류 및 상기 제3 내부전류에 의해 구동되는 상기 내부노드로부터 제2 전달데이터를 생성하는 전달데이터생성회로; 및
    상기 제1 전달데이터와 상기 기준전압을 비교하여 상기 제1 출력데이터를 생성하고, 상기 제2 전달데이터와 상기 기준전압, 상한기준전압 및 하한기준전압을 비교하여 상기 제1 출력데이터 및 상기 제2 출력데이터를 생성하는 출력데이터생성회로를 포함하는 반도체장치.
  4. 제 3 항에 있어서, 상기 전류생성회로는
    상기 기준전압과 상기 제1 내부데이터를 비교하여 상기 제1 내부전류를 생성하는 제1 내부전류생성회로;
    상기 기준전압과 상기 제1 내부데이터를 비교하여 상기 제2 내부전류를 생성하되, 상기 제2 내부전류는 제1 내부데이터의 로직레벨에 따라 전류량이 조절되는 제2 내부전류생성회로; 및
    상기 기준전압과 상기 제2 내부데이터를 비교하여 상기 제3 내부전류를 생성하되, 상기 제3 내부전류는 제2 내부데이터의 로직레벨에 따라 전류량이 조절되는 제3 내부전류생성회로를 포함하는 반도체장치.
  5. 제 4 항에 있어서, 상기 제2 내부전류생성회로는
    제1 노드와 접지전압 사이에 연결되는 제1 저항;
    상기 제1 노드의 전압과 상기 기준전압을 비교하여 제1 전압레벨를 생성하는 제1 비교기; 및
    상기 제1 전압레벨에 응답하여 상기 제1 노드를 구동하고, 상기 제1 내부데이터의 로직레벨에 따라 전류량이 조절되어 상기 제2 내부전류를 생성하는 제1 전류량조절회로를 포함하는 반도체장치.
  6. 제 4 항에 있어서, 상기 제3 내부전류생성회로는
    제2 노드와 접지전압 사이에 연결되는 제2 저항;
    상기 제2 노드의 전압과 상기 기준전압을 비교하여 제2 전압레벨를 생성하는 제2 비교기; 및
    상기 제2 전압레벨에 응답하여 상기 제2 노드를 구동하고, 상기 제2 내부데이터의 로직레벨에 따라 전류량이 조절되어 상기 제3 내부전류를 생성하는 제2 전류량조절회로를 포함하는 반도체장치.
  7. 제 3 항에 있어서, 상기 전달데이터생성회로는
    상기 제1 모드신호에 응답하여 상기 제1 내부전류의 전류량으로 상기 내부노드를 구동하고, 상기 제2 모드신호에 응답하여 상기 제2 내부전류의 전류량과 상기 제3 내부전류의 전류량으로 상기 내부노드를 구동하는 제1 스위치회로;
    상기 제1 모드신호에 응답하여 상기 내부노드의 전압레벨을 갖는 상기 제1 전달데이터를 생성하고, 상기 제2 모드신호에 응답하여 상기 내부노드의 전압레벨을 갖는 상기 제2 전달데이터를 생성하는 제2 스위치회로;
    상기 제1 모드신호에 응답하여 상기 내부노드와 제1 노드의 연결을 차단하는 제3 스위치회로; 및
    상기 제1 노드와 접지전압 사이에 연결되는 제3 저항을 포함하는 반도체장치.
  8. 제 3 항에 있어서, 상기 출력데이터생성회로는
    상기 제1 전달데이터와 상기 기준전압을 비교하여 상기 제1 출력데이터를 생성하는 제1 비교회로;
    상기 제2 전달데이터와 상기 기준전압, 상기 상한기준전압 및 상기 하한기준전압을 비교하여 제1 비교신호, 제2 비교신호 및 제3 비교신호를 생성하는 제2 비교회로; 및
    상기 제1 비교신호, 상기 제2 비교신호 및 상기 제3 비교신호의 로직레벨 조합에 따라 상기 제1 출력데이터 및 상기 제2 출력데이터를 생성하는 디코더를 포함하는 반도체장치.
  9. 제1 모드신호 및 제2 모드신호를 출력하고, 제1 입출력라인 및 제2 입출력라인에 실린 데이터를 수신하는 제1 반도체장치; 및
    상기 제1 모드신호에 응답하여 제1 내부데이터를 제1 입출력라인을 통해 상기 제1 출력데이터로 출력하고, 상기 제2 모드신호에 응답하여 상기 제1 내부데이터를 상기 제1 입출력라인을 통해 상기 제1 출력데이터로 출력하며, 제2 내부데이터를 제2 입출력라인을 통해 상기 제2 출력데이터로 출력하는 제2 반도체장치를 포함하되, 상기 제2 모드신호가 인에이블되는 경우 상기 제1 내부데이터 및 상기 제2 내부데이터의 로직레벨 조합에 따라 내부전류를 조절하여 상기 제1 출력데이터 및 상기 제2 출력데이터를 생성하는 반도체시스템.
  10. 제 9 항에 있어서, 상기 제1 출력데이터는 상기 제1 입출력라인을 통해 상기 제1 반도체장치로 출력되고, 상기 제2 출력데이터는 상기 제2 입출력라인을 통해 상기 제1 반도체장치로 출력되는 반도체시스템.
  11. 제 9 항에 있어서, 상기 제1 모드신호는 제1 버스트길이로 상기 제1 출력데이터를 출력하는 제1 모드 시 인에이블되는 신호이고, 상기 제2 모드신호는 제2 버스트길이로 상기 제1 출력데이터 및 상기 제2 출력데이터를 출력하는 제2 모드 시 인에이블되는 신호인 반도체시스템.
  12. 제 11 항에 있어서, 상기 제2 버스트길이는 상기 제1 버스트길이의 2배의 버스트길이로 설정되는 반도체시스템.
  13. 제 9 항에 있어서, 상기 제2 반도체장치는
    상기 제1 모드신호에 응답하여 상기 제1 내부데이터를 출력하고, 상기 제2 모드신호에 응답하여 상기 제1 내부데이터 및 상기 제2 내부데이터를 출력하는 제1 메모리회로; 및
    상기 제1 모드신호에 응답하여 상기 제1 내부데이터를 상기 제1 출력데이터로 출력하고, 상기 제2 모드신호에 응답하여 상기 제1 내부데이터를 상기 제1 출력데이터로 출력하며, 상기 제2 내부데이터를 상기 제2 출력데이터로 출력하는 제1 데이터출력회로를 포함하하는 반도체시스템.
  14. 제 13 항에 있어서, 상기 제1 데이터출력회로는 상기 제2 모드신호에 응답하여 상기 제1 내부데이터 및 상기 제2 내부데이터의 로직레벨 조합에 따라 내부전류을 조절하여 상기 제1 출력데이터 및 상기 제2 출력데이터를 출력하는 반도체시템.
  15. 제 13 항에 있어서, 상기 내부전류는 제1 내부전류, 제2 내부전류 및 제3 내부전류를 포함하고,
    상기 제1 데이터출력회로는
    상기 제1 내부데이터와 기준전압을 비교하여 상기 제1 내부전류를 생성하고, 상기 제1 내부데이터와 상기 제2 내부데이터의 로직레벨 조합에 따라 상기 제2 내부전류 및 상기 제3 내부전류를 생성하는 제1 전류생성회로;
    상기 제1 모드신호에 응답하여 상기 제1 내부전류에 의해 구동되는 내부노드로부터 제1 전달데이터를 생성하고, 제2 모드신호에 응답하여 상기 제2 내부전류 및 상기 제3 내부전류에 의해 구동되는 상기 내부노드로부터 제2 전달데이터를 생성하는 제1 전달데이터생성회로; 및
    상기 제1 전달데이터와 상기 기준전압을 비교하여 상기 제1 출력데이터를 생성하고, 상기 제2 전달데이터와 상기 기준전압, 상한기준전압 및 하한기준전압을 비교하여 상기 제1 출력데이터 및 상기 제2 출력데이터를 생성하는 제1 출력데이터생성회로를 포함하는 반도체시스템.
  16. 제 15 항에 있어서, 상기 제1 전류생성회로는
    상기 기준전압과 상기 제1 내부데이터를 비교하여 상기 제1 내부전류를 생성하는 제1 내부전류생성회로;
    상기 기준전압과 상기 제1 내부데이터를 비교하여 상기 제2 내부전류를 생성하되, 상기 제2 내부전류는 상기 제1 내부데이터의 로직레벨에 따라 전류량이 조절되는 제2 내부전류생성회로; 및
    상기 기준전압과 상기 제2 내부데이터를 비교하여 상기 제3 내부전류를 생성하되, 상기 제3 내부전류는 상기 제2 내부데이터의 로직레벨에 따라 전류량이 조절되는 제3 내부전류생성회로를 포함하는 반도체시스템.
  17. 제 15 항에 있어서, 상기 제1 전달데이터생성회로는
    상기 제1 모드신호에 응답하여 상기 제1 내부전류의 전류량으로 상기 내부노드를 구동하고, 상기 제2 모드신호에 응답하여 상기 제2 내부전류의 전류량과 상기 제3 내부전류의 전류량으로 상기 내부노드를 구동하는 제1 스위치회로;
    상기 제1 모드신호에 응답하여 상기 내부노드의 전압레벨을 갖는 상기 제1 전달데이터를 생성하고, 상기 제2 모드신호에 응답하여 상기 내부노드의 전압레벨을 갖는 상기 제2 전달데이터를 생성하는 제2 스위치회로;
    상기 제1 모드신호에 응답하여 상기 내부노드와 제1 노드의 연결을 차단하는 제3 스위치회로; 및
    상기 제1 노드와 접지전압 사이에 연결되는 제1 저항을 포함하는 반도체장치.
  18. 제 15 항에 있어서, 상기 제1 출력데이터생성회로는
    상기 제1 전달데이터와 상기 기준전압을 비교하여 상기 제1 출력데이터를 생성하는 제1 비교회로;
    상기 제2 전달데이터와 상기 기준전압, 상기 상한기준전압 및 상기 하한기준전압을 비교하여 제1 비교신호, 제2 비교신호 및 제3 비교신호를 생성하는 제2 비교회로; 및
    상기 제1 비교신호, 상기 제2 비교신호 및 상기 제3 비교신호의 로직레벨 조합에 따라 상기 제1 출력데이터 및 상기 제2 출력데이터를 생성하는 디코더를 포함하는 반도체시스템.
  19. 제 13 항에 있어서, 상기 제2 반도체장치는
    상기 제1 모드신호에 응답하여 제3 내부데이터를 출력하고, 상기 제2 모드신호에 응답하여 상기 제3 내부데이터 및 제4 내부데이터를 출력하는 제2 메모리회로; 및
    상기 제1 모드신호에 응답하여 상기 제3 내부데이터를 제3 출력데이터로 출력하고, 상기 제2 모드신호에 응답하여 상기 제3 내부데이터를 상기 제3 출력데이터로 출력하며, 상기 제4 내부데이터를 제4 출력데이터로 출력하는 제2 데이터출력회로를 더 포함하하는 반도체시스템.
  20. 제 19 항에 있어서, 상기 제3 출력데이터는 상기 제1 입출력라인을 통해 상기 제1 반도체장치로 출력되고, 상기 제4 출력데이터는 상기 제2 입출력라인을 통해 상기 제1 반도체장치로 출력되는 반도체시스템.
  21. 제 19 항에 있어서, 상기 제2 데이터출력회로는 상기 제2 모드신호에 응답하여 상기 제3 내부데이터 및 상기 제4 내부데이터의 로직레벨 조합에 따라 상기 내부전류를 조절하여 상기 제3 출력데이터 및 상기 제4 출력데이터를 출력하는 반도체시템.
  22. 제 19 항에 있어서, 상기 내부전류는 제4 내부전류, 제5 내부전류 및 제6 내부전류를 포함하고,
    상기 제2 데이터출력회로는
    상기 제3 내부데이터와 기준전압을 비교하여 상기 제4 내부전류를 생성하고, 상기 제3 내부데이터와 상기 제4 내부데이터의 로직레벨 조합에 따라 상기 제5 내부전류 및 상기 제6 내부전류를 생성하는 제2 전류생성회로;
    상기 제1 모드신호에 응답하여 상기 제4 내부전류에 의해 구동되는 내부노드로부터 제3 전달데이터를 생성하고, 상기 제2 모드신호에 응답하여 상기 제5 내부전류 및 상기 제6 내부전류에 의해 구동되는 상기 내부노드로부터 제4 전달데이터를 생성하는 제2 전달데이터생성회로; 및
    상기 제3 전달데이터와 상기 기준전압을 비교하여 상기 제3 출력데이터를 생성하고, 상기 제4 전달데이터와 상기 기준전압, 상한기준전압 및 하한기준전압을 비교하여 상기 제3 출력데이터 및 상기 제4 출력데이터를 생성하는 제2 출력데이터생성회로를 포함하는 반도체시스템.
  23. 제 22 항에 있어서, 상기 제2 전류생성회로는
    상기 기준전압과 상기 제3 내부데이터를 비교하여 상기 제4 내부전류를 생성하는 제4 내부전류생성회로;
    상기 기준전압과 상기 제3 내부데이터를 비교하여 상기 제5 내부전류를 생성하되, 상기 제5 내부전류는 상기 제3 내부데이터의 로직레벨에 따라 전류량이 조절되는 제5 내부전류생성회로; 및
    상기 기준전압과 상기 제4 내부데이터를 비교하여 상기 제6 내부전류를 생성하되, 상기 제6 내부전류는 상기 제4 내부데이터의 로직레벨에 따라 전류량이 조절되는 제6 내부전류생성회로를 포함하는 반도체시스템.
  24. 제 22 항에 있어서, 상기 제2 전달데이터생성회로는
    상기 제1 모드신호에 응답하여 상기 제4 내부전류의 전류량으로 상기 내부노드를 구동하고, 상기 제2 모드신호에 응답하여 상기 제5 내부전류의 전류량과 상기 제6 내부전류의 전류량으로 상기 내부노드를 구동하는 제4 스위치회로;
    상기 제1 모드신호에 응답하여 상기 내부노드의 전압레벨을 갖는 상기 제3 전달데이터를 생성하고, 상기 제2 모드신호에 응답하여 상기 내부노드의 전압레벨을 갖는 상기 제4 전달데이터를 생성하는 제5 스위치회로;
    상기 제1 모드신호에 응답하여 상기 내부노드와 제2 노드의 연결을 차단하는 제6 스위치회로; 및
    상기 제2 노드와 접지전압 사이에 연결되는 제2 저항을 포함하는 반도체시스템.
  25. 제 22 항에 있어서, 상기 제2 출력데이터생성회로는
    상기 제3 전달데이터와 상기 기준전압을 비교하여 상기 제3 출력데이터를 생성하는 제3 비교회로;
    상기 제4 전달데이터와 상기 기준전압, 상기 상한기준전압 및 상기 하한기준전압을 비교하여 제4 비교신호, 제5 비교신호 및 제6 비교신호를 생성하는 제4 비교회로; 및
    상기 제4 비교신호, 상기 제5 비교신호 및 상기 제6 비교신호의 로직레벨 조합에 따라 상기 제3 출력데이터 및 상기 제4 출력데이터를 생성하는 제2 디코더를 포함하는 반도체시스템.
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