CN110211616B - 半导体器件和包括半导体器件的半导体系统 - Google Patents

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CN110211616B CN201811083075.5A CN201811083075A CN110211616B CN 110211616 B CN110211616 B CN 110211616B CN 201811083075 A CN201811083075 A CN 201811083075A CN 110211616 B CN110211616 B CN 110211616B
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Abstract

本发明提供一种半导体器件和包括其的半导体系统。半导体器件包括存储器电路和数据输出电路。存储器电路在第一模式中输出具有第一突发长度的第一内部数据，以及在第二模式中输出第一内部数据和第二内部数据。第一内部数据和第二内部数据之和具有第二突发长度。数据输出电路在第一模式中经由第一输入/输出I/O线输出第一内部数据作为第一输出数据。数据输出电路在第二模式中经由第一I/O线输出第一内部数据作为第一输出数据以及经由第二I/O线输出第二内部数据作为第二输出数据。在第二模式中，数据输出电路根据第一内部数据和第二内部数据的逻辑电平组合来控制内部电流以产生第一输出数据和第二输出数据。

Description

半导体器件和包括半导体器件的半导体系统
相关申请的交叉引用
本申请要求2018年2月28日提交的申请号为10-2018-0024195的韩国申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例总体而言涉及半导体器件和半导体系统，更具体地，涉及有关于经由在具有不同突发长度(burst length)的第一模式和第二模式中共享的输入/输出(I/O)线来输出数据的半导体器件。
背景技术
近来已经对半导体器件进行了持续的开发以工作于高速度。因此，半导体器件已经被设计成同步于外部时钟信号来接收和输出数据。突发操作(burst operation)对应于用于同步于外部时钟信号而接收和输出数据的典型操作。根据突发操作，如果突发长度由模式寄存器组(MRS)设定，则半导体器件可以响应于单个写入命令或单个读取命令而连续地接收或输出与突发长度相对应的多个数据。
针对突发操作而设定的突发长度(BL)可以具有诸如四、八和十六的各种值中的任意一种。如果突发长度(BL)被设定成八(即，BL＝8)，则“8”比特位的数据可以通过单个写入命令或单个读取命令连续地(或同时地)输入给半导体器件或从半导体器件输出。此外，半导体器件可以控制用于改变突发长度的模式以工作于具有为四的突发长度的“×4”模式、具有为八的突发长度的“×8”模式、或具有为十六的突发长度的“×16”模式。突发长度可以与半导体器件的比特位组织(bit organization)相关。
发明内容
根据一个实施例，一种半导体器件可以包括存储器电路和数据输出电路。存储器电路可以被配置成在第一模式中输出具有第一突发长度的第一内部数据，以及在第二模式中输出所述第一内部数据和第二内部数据。所述第一内部数据和所述第二内部数据之和具有第二突发长度。数据输出电路可以被配置成在所述第一模式中经由第一输入/输出(I/O)线来输出所述第一内部数据作为第一输出数据。此外，所述数据输出电路可以被配置成在所述第二模式中经由所述第一I/O线输出所述第一内部数据作为所述第一输出数据以及经由第二I/O线输出所述第二内部数据作为第二输出数据。在所述第二模式中，所述数据输出电路可以被配置成根据所述第一内部数据和所述第二内部数据的逻辑电平组合来控制内部电流以产生所述第一输出数据和所述第二输出数据。
根据一个实施例，一种半导体系统可以包括第一半导体器件和第二半导体器件。所述第一半导体器件可以被配置成输出第一模式信号和第二模式信号，以及接收加载到第一输入/输出(I/O)线和第二I/O线上的数据。所述第二半导体器件可以被配置成基于所述第一模式信号而经由所述第一I/O线来输出第一内部数据作为第一输出数据。此外，所述第二半导体器件可以被配置成基于所述第二模式信号而经由所述第一I/O线来输出所述第一内部数据作为所述第一输出数据以及经由所述第二I/O线来输出第二内部数据作为第二输出数据。如果所述第二模式信号被使能，则所述第二半导体器件可以被配置成根据所述第一内部数据和所述第二内部数据的逻辑电平组合来控制内部电流以产生所述第一输出数据和所述第二输出数据。
附图说明
图1是图示根据本公开的一个实施例的半导体系统的配置的框图。
图2是图示图1中所示的半导体系统的第二半导体器件中包括的第一数据输出电路的配置的框图。
图3是图示图2的第一数据输出电路中包括的第一数据发生电路的配置的框图。
图4是图示图3的第一数据发生电路中包括的电流发生电路的配置的电路图。
图5是图示图3的第一数据发生电路中包括的传输数据发生电路的配置的电路图。
图6是图示图3的第一数据发生电路中包括的输出数据发生电路的配置的示意图。
图7和图8是图示根据本公开的一个实施例的半导体系统的操作的示图和表格。
图9是图示采用参照图1至图8描述的半导体系统的电子系统的配置的框图。
具体实施方式
在下文中将参照附图来描述本公开的各个实施例。然而，本文中描述的实施例仅用于说明的目的，而非意图限制本公开的范围。
参见图1，根据一个实施例的半导体系统可以包括第一半导体器件1和第二半导体器件2。
第一半导体器件1可以输出第一模式信号“×8”和第二模式信号“×16”。第一半导体器件1可以接收加载到第一输入/输出(I/O)线IO1和第二输入/输出(I/O)线IO2上的数据。第一半导体器件1可以接收加载到第一I/O线IO1上的第一输出数据DO1<1:8>和第三输出数据DO3<1:8>。第一半导体器件1可以接收加载到第二I/O线上的第二输出数据DO2<1:8>和第四输出数据DO4<1:8>。第一模式信号“×8”可以被使能以激活第一模式，所述第一模式具有对应于在读取操作期间的时间从第二半导体器件2输出的数据的数量的、为八的突发长度。第二模式信号“×16”可以被使能以激活第二模式，所述第二模式具有对应于在读取操作期间的时间从第二半导体器件2输出的数据的数量的、为十六的突发长度。第一模式信号“×8”的突发长度和第二模式信号“×16”的突发长度可以根据实施例而设置得不同。第一半导体器件1可以为控制第二半导体器件2的操作的控制器或测试装置。
第二半导体器件2可以包括第一存储器电路10、第一数据输出电路20、第二存储器电路30和第二数据输出电路40。
在第一模式中，第一存储器电路10可以输出具有第一突发长度(BL8)的第一内部数据ID1<1:8>。第一存储器电路10可以响应于第一模式信号“×8”而输出具有第一突发长度(BL8)的第一内部数据ID1<1:8>。在第二模式中，第一存储器电路10可以输出第一内部数据ID1<1:8>和第二内部数据ID2<1:8>，第一内部数据ID1<1:8>和第二内部数据ID2<1:8>之和具有第二突发长度(BL16)。第一存储器电路10可以响应于第二模式信号“×16”而输出第一内部数据ID1<1:8>和第二内部数据ID2<1:8>，第一内部数据ID1<1:8>和第二内部数据ID2<1:8>之和具有第二突发长度(BL16)。第一存储器电路10可以使用将数据储存在其中和输出储存的数据的一般存储器电路来实施。第一内部数据ID1<1:8>和第二内部数据ID2<1:8>可以经由与第二半导体器件2中包括的内部I/O线相对应的全局线来输出。
在第一模式中，第一数据输出电路20可以输出第一内部数据ID1<1:8>作为第一输出数据DO1<1:8>。第一数据输出电路20可以响应于第一模式信号“×8”而输出第一内部数据ID1<1:8>作为第一输出数据DO1<1:8>。在第二模式中，第一数据输出电路20可以输出第一内部数据ID1<1:8>作为第一输出数据DO1<1:8>以及可以输出第二内部数据ID2<1:8>作为第二输出数据DO2<1:8>。第一数据输出电路20可以响应于第二模式信号“×16”而输出第一内部数据ID1<1:8>作为第一输出数据DO1<1:8>，以及可以输出第二内部数据ID2<1:8>作为第二输出数据DO2<1:8>。第一输出数据DO1<1:8>可以经由第一I/O线IO1传输给第一半导体器件1。第二输出数据DO2<1:8>可以经由第二I/O线IO2传输给第一半导体器件1。
在第一模式中，第二存储器电路30可以输出具有第一突发长度(BL8)的第三内部数据ID3<1:8>。第二存储器电路30可以响应于第一模式信号“×8”而输出具有第一突发长度(BL8)的第三内部数据ID3<1:8>。在第二模式中，第二存储器电路30可以输出第三内部数据ID3<1:8>和第四内部数据ID4<1:8>，第三内部数据ID3<1:8>和第四内部数据ID4<1:8>之和具有第二突发长度(BL16)。第二存储器电路30可以响应于第二模式信号“×16”而输出第三内部数据ID3<1:8>和第四内部数据ID4<1:8>，第三内部数据ID3<1:8>和第四内部数据ID4<1:8>之和具有第二突发长度(BL16)。第二存储器电路30可以使用将数据储存在其中和输出储存的数据的一般存储器电路来实施。第三内部数据ID3<1:8>和第四内部数据ID4<1:8>可以经由与第二半导体器件2中包括的内部I/O线相对应的全局线来输出。
在第一模式中，第二数据输出电路40可以输出第三内部数据ID3<1:8>作为第三输出数据DO3<1:8>。第二数据输出电路40可以响应于第一模式信号“×8”而输出第三内部数据ID3<1:8>作为第三输出数据DO3<1:8>。在第二模式中，第二数据输出电路40可以输出第三内部数据ID3<1:8>作为第三输出数据DO3<1:8>，以及可以输出第四内部数据ID4<1:8>作为第四输出数据DO4<1:8>。第二数据输出电路40可以响应于第二模式信号“×16”而输出第三内部数据ID3<1:8>作为第三输出数据DO3<1:8>，以及可以输出第四内部数据ID4<1:8>作为第四输出数据DO4<1:8>。第三输出数据DO3<1:8>可以经由第一I/O线IO1传输给第一半导体器件1。第四输出数据DO4<1:8>可以经由第二I/O线IO2传输给第一半导体器件1。第一输出数据DO1<1:8>和第三输出数据DO3<1:8>可以分别在两个不同的时刻经由第一I/O线IO1传输给第一半导体器件1。第二输出数据DO2<1:8>和第四输出数据DO4<1:8>可以分别在两个不同的时刻经由第二I/O线IO2传输给第一半导体器件1。
如上所述，在第一模式中，第二半导体器件2可以经由第一I/O线IO1输出第一内部数据ID1<1:8>作为第一输出数据DO1<1:8>。在第一模式中，第二半导体器件2可以经由第一I/O线IO1输出第三内部数据ID3<1:8>作为第三输出数据DO3<1:8>。在第二模式中，第二半导体器件2可以经由第一I/O线IO1输出第一内部数据ID1<1:8>作为第一输出数据DO1<1:8>，以及可以经由第二I/O线IO2输出第二内部数据ID2<1:8>作为第二输出数据DO2<1:8>。在第二模式中，第二半导体器件2可以根据第一内部数据ID1<1:8>和第二内部数据ID2<1:8>的逻辑电平组合来控制内部电流。第二半导体器件2可以根据受控的内部电流来产生第一输出数据DO1<1:8>和第二输出数据DO2<1:8>。第二半导体器件2可以将第一输出数据DO1<1:8>和第二输出数据DO2<1:8>输出给第一半导体器件1。在第二模式中，第二半导体器件2可以经由第一I/O线IO1输出第三内部数据ID3<1:8>作为第三输出数据DO3<1:8>，以及可以经由第二I/O线IO2输出第四内部数据ID4<1:8>作为第四输出数据DO4<1:8>。在第二模式中，第二半导体器件2可以根据第三内部数据ID3<1:8>和第四内部数据ID4<1:8>的逻辑电平组合来控制内部电流。第二半导体器件2可以根据受控的内部电流来产生第三输出数据DO3<1:8>和第四输出数据DO4<1:8>。第二半导体器件2可以将第三输出数据DO3<1:8>和第四输出数据DO4<1:8>输出给第一半导体器件1。
第二半导体器件2可以使用由第一半导体器件1控制的易失性存储器件或非易失性存储器件来实现以执行写入操作和读取操作。
参见图2，第一数据输出电路20可以包括第一数据发生电路至第八数据发生电路21、22、…和28。
在第一模式中，第一数据发生电路21可以输出第一内部数据ID1<1:8>的第一比特位数据ID1<1>作为第一输出数据DO1<1:8>的第一比特位数据DO1<1>。第一数据发生电路21可以响应于第一模式信号“×8”而输出第一内部数据ID1<1:8>的第一比特位数据ID1<1>作为第一输出数据DO1<1:8>的第一比特位数据DO1<1>。在第二模式中，第一数据发生电路21可以根据第一内部数据ID1<1:8>的第一比特位数据ID1<1>和第二内部数据ID2<1:8>的第一比特位数据ID2<1>的逻辑电平组合来产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>和第二输出数据DO2<1:8>的第一比特位数据DO2<1>。第一数据发生电路21可以响应于第二模式信号“×16”而根据第一内部数据ID1<1:8>的第一比特位数据ID1<1>和第二内部数据ID2<1:8>的第一比特位数据ID2<1>的逻辑电平组合来产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>和第二输出数据DO2<1:8>的第一比特位数据DO2<1>。
在第一模式中，第二数据发生电路22可以输出第一内部数据ID1<1:8>的第二比特位数据ID1<2>作为第一输出数据DO1<1:8>的第二比特位数据DO1<2>。第二数据发生电路22可以响应于第一模式信号“×8”而输出第一内部数据ID1<1:8>的第二比特位数据ID1<2>作为第一输出数据DO1<1:8>的第二比特位数据DO1<2>。在第二模式中，第二数据发生电路22可以根据第一内部数据ID1<1:8>的第二比特位数据ID1<2>和第二内部数据ID2<1:8>的第二比特位数据ID2<2>的逻辑电平组合来产生第一输出数据DO1<1:8>的第二比特位数据DO1<2>和第二输出数据DO2<1:8>的第二比特位数据DO2<2>。第二数据发生电路22可以响应于第二模式信号“×16”而根据第一内部数据ID1<1:8>的第二比特位数据ID1<2>和第二内部数据ID2<1:8>的第二比特位数据ID2<2>的逻辑电平组合来产生第一输出数据DO1<1:8>的第二比特位数据DO1<2>和第二输出数据DO2<1:8>的第二比特位数据DO2<2>。
在第一模式中，第三数据发生电路(未示出)可以输出第一内部数据ID1<1:8>的第三比特位数据ID1<3>作为第一输出数据DO1<1:8>的第三比特位数据DO1<3>。第三数据发生电路(未示出)可以响应于第一模式信号“×8”而输出第一内部数据ID1<1:8>的第三比特位数据ID1<3>作为第一输出数据DO1<1:8>的第三比特位数据DO1<3>。在第二模式中，第三数据发生电路(未示出)可以根据第一内部数据ID1<1:8>的第三比特位数据ID1<3>和第二内部数据ID2<1:8>的第三比特位数据ID2<3>的逻辑电平组合来产生第一输出数据DO1<1:8>的第三比特位数据DO1<3>和第二输出数据DO2<1:8>的第三比特位数据DO2<3>。第三数据发生电路(未示出)可以响应于第二模式信号“×16”而根据第一内部数据ID1<1:8>的第三比特位数据ID1<3>和第二内部数据ID2<1:8>的第三比特位数据ID2<3>的逻辑电平组合来产生第一输出数据DO1<1:8>的第三比特位数据DO1<3>和第二输出数据DO2<1:8>的第三比特位数据DO2<3>。
在第一模式中，第四数据发生电路(未示出)可以输出第一内部数据ID1<1:8>的第四比特位数据ID1<4>作为第一输出数据DO1<1:8>的第四比特位数据DO1<4>。第四数据发生电路(未示出)可以响应于第一模式信号“×8”而输出第一内部数据ID1<1:8>的第四比特位数据ID1<4>作为第一输出数据DO1<1:8>的第四比特位数据DO1<4>。在第二模式中，第四数据发生电路(未示出)可以根据第一内部数据ID1<1:8>的第四比特位数据ID1<4>和第二内部数据ID2<1:8>的第四比特位数据ID2<4>的逻辑电平组合来产生第一输出数据DO1<1:8>的第四比特位数据DO1<4>和第二输出数据DO2<1:8>的第四比特位数据DO2<4>。第四数据发生电路(未示出)可以响应于第二模式信号“×16”而根据第一内部数据ID1<1:8>的第四比特位数据ID1<4>和第二内部数据ID2<1:8>的第四比特位数据ID2<4>的逻辑电平组合来产生第一输出数据DO1<1:8>的第四比特位数据DO1<4>和第二输出数据DO2<1:8>的第四比特位数据DO2<4>。
在第一模式中，第五数据发生电路(未示出)可以输出第一内部数据ID1<1:8>的第五比特位数据ID1<5>作为第一输出数据DO1<1:8>的第五比特位数据DO1<5>。第五数据发生电路(未示出)可以响应于第一模式信号“×8”而输出第一内部数据ID1<1:8>的第五比特位数据ID1<5>作为第一输出数据DO1<1:8>的第五比特位数据DO1<5>。在第二模式中，第五数据发生电路(未示出)可以根据第一内部数据ID1<1:8>的第五比特位数据ID1<5>和第二内部数据ID2<1:8>的第五比特位数据ID2<5>的逻辑电平组合来产生第一输出数据DO1<1:8>的第五比特位数据DO1<5>和第二输出数据DO2<1:8>的第五比特位数据DO2<5>。第五数据发生电路(未示出)可以响应于第二模式信号“×16”而根据第一内部数据ID1<1:8>的第五比特位数据ID1<5>和第二内部数据ID2<1:8>的第五比特位数据ID2<5>的逻辑电平组合来产生第一输出数据DO1<1:8>的第五比特位数据DO1<5>和第二输出数据DO2<1:8>的第五比特位数据DO2<5>。
在第一模式中，第六数据发生电路(未示出)可以输出第一内部数据ID1<1:8>的第六比特位数据ID1<6>作为第一输出数据DO1<1:8>的第六比特位数据DO1<6>。第六数据发生电路(未示出)可以响应于第一模式信号“×8”而输出第一内部数据ID1<1:8>的第六比特位数据ID1<6>作为第一输出数据DO1<1:8>的第六比特位数据DO1<6>。在第二模式中，第六数据发生电路(未示出)可以根据第一内部数据ID1<1:8>的第六比特位数据ID1<6>和第二内部数据ID2<1:8>的第六比特位数据ID2<6>的逻辑电平组合来产生第一输出数据DO1<1:8>的第六比特位数据DO1<6>和第二输出数据DO2<1:8>的第六比特位数据DO2<6>。第六数据发生电路(未示出)可以响应于第二模式信号“×16”而根据第一内部数据ID1<1:8>的第六比特位数据ID1<6>和第二内部数据ID2<1:8>的第六比特位数据ID2<6>的逻辑电平组合来产生第一输出数据DO1<1:8>的第六比特位数据DO1<6>和第二输出数据DO2<1:8>的第六比特位数据DO2<6>。
在第一模式中，第七数据发生电路(未示出)可以输出第一内部数据ID1<1:8>的第七比特位数据ID1<7>作为第一输出数据DO1<1:8>的第七比特位数据DO1<7>。第七数据发生电路(未示出)可以响应于第一模式信号“×8”而输出第一内部数据ID1<1:8>的第七比特位数据ID1<7>作为第一输出数据DO1<1:8>的第七比特位数据DO1<7>。在第二模式中，第七数据发生电路(未示出)可以根据第一内部数据ID1<1:8>的第七比特位数据ID1<7>和第二内部数据ID2<1:8>的第七比特位数据ID2<7>的逻辑电平组合来产生第一输出数据DO1<1:8>的第七比特位数据DO1<7>和第二输出数据DO2<1:8>的第七比特位数据DO2<7>。第七数据发生电路(未示出)可以响应于第二模式信号“×16”而根据第一内部数据ID1<1:8>的第七比特位数据ID1<7>和第二内部数据ID2<1:8>的第七比特位数据ID2<7>的逻辑电平组合来产生第一输出数据DO1<1:8>的第七比特位数据DO1<7>和第二输出数据DO2<1:8>的第七比特位数据DO2<7>。
在第一模式中，第八数据发生电路28可以输出第一内部数据ID1<1:8>的第八比特位数据ID1<8>作为第一输出数据DO1<1:8>的第八比特位数据DO1<8>。第八数据发生电路28可以响应于第一模式信号“×8”而输出第一内部数据ID1<1:8>的第八比特位数据ID1<8>作为第一输出数据DO1<1:8>的第八比特位数据DO1<8>。在第二模式中，第八数据发生电路28可以根据第一内部数据ID1<1:8>的第八比特位数据ID1<8>和第二内部数据ID2<1:8>的第八比特位数据ID2<8>的逻辑电平组合来产生第一输出数据DO1<1:8>的第八比特位数据DO1<8>和第二输出数据DO2<1:8>的第八比特位数据DO2<8>。第八数据发生电路28可以响应于第二模式信号“×16”而根据第一内部数据ID1<1:8>的第八比特位数据ID1<8>和第二内部数据ID2<1:8>的第八比特位数据ID2<8>的逻辑电平组合来产生第一输出数据DO1<1:8>的第八比特位数据DO1<8>和第二输出数据DO2<1:8>的第八比特位数据DO2<8>。
除输入/输出(I/O)信号之外，图1中所示的第二数据输出电路40可以使用与参照图2而描述的第一数据输出电路20相同的电路来实施。因此，由于第二数据输出电路40执行与第一数据输出电路20实质上相同的操作，因此在下文中将省略对第二数据输出电路40的详细描述。
参见图3，第一数据发生电路21可以包括电流发生电路210、传输数据发生电路220和输出数据发生电路230。
电流发生电路210可以将第一内部数据ID1<1:8>的第一比特位数据ID1<1>与参考电压VREF相比较以产生第一内部电流I1。电流发生电路210可以产生第二内部电流I2和第三内部电流I3，第二内部电流I2和第三内部电流I3的量根据第一内部数据ID1<1:8>的第一比特位数据ID1<1>和第二内部数据ID2<1:8>的第一比特位数据ID2<1>的逻辑电平组合来控制。参考电压VREF可以为用于感测数据的逻辑电平的电压，且可以被设置成具有恒定的电压电平。
在第一模式中，传输数据发生电路220可以从第一内部电流I1所驱动的内部节点(图5的NODE)的信号来产生第一传输数据TD1。传输数据发生电路220可以响应于第一模式信号“×8”而从第一内部电流I1所驱动的内部节点(图5的NODE)的信号来产生第一传输数据TD1。在第二模式中，传输数据发生电路220可以从第二内部电流I2和第三内部电流I3所驱动的内部节点(图5的NODE)的信号来产生第二传输数据TD2。传输数据发生电路220可以响应于第二模式信号“×16”而从第二内部电流I2和第三内部电流I3所驱动的内部节点(图5的NODE)的信号来产生第二传输数据TD2。
在第一模式中，输出数据发生电路230可以将第一传输数据TD1与参考电压VREF相比较以产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>。在第二模式中，输出数据发生电路230可以将第二传输数据TD2与上限参考电压VREFH、参考电压VREF和下限参考电压VREFL相比较以产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>和第二输出数据DO2<1:8>的第一比特位数据DO2<1>。上限参考电压VREFH可以被设置成具有比参考电压VREF的电压电平更高的电压电平。下限参考电压VREFL可以被设置成具有比参考电压VREF的电压电平更低的电压电平。
除输入/输出(I/O)信号之外，图2中所示的第二数据发生电路22至第八数据发生电路28可以使用与参照图3而描述的第一数据发生电路21相同的电路来实施。因此，由于第二数据发生电路22至第八数据发生电路28中的每个执行与第一数据发生电路21实质上相同的操作，因此在下文中将省略对第二数据发生电路22至第八数据发生电路28的详细描述。
参见图4，电流发生电路210可以包括第一内部电流发生电路211、第二内部电流发生电路212和第三内部电流发生电路213。
第一内部电流发生电路211可以将第一内部数据ID1<1:8>的第一比特位数据ID1<1>与参考电压VREF相比较以产生第一内部电流I1。如果第一内部数据ID1<1:8>的第一比特位数据ID1<1>低于参考电压VREF的电平，则第一内部电流发生电路211可以产生具有第一电流量“I”的第一内部电流I1。第一电流量“I”可以被设置成内部电流的各个电流量之中的最大量。如果第一内部数据ID1<1:8>的第一比特位数据ID1<1>等于或高于参考电压VREF的电平，则第一内部电流发生电路211可以产生具有第二电流量“0”的第一内部电流I1。第二电流量“0”可以被设置成内部电流的各个电流量之中的最小量。
第二内部电流发生电路212可以包括第一电阻器R1、第一比较器2100和第一电流量控制电路2200。
第一电阻器R1可以耦接在第一节点nd21与接地电压VSS端子之间。第一电阻器R1可以被设置成具有第一电阻值。
第一比较器2100可以将第一节点nd21的电压与参考电压VREF相比较以产生第一电压信号DRV1。第一比较器2100可以产生第一电压信号DRV1，如果第一节点nd21的电压低于参考电压VREF，则所述第一电压信号DRV1被使能成具有逻辑“低”电平。
第一电流量控制电路2200可以响应于第一电压信号DRV1而将第一节点nd21驱动至电源电压VDD的电平。第一电流量控制电路2200可以产生第二内部电流I2，第二内部电流I2的电流量根据第一内部数据ID1<1:8>的第一比特位数据ID1<1>的逻辑电平来控制。如果第一内部数据ID1<1:8>的第一比特位数据ID1<1>具有逻辑“低”电平，则第一电流量控制电路2200可以产生具有第三电流量的第二内部电流I2。第三电流量可以被设置成第一电流量“I”的一半(即，1/2)。如果第一内部数据ID1<1:8>的第一比特位数据ID1<1>具有逻辑“高”电平，则第一电流量控制电路2200可以产生具有第四电流量的第二内部电流I2。第四电流量可以被设置成第一电流量“I”的一半的负值(即，-1/2)。即，第四电流量的绝对值可以等于第三电流量，以及具有第四电流量的第二内部电流I2可以沿与具有第三电流量的第二内部电流I2相反的方向流动。
第三内部电流发生电路213可以包括第二电阻器R2、第二比较器2300和第二电流量控制电路2400。
第二电阻器R2可以耦接在第二节点nd22与接地电压VSS端子之间。第二电阻器R2可以被设置成具有第二电阻值。
第二比较器2300可以将第二节点nd22的电压与参考电压VREF相比较以产生第二电压信号DRV2。第二比较器2300可以产生第二电压信号DRV2，如果第二节点nd22的电压低于参考电压VREF，则所述第二电压信号DRV2被使能成具有逻辑“低”电平。
第二电流量控制电路2400可以响应于第二电压信号DRV2而将第二节点nd22驱动至电源电压VDD的电平。第二电流量控制电路2400可以产生第三内部电流I3，第三内部电流I3的电流量根据第二内部数据ID2<1:8>的第一比特位数据ID2<1>的逻辑电平来控制。如果第二内部数据ID2<1:8>的第一比特位数据ID2<1>具有逻辑“低”电平，则第二电流量控制电路2400可以产生具有第五电流量的第三内部电流I3。第五电流量可以被设置成第一电流量“I”的四分之一(即，1/4)。如果第二内部数据ID2<1:8>的第一比特位数据ID2<1>具有逻辑“高”电平，则第二电流量控制电路2400可以产生具有第六电流量的第三内部电流I3。第六电流量可以被设置成第一电流量“I”的四分之一的负值(即，-1/4)。即，第六电流量的绝对值可以等于第五电流量，以及具有第六电流量的第三内部电流I3可以沿与具有第五电流量的第三内部电流I3相反的方向流动。
参见图5，传输数据发生电路220可以包括第一开关电路221、第二开关电路222、第三开关电路223和第三电阻器R3。
第一开关电路221可以响应于第一模式信号“×8”而将第一内部电流I1输出给内部节点NODE。如果第一模式信号“×8”被使能成具有逻辑“高”电平，则第一开关电路221可以利用第一内部电流I1的量来驱动内部节点NODE的电平。第一开关电路221可以响应于第二模式信号“×16”而将第二内部电流I2和第三内部电流I3的总电流输出给内部节点NODE。如果第二模式信号“×16”被使能成具有逻辑“高”电平，则第一开关电路221可以利用第二内部电流I2和第三内部电流I3的总电流来驱动内部节点NODE的电平。
第二开关电路222可以响应于第一模式信号“×8”而产生具有内部节点NODE的电压电平的第一传输数据TD1。如果第一模式信号“×8”被使能成具有逻辑“高”电平，则第二开关电路222可以产生具有内部节点NODE的电压电平的第一传输数据TD1。第二开关电路222可以响应于第二模式信号“×16”而产生具有内部节点NODE的电压电平的第二传输数据TD2。如果第二模式信号“×16”被使能成具有逻辑“高”电平，则第二开关电路222可以产生具有内部节点NODE的电压电平的第二传输数据TD2。
第三开关电路223可以耦接在内部节点NODE与节点nd23之间。第三开关电路223可以响应于第一模式信号“×8”而将内部节点NODE与节点nd23断开连接。如果第一模式信号“×8”被使能成具有逻辑“高”电平，则第三开关电路223可以将内部节点NODE与节点nd23断开连接。
第三电阻器R3可以耦接在节点nd23与接地电压VSS端子之间。
如果第一模式信号“×8”被使能成具有逻辑“高”电平，则内部节点NODE可以由第一开关电路221供应的电流来驱动。如果第二模式信号“×16”被使能成具有逻辑“高”电平，则内部节点NODE可以被设置成具有与第一开关电路221所供应的电流乘以第三电阻器R3的电阻值的乘积相对应的第一电压电平。
参见图6，输出数据发生电路230可以包括第一比较电路231、第二比较电路232和解码器233。
第一比较电路231可以将第一传输数据TD1与参考电压VREF相比较以产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>。如果第一传输数据TD1的电压电平低于参考电压VREF，则第一比较电路231可以产生具有逻辑“高”电平的第一比特位数据DO1<1>。如果第一传输数据TD1的电压电平高于参考电压VREF，则第一比较电路231可以产生具有逻辑“低”电平的第一比特位数据DO1<1>。
第二比较电路232可以将第二传输数据TD2与上限参考电压VREFH、参考电压VREF和下限参考电压VREFL相比较以产生第一比较信号CMP1、第二比较信号CMP2和第三比较信号CMP3。之后将参照图7和图8来描述第二比较电路232的用于产生第一比较信号CMP1、第二比较信号CMP2和第三比较信号CMP3的操作。
解码器233可以根据第一比较信号CMP1、第二比较信号CMP2和第三比较信号CMP3的逻辑电平组合来产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>和第二输出数据DO2<1:8>的第一比特位数据DO2<1>。之后将参照图8来描述解码器233的用于产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>和第二输出数据DO2<1:8>的第一比特位数据DO2<1>的操作。
首先，在下文中将参照图7和图8来描述第二比较电路232的、通过将第二传输数据TD2与上限参考电压VREFH、参考电压VREF和下限参考电压VREFL相比较来产生第一比较信号CMP1、第二比较信号CMP2和第三比较信号CMP3的操作。
如果第二传输数据TD2的电压电平在比上限参考电压VREFH更高的第一区间之内，则第二比较电路232可以产生具有逻辑“低(L)”电平的第一比较信号CMP1、具有逻辑“低(L)”电平的第二比较信号CMP2、和具有逻辑“低(L)”电平的第三比较信号CMP3。
如果第二传输数据TD2的电压电平在比参考电压VREF更高、且等于或低于上限参考电压VREFH的第二区间之内，则第二比较电路232可以产生具有逻辑“高(H)”电平的第一比较信号CMP1、具有逻辑“低(L)”电平的第二比较信号CMP2、和具有逻辑“低(L)”电平的第三比较信号CMP3。
如果第二传输数据TD2的电压电平在比下限参考电压VREFL更高、且等于或低于参考电压VREF的第三区间之内，则第二比较电路232可以产生具有逻辑“高(H)”电平的第一比较信号CMP1、具有逻辑“高(H)”电平的第二比较信号CMP2、和具有逻辑“低(L)”电平的第三比较信号CMP3。
如果第二传输数据TD2的电压电平在等于或低于下限参考电压VREFL的第四区间之内，则第二比较电路232可以产生具有逻辑“高(H)”电平的第一比较信号CMP1、具有逻辑“高(H)”电平的第二比较信号CMP2、和具有逻辑“高(H)”电平的第三比较信号CMP3。
在下文中将参照图8来描述解码器233的、根据第一比较信号CMP1、第二比较信号CMP2和第三比较信号CMP3的逻辑电平组合来产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>和第二输出数据DO2<1:8>的第一比特位数据DO2<1>的操作。
如果第一比较信号CMP1具有逻辑“低(L)”电平、第二比较信号CMP2具有逻辑“低(L)”电平、且第三比较信号CMP3具有逻辑“低(L)”电平，则解码器233可以产生具有逻辑“低(L)”电平的第一比特位数据DO1<1>和具有逻辑“低(L)”电平的第一比特位数据DO2<1>。
如果第一比较信号CMP1具有逻辑“高(H)”电平、第二比较信号CMP2具有逻辑“低(L)”电平、且第三比较信号CMP3具有逻辑“低(L)”电平，则解码器233可以产生具有逻辑“低(L)”电平的第一比特位数据DO1<1>和具有逻辑“高(H)”电平的第一比特位数据DO2<1>。
如果第一比较信号CMP1具有逻辑“高(H)”电平、第二比较信号CMP2具有逻辑“高(H)”电平、且第三比较信号CMP3具有逻辑“低(L)”电平，则解码器233可以产生具有逻辑“高(H)”电平的第一比特位数据DO1<1>和具有逻辑“低(L)”电平的第一比特位数据DO2<1>。
如果第一比较信号CMP1具有逻辑“高(H)”电平、第二比较信号CMP2具有逻辑“高(L)”电平、且第三比较信号CMP3具有逻辑“高(H)”电平，则解码器233可以产生具有逻辑“高(H)”电平的第一比特位数据DO1<1>和具有逻辑“高(H)”电平的第一比特位数据DO2<1>。
在下文中将结合第一存储器电路10和第一数据输出电路20工作于读取模式的情况来描述具有上述配置的半导体系统在第一模式和第二模式中的操作。
首先，在下文中将结合当第一内部数据ID1<1:8>的第一比特位数据ID1<1>具有逻辑“低(L)”电平时产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>的示例来描述用于在第一模式中从第一内部数据ID1<1:8>产生第一输出数据DO1<1:8>的操作。
第一半导体器件1可以输出被使能成具有逻辑“高(H)”电平的第一模式信号“×8”，使得第二半导体器件2进入第一模式。
第一存储器电路10可以响应于具有逻辑“高(H)”电平的第一模式信号“×8”而输出具有第一突发长度(BL8)的第一内部数据ID1<1:8>。
第一数据发生电路21的电流发生电路210可以响应于具有逻辑“低(L)”电平的第一比特位数据ID1<1>来产生具有第一电流量“I”的第一内部电流I1。
第一数据发生电路21的传输数据发生电路220可以响应于具有逻辑“高(H)”电平的第一模式信号“×8”而产生由具有第一电流量“I”的第一内部电流I1来驱动的第一传输数据TD1。在这种情况下，第一传输数据TD1可以被驱动成具有逻辑“高(H)”电平的电压电平。
输出数据发生电路230可以将第一传输数据TD1与参考电压VREF相比较以产生具有逻辑“低(L)”电平的第一比特位数据DO1<1>。
用于从第一内部数据ID1<1:8>的第二比特位数据至第八比特位数据ID1<2:8>来产生第一输出数据DO1<1:8>的第二比特位数据至第八比特位数据DO1<2:8>的每个操作可以与上述的用于从第一内部数据ID1<1:8>的第一比特位数据ID1<1>来产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>的操作相同。因此，在下文中为了避免重复的描述，将省略对用于从第一内部数据ID1<1:8>的第二比特位数据至第八比特位数据ID1<2:8>来产生第一输出数据DO1<1:8>的第二比特位数据至第八比特位数据DO1<2:8>的操作的详细描述。
第一输出数据DO1<1:8>可以经由第一I/O线IO1传输给第一半导体器件1。
接下来，在下文中将结合当第一内部数据ID1<1:8>的第一比特位数据ID1<1>具有逻辑“低(L)”电平、以及第二内部数据ID2<1:8>的第一比特位数据ID2<1>具有逻辑“高(H)”电平时产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>和第二输出数据DO2<1:8>的第一比特位数据DO2<1>的示例来描述用于在第二模式中从第一内部数据ID1<1:8>和第二内部数据ID2<1:8>产生第一输出数据DO1<1:8>和第二输出数据DO2<1:8>的操作。
第一半导体器件1可以输出被使能成具有逻辑“高(H)”电平的第二模式信号“×16”，使得第二半导体器件2进入第二模式。
第一存储器电路10可以响应于具有逻辑“高(H)”电平的第二模式信号“×16”而输出第一内部数据ID1<1:8>和第二内部数据ID2<1:8>，第一内部数据ID1<1:8>和第二内部数据ID2<1:8>之和具有第二突发长度(BL16)。
第一数据发生电路21的电流发生电路210可以响应于具有逻辑“低(L)”电平的第一比特位数据ID1<1>而产生具有与第一内部电流I1的量的一半相对应的量的第二内部电流I2。第一数据发生电路21的电流发生电路210也可以响应于具有逻辑“高(H)”电平的第一比特位数据ID2<1>而产生具有与第一内部电流I1的量的四分之一的负值相对应的量的第三内部电流I3。
第一数据发生电路21的传输数据发生电路220可以响应于具有逻辑“高(H)”电平的第二模式信号“×16”而产生由第二内部电流I2和第三内部电流I3的具有第一内部电流I1的四分之一的量的总电流来驱动的第二传输数据TD2。在这种情况下，第二传输数据TD2可以被产生成具有在图7的第二区间之内的电压电平。
输出数据发生电路230可以将第二传输数据TD2与上限参考电压VREFH、参考电压VREF、和下限参考电压VREFL相比较以产生具有逻辑“高(H)”电平的第一比较信号CMP1、具有逻辑“低(L)”电平的第二比较信号CMP2、和具有逻辑“低(L)”电平的第三比较信号CMP3。由于第一比较信号CMP1具有逻辑“高(H)”电平、而第二比较信号CMP2和第三比较信号CMP3二者具有逻辑“低(L)”电平，因此输出数据发生电路230也可以产生具有逻辑“低(L)”电平的第一比特位数据DO1<1>和具有逻辑“高(H)”电平的第一比特位数据DO2<1>。
用于从第一内部数据ID1<1:8>的第二比特位数据至第八比特位数据ID1<2:8>和第二内部数据ID2<1:8>的第二比特位数据至第八比特位数据ID2<2:8>产生第一输出数据DO1<1:8>的第二比特位数据至第八比特位数据DO1<2:8>和第二输出数据DO2<1:8>的第二比特位数据至第八比特位数据DO2<2:8>的操作可以与上述的用于从第一内部数据ID1<1:8>的第一比特位数据ID1<1>和第二内部数据ID2<1:8>的第一比特位数据ID2<1>来产生第一输出数据DO1<1:8>的第一比特位数据DO1<1>和第二输出数据DO2<1:8>的第一比特位数据DO2<1>的操作相同。因此，在下文中为了避免重复的描述，将省略对用于从第一内部数据ID1<1:8>的第二比特位数据至第八比特位数据ID1<2:8>和第二内部数据ID2<1:8>的第二比特位数据至第八比特位数据ID2<2:8>产生第一输出数据DO1<1:8>的第二比特位数据至第八比特位数据DO1<2:8>和第二输出数据DO2<1:8>的第二比特位数据至第八比特位数据DO2<2:8>的操作的详细描述。
第一输出数据DO1<1:8>可以经由第一I/O线IO1传输给第一半导体器件1，而第二输出数据DO2<1:8>可以经由第二I/O线IO2传输给第一半导体器件。
如上所述，根据一个实施例的半导体系统可以在具有不同的突发长度的第一模式和第二模式二者中使用共享的I/O线来输出数据。因此，即使半导体系统的工作模式改变，也不需要额外的I/O线，从而防止了半导体系统的布局面积增加。
参照图1至图8而描述的半导体系统可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图9中所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据、或者可以读取和输出储存的数据给存储器控制器1002。数据储存电路1001可以包括图1中所示的第二半导体器件2。同时，数据储存电路1001可以包括非易失性存储器，所述非易失性存储器即使在其电源被中断时仍能保持其储存的数据。非易失性存储器可以为诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004来接收从外部设备(例如，主机设备)输出的命令，以及可以将从主机设备输出的命令解码以控制用于将数据输入至数据储存电路1001或缓冲存储器1003中的操作，或者用于将储存在数据储存电路1001或缓冲存储器1003中的数据输出的操作。存储器控制器1002可以包括图1中所示的第一半导体器件1。虽然图9以单个模块图示了存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器，以及用于控制包括易失性存储器的缓冲存储器1003的另一控制器。
缓冲存储器1003可以暂时储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据、或要输入给数据储存电路1001的数据。缓冲存储器1003可以根据控制信号而储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取和输出储存的数据给存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以物理地且电气地将存储器控制器1002连接到外部设备(即，主机)。因此，存储器控制器1002可以经由I/O接口1004来接收从外部设备(即，主机)供应的控制信号和数据，以及可以经由I/O接口1004来将从存储器控制器1002产生的数据输出给外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任意一种，诸如通用串行总线(USB)驱动、多媒体卡(MMC)、外围组件互联-Express(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型器件接口(ESDI)和集成驱动电子(IDE)。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB驱动、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑式闪存(CF)卡等。

Claims (29)

1.一种半导体器件，包括：
存储器电路，被配置成在第一模式中输出具有第一突发长度的第一内部数据，以及被配置成在第二模式中输出所述第一内部数据和第二内部数据，其中，所述第一内部数据和所述第二内部数据之和具有第二突发长度；以及
数据输出电路，被配置成在所述第一模式中经由第一输入和输出I/O线来输出所述第一内部数据作为第一输出数据，以及被配置成在所述第二模式中经由所述第一输入和输出I/O线输出所述第一内部数据作为所述第一输出数据、以及经由第二输入和输出I/O线输出所述第二内部数据作为第二输出数据，
其中，在所述第二模式中，所述数据输出电路根据所述第一内部数据和所述第二内部数据的逻辑电平组合来控制内部电流以产生所述第一输出数据和所述第二输出数据。
2.如权利要求1所述的半导体器件，其中，在所述第一模式中，所述数据输出电路根据所述第一内部数据的逻辑电平来控制内部电流以产生所述第一输出数据。
3.如权利要求1所述的半导体器件，其中，所述第二突发长度被设置成比所述第一突发长度更大。
4.如权利要求3所述的半导体器件，其中，所述第二突发长度被设置成所述第一突发长度的两倍。
5.如权利要求1所述的半导体器件，
其中，所述内部电流包括第一内部电流、第二内部电流和第三内部电流；以及
其中，所述数据输出电路包括：
电流发生电路，被配置成将所述第一内部数据与参考电压相比较以产生所述第一内部电流，以及被配置成根据所述第一内部数据和所述第二内部数据的逻辑电平组合来产生所述第二内部电流和所述第三内部电流；
传输数据发生电路，被配置成基于第一模式信号而从所述第一内部电流所驱动的内部节点的信号来产生第一传输数据，以及被配置成基于第二模式信号而从所述第二内部电流和所述第三内部电流所驱动的所述内部节点的信号来产生第二传输数据；以及
输出数据发生电路，被配置成将所述第一传输数据与所述参考电压相比较以产生所述第一输出数据，以及被配置成将所述第二传输数据与上限参考电压、所述参考电压和下限参考电压相比较以产生所述第一输出数据和所述第二输出数据。
6.如权利要求5所述的半导体器件，其中，所述电流发生电路包括：
第一内部电流发生电路，被配置成将所述第一内部数据与所述参考电压相比较以产生所述第一内部电流；
第二内部电流发生电路，被配置成将所述第一内部数据与所述参考电压相比较以产生所述第二内部电流，其中，所述第二内部电流的量根据所述第一内部数据的逻辑电平来控制；以及
第三内部电流发生电路，被配置成将所述第二内部数据与所述参考电压相比较以产生所述第三内部电流，其中，所述第三内部电流的量根据所述第二内部数据的逻辑电平来控制。
7.如权利要求6所述的半导体器件，其中，所述第二内部电流发生电路包括：
第一电阻器，耦接在第一节点与接地电压端子之间；
第一比较器，被配置成将所述第一节点的电压与所述参考电压相比较以产生第一电压信号；以及
第一电流量控制电路，被配置成基于所述第一电压信号来驱动所述第一节点，以及被配置成产生具有根据所述第一内部数据的逻辑电平来控制的电流量的所述第二内部电流。
8.如权利要求6所述的半导体器件，其中，所述第三内部电流发生电路包括：
第二电阻器，耦接在第二节点与接地电压端子之间；
第二比较器，被配置成将所述第二节点的电压与所述参考电压相比较以产生第二电压信号；以及
第二电流量控制电路，被配置成基于所述第二电压信号来驱动所述第二节点，以及被配置成产生具有根据所述第二内部数据的逻辑电平来控制的电流量的所述第三内部电流。
9.如权利要求5所述的半导体器件，其中，所述传输数据发生电路包括：
第一开关电路，被配置成基于所述第一模式信号而利用所述第一内部电流的量来驱动所述内部节点的电平，以及被配置成基于所述第二模式信号而利用所述第二内部电流和所述第三内部电流的总电流来驱动所述内部节点的电平；
第二开关电路，被配置成基于所述第一模式信号来产生具有所述内部节点的电压电平的所述第一传输数据，以及被配置成基于所述第二模式信号来产生具有所述内部节点的电压电平的所述第二传输数据；
第三开关电路，被配置成基于所述第一模式信号来将所述内部节点与第一节点断开连接；以及
第三电阻器，耦接在所述第一节点与接地电压端子之间。
10.如权利要求5所述的半导体器件，其中，所述输出数据发生电路包括：
第一比较电路，被配置成将所述第一传输数据与所述参考电压相比较以产生所述第一输出数据；
第二比较电路，被配置成将所述第二传输数据与所述上限参考电压、所述参考电压和所述下限参考电压相比较以产生第一比较信号、第二比较信号和第三比较信号；以及解码器，被配置成根据所述第一比较信号、所述第二比较信号和所述第三比较信号的逻辑电平组合来产生所述第一输出数据和所述第二输出数据。
11.一种半导体系统，包括：
第一半导体器件，被配置成输出第一模式信号和第二模式信号，以及被配置成接收加载到第一输入和输出I/O线以及第二输入和输出I/O线上的数据；以及
第二半导体器件，被配置成基于所述第一模式信号而经由所述第一输入和输出I/O线来输出第一内部数据作为第一输出数据，以及被配置成基于所述第二模式信号而经由所述第一输入和输出I/O线来输出所述第一内部数据作为所述第一输出数据、以及经由所述第二输入和输出I/O线来输出第二内部数据作为第二输出数据，
其中，如果所述第二模式信号被使能，则所述第二半导体器件根据所述第一内部数据和所述第二内部数据的逻辑电平组合来控制内部电流以产生所述第一输出数据和所述第二输出数据。
12.如权利要求11所述的半导体系统，其中，如果所述第一模式信号被使能，则所述第二半导体器件根据所述第一内部数据的逻辑电平来控制内部电流以产生所述第一输出数据。
13.如权利要求11所述的半导体系统，其中，所述第一输出数据经由所述第一输入和输出I/O线传输给所述第一半导体器件，以及所述第二输出数据经由所述第二输入和输出I/O线传输给所述第一半导体器件。
14.如权利要求11所述的半导体系统，其中，所述第一模式信号在所述第一输出数据以第一突发长度输出的第一模式中被使能，以及所述第二模式信号在所述第一输出数据和所述第二输出数据的总数据以第二突发长度输出的第二模式中被使能。
15.如权利要求14所述的半导体系统，其中，所述第二突发长度被设置成比所述第一突发长度更大。
16.如权利要求12所述的半导体系统，其中，所述第二突发长度被设置成所述第一突发长度的两倍。
17.如权利要求11所述的半导体系统，其中，所述第二半导体器件包括：
第一存储器电路，被配置成基于所述第一模式信号来输出所述第一内部数据，以及被配置成基于所述第二模式信号来输出所述第一内部数据和所述第二内部数据；以及
第一数据输出电路，被配置成基于所述第一模式信号来输出所述第一内部数据作为所述第一输出数据，以及被配置成基于所述第二模式信号来输出所述第一内部数据作为所述第一输出数据、以及输出所述第二内部数据作为所述第二输出数据。
18.如权利要求17所述的半导体系统，其中，所述第一数据输出电路基于所述第二模式信号而根据所述第一内部数据和所述第二内部数据的逻辑电平组合来控制内部电流以产生所述第一输出数据和所述第二输出数据。
19.如权利要求17所述的半导体系统，
其中，所述内部电流包括第一内部电流、第二内部电流和第三内部电流；以及
其中，所述第一数据输出电路包括：
第一电流发生电路，被配置成将所述第一内部数据与参考电压相比较以产生所述第一内部电流，以及被配置成根据所述第一内部数据和所述第二内部数据的逻辑电平组合来产生所述第二内部电流和所述第三内部电流；
第一传输数据发生电路，被配置成基于所述第一模式信号来从所述第一内部电流所驱动的内部节点的信号产生第一传输数据，以及被配置成基于所述第二模式信号来从所述第二内部电流和所述第三内部电流所驱动的所述内部节点的信号产生第二传输数据；以及
第一输出数据发生电路，被配置成将所述第一传输数据与所述参考电压相比较以产生所述第一输出数据，以及被配置成将所述第二传输数据与上限参考电压、所述参考电压和下限参考电压相比较以产生所述第一输出数据和所述第二输出数据。
20.如权利要求19所述的半导体系统，其中，所述第一电流发生电路包括：
第一内部电流发生电路，被配置成将所述第一内部数据与所述参考电压相比较以产生所述第一内部电流；
第二内部电流发生电路，被配置成将所述第一内部数据与所述参考电压相比较以产生所述第二内部电流，其中，所述第二内部电流的量根据所述第一内部数据的逻辑电平来控制；以及
第三内部电流发生电路，被配置成将所述第二内部数据与所述参考电压相比较以产生所述第三内部电流，其中，所述第三内部电流的量根据所述第二内部数据的逻辑电平来控制。
21.如权利要求19所述的半导体系统，其中，所述第一传输数据发生电路包括：
第一开关电路，被配置成基于所述第一模式信号而利用所述第一内部电流的量来驱动所述内部节点的电平，以及被配置成基于所述第二模式信号而利用所述第二内部电流和所述第三内部电流的总电流来驱动所述内部节点的电平；
第二开关电路，被配置成基于所述第一模式信号来产生具有所述内部节点的电压电平的所述第一传输数据，以及被配置成基于所述第二模式信号来产生具有所述内部节点的电压电平的所述第二传输数据；
第三开关电路，被配置成基于所述第一模式信号来将所述内部节点与第一节点断开连接；以及
第一电阻器，耦接在所述第一节点与接地电压端子之间。
22.如权利要求19所述的半导体系统，其中，所述第一输出数据发生电路包括：
第一比较电路，被配置成将所述第一传输数据与所述参考电压相比较以产生所述第一输出数据；
第二比较电路，被配置成将所述第二传输数据与所述上限参考电压、所述参考电压和所述下限参考电压相比较以产生第一比较信号、第二比较信号和第三比较信号；以及
第一解码器，被配置成根据所述第一比较信号、所述第二比较信号和所述第三比较信号的逻辑电平组合来产生所述第一输出数据和所述第二输出数据。
23.如权利要求17所述的半导体系统，其中，所述第二半导体器件还包括：
第二存储器电路，被配置成基于所述第一模式信号来输出第三内部数据，以及被配置成基于所述第二模式信号来输出所述第三内部数据和第四内部数据；以及
第二数据输出电路，被配置成基于所述第一模式信号来输出所述第三内部数据作为第三输出数据，以及被配置成基于所述第二模式信号来输出所述第三内部数据作为所述第三输出数据、以及输出所述第四内部数据作为第四输出数据。
24.如权利要求23所述的半导体系统，其中，所述第三输出数据经由所述第一输入和输出I/O线传输给所述第一半导体器件，以及所述第四输出数据经由所述第二输入和输出I/O线传输给所述第一半导体器件。
25.如权利要求23所述的半导体系统，其中，所述第二数据输出电路基于所述第二模式信号而根据所述第三内部数据和所述第四内部数据的逻辑电平组合来控制所述内部电流以产生所述第三输出数据和所述第四输出数据。
26.如权利要求23所述的半导体系统，
其中，所述内部电流包括第四内部电流、第五内部电流和第六内部电流；以及
其中，所述第二数据输出电路包括：
第二电流发生电路，被配置成将所述第三内部数据与参考电压相比较以产生所述第四内部电流，以及被配置成根据所述第三内部数据和所述第四内部数据的逻辑电平组合来产生所述第五内部电流和所述第六内部电流；
第二传输数据发生电路，被配置成基于所述第一模式信号来从所述第四内部电流所驱动的内部节点的信号产生第三传输数据，以及被配置成基于所述第二模式信号来从所述第五内部电流和所述第六内部电流所驱动的所述内部节点的信号产生第四传输数据；以及
第二输出数据发生电路，被配置成将所述第三传输数据与所述参考电压相比较以产生所述第三输出数据，以及被配置成将所述第四传输数据与上限参考电压、所述参考电压和下限参考电压相比较以产生所述第三输出数据和所述第四输出数据。
27.如权利要求26所述的半导体系统，其中，所述第二电流发生电路包括：
第四内部电流发生电路，被配置成将所述第三内部数据与所述参考电压相比较以产生所述第四内部电流；
第五内部电流发生电路，被配置成将所述第三内部数据与所述参考电压相比较以产生所述第五内部电流，其中，所述第五内部电流的量根据所述第三内部数据的逻辑电平来控制；以及
第六内部电流发生电路，被配置成将所述第四内部数据与所述参考电压相比较以产生所述第六内部电流，其中，所述第六内部电流的量根据所述第四内部数据的逻辑电平来控制。
28.如权利要求26所述的半导体系统，其中，所述第二传输数据发生电路包括：
第四开关电路，被配置成基于所述第一模式信号而利用所述第四内部电流的量来驱动所述内部节点的电平，以及被配置成基于所述第二模式信号而利用所述第五内部电流和所述第六内部电流的总电流来驱动所述内部节点的电平；
第五开关电路，被配置成基于所述第一模式信号来产生具有所述内部节点的电压电平的所述第三传输数据，以及被配置成基于所述第二模式信号来产生具有所述内部节点的电压电平的所述第四传输数据；
第六开关电路，被配置成基于所述第一模式信号来将所述内部节点与第二节点断开连接；以及
第二电阻器，耦接在所述第二节点与接地电压端子之间。
29.如权利要求26所述的半导体系统，其中，所述第二输出数据发生电路包括：
第三比较电路，被配置成将所述第三传输数据与所述参考电压相比较以产生所述第三输出数据；
第四比较电路，被配置成将所述第四传输数据与所述上限参考电压、所述参考电压和所述下限参考电压相比较以产生第四比较信号、第五比较信号和第六比较信号；以及
第二解码器，被配置成根据所述第四比较信号、所述第五比较信号和所述第六比较信号的逻辑电平组合来产生所述第三输出数据和所述第四输出数据。
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