KR20130131992A - 반도체 메모리 장치의 테스트 회로 및 테스트 방법 - Google Patents

반도체 메모리 장치의 테스트 회로 및 테스트 방법 Download PDF

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Abstract

반도체 메모리 장치의 테스트 회로는 제 1 테스트 모드 시, 메모리 뱅크 내 복수의 메모리 셀에 저장된 데이터를 비교하고 압축하여 압축 데이터를 생성하고, 상기 압축 데이터를 테스트 데이터로서 선택된 하나의 글로벌 라인을 통해 입출력 패드로 출력한다. 그리고 제 2 테스트 모드 시, 상기 압축 데이터를 복수의 글로벌 라인으로 전송하고, 상기 복수의 글로벌 라인에 실린 각각의 상기 압축 데이터를 조합하여 그 조합 결과를 상기 테스트 데이터로서 상기 입출력 패드로 출력한다.

Description

반도체 메모리 장치의 테스트 회로 및 테스트 방법{TEST CIRCUIT AND METHOD OF SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 테스트 회로 및 테스트 방법에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치의 블록도이다.
반도체 메모리 장치는 메모리 셀에 데이터를 저장하는 복수개의 메모리 뱅크를 포함하고, 입출력 패드를 통해 데이터를 상기 각각의 메모리 뱅크에 라이트하거나, 상기 입출력 패드로 상기 각각의 메모리 뱅크에 저장된 데이터를 리드할 수 있다.
도 1에 도시된 바와 같이, 반도체 메모리 장치는 제 1 뱅크(1), 제 2 뱅크(2) 및 출력부(5)로 구성된다. 상기 제 1 뱅크(1) 및 상기 제 2 뱅크(2) 내의 복수의 메모리 셀에 저장된 데이터는 글로벌 라인(GIO<0:3>)를 통해 상기 출력부(5)로 전송된다. 즉, 상기 제 1 뱅크(1) 및 상기 제 2 뱅크(2)는 글로벌 라인(GIO<0:3>)을 공유하기 때문에, 글로벌 라인(GIO<0:3>)을 통하여 각 메모리 뱅크에 대한 억세스가 가능하다. 상기 출력부(5)는 상기 글로벌 라인(GIO<0:3>)을 통해 전송되는 데이터를 정렬하여 입출력 패드(DQ<0:1>)를 통해 외부로 출력한다. 일 실시예로써, 제 1 및 제 2 글로벌 라인(GIO<0:1>)에 실린 데이터는 정렬되어 제 1 입출력 패드(DQ0)로 출력될 수 있고, 제 3 및 제 4 글로벌 라인(GIO<2:3>)에 실린 데이터는 정렬되어 제 2 입출력 패드(DQ1)로 출력될 수 있다.
한편, 반도체 메모리 장치의 메모리 셀 불량은 대부분이 싱글 비트 불량이며, 상기 싱글 비트의 불량여부를 검증하기 위하여 싱글 비트를 하나하나씩 순차적으로 테스트하는 것은 테스트 시간 및 테스트 비용 면에서 부적합하다. 따라서, 단 시간 내에 메모리 칩의 불량여부를 체크할 수 있는 테스트 회로에 대한 필요성이 커지게 되었고, 이러한 필요에 의해 구현된 회로가 바로 멀티 비트 병렬 테스트 회로이다. 상기 멀티 비트 병렬 테스트 회로는 반도체 메모리 장치 내의 모든 메모리 셀에 동일한 데이터를 우선적으로 라이트한 후 메모리 셀에 저장된 데이터를 한번에 리드하여 상기 리드 데이터를 비교함으로써, 상태가 다른 데이터가 독출될 때 불량을 감지할 수 있다. 즉, 복수의 글로벌 라인을 통해 출력되는 데이터를 일일이 입출력 패드를 통해 확인하는 것이 아니라, 일부 글로벌 라인을 통해 출력되는 압축 데이터를 일부 입출력 패드를 통해 확인함으로써, 간단하고 빠르게 메모리 셀 테스트를 수행할 수 있다.
앞서 검토한 바와 같이, 상기와 같은 테스트 회로를 통해 메모리 셀 불량을 비교적 간단하게 수행할 수 있다. 그러나, 반도체 메모리 장치 동작의 신뢰성을 확보하기 위하여, 메모리 셀 불량뿐만 아니라 데이터 출력 경로의 다양한 부분에 대한 검증을 할 필요가 있다. 예컨대, 글로벌 라인에 반도체 제조 공정에서 발생한 물리적인 결함이 있다고 할 때 이에 대한 검증 또한 필요하다. 즉, 메모리 셀 테스트뿐만 아니라 반도체 메모리 장치의 신뢰성을 증대를 위한 다양한 테스트 회로가 필요로 되는 실정이다.
본 발명은 데이터 출력 경로의 결함 여부를 확인할 수 있는 반도체 메모리 장치의 테스트 회로 및 테스트 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로는 제 1 테스트 모드 시, 메모리 뱅크 내 복수의 메모리 셀에 저장된 데이터를 비교하고 압축하여 압축 데이터를 생성하고, 상기 압축 데이터를 테스트 데이터로서 선택된 하나의 글로벌 라인을 통해 입출력 패드로 출력하고, 제 2 테스트 모드 시, 상기 압축 데이터를 복수의 글로벌 라인으로 전송하고, 상기 복수의 글로벌 라인에 실린 각각의 상기 압축 데이터를 조합하여 그 조합 결과를 상기 테스트 데이터로서 상기 입출력 패드로 출력한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로는 복수의 메모리 셀에 데이터를 저장하고, 노멀 동작 시 상기 데이터를 복수의 글로벌 라인으로 전송하는 메모리 뱅크; 활성화된 병렬 테스트 모드 신호가 인가되면, 상기 메모리 뱅크에 저장된 데이터를 비교하고 압축하여 압축 데이터를 생성하고 선택된 어느 하나의 글로벌 라인으로 전송하는 압축부; 활성화된 글로벌 라인 테스트 모드 신호가 인가되면, 상기 압축 데이터를 선택되지 않은 상기 글로벌 라인 중 적어도 하나 이상의 글로벌 라인에도 전송하는 스위치부; 및 비활성화된 상기 글로벌 라인 테스트 모드 신호가 인가되면 상기 복수의 글로벌 라인을 통해 전송되는 상기 데이터 또는 상기 어느 하나의 글로벌 라인을 통해 전송되는 상기 압축 데이터를 입출력 패드로 출력하고, 활성화된 상기 글로벌 라인 테스트 모드 신호가 인가되면 상기 복수의 글로벌 라인에 실린 각각의 상기 압축 데이터를 조합하여 그 조합 결과를 테스트 데이터로서 상기 입출력 패드로 출력하는 조합 출력부를 포함한다.
본 발명의 일 실시에에 따른 반도체 메모리 장치의 테스트 방법은 라이트 명령 인가 시, 입출력 패드로 인가된 데이터를 복수의 글로벌 라인을 통해 메모리 뱅크에 일괄적으로 라이트하는 단계; 리드 명령 인가 시, 상기 메모리 뱅크에 저장된 데이터를 비교하고 압축하여 압축 데이터를 생성하고, 상기 복수의 글로벌 라인 중 선택된 글로벌 라인으로 전송하는 단계; 상기 선택된 글로벌 라인으로 전송되는 상기 압축 데이터를 제 1 테스트 데이터로서 상기 입출력 패드로 출력하는 단계; 상기 압축 데이터를 상기 선택된 글로벌 라인 및 선택되지 않은 상기 글로벌 라인 중 적어도 하나 이상의 글로벌 라인으로 전송하는 단계; 상기 글로벌 라인에 전송된 각각의 압축 데이터를 조합하는 단계; 및 상기 조합 결과를 제 2 테스트 데이터로서 상기 입출력 패드로 출력하는 단계를 포함한다.
본 기술에 의하면 신뢰성 있는 반도체 메모리 장치의 설계가 가능하다.
도 1은 일반적인 반도체 메모리 장치의 블록도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로를 나타낸 블록도,
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로를 나타낸 블록도,
도 4는 도 3의 조합 출력부의 구체적인 실시예를 나타낸 블록도,
도 5는 도 4의 조합부의 구체적인 실시예를 나타낸 회로도,
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법을 나타낸 흐름도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로를 나타낸 블록도이다. 도시된 반도체 메모리 장치의 테스트 회로는 앞서 검토한 멀티 비트 병렬 테스트를 수행하기 위한 회로이다.
멀티 비트 병렬 테스트를 수행하기 위하여, 우선 입출력 패드를 통하여 메모리 뱅크에 동일한 데이터를 일괄적으로 라이트한다. 이 후 리드 동작 시 메모리 셀에 저장된 복수의 데이터를 압축한 압축 데이터의 레벨을 확인함으로써, 메모리 셀의 불량 여부를 확인할 수 있다. 도 2는 병렬 테스트 모드의 리드 동작을 구현하는 구성을 도시하고 있다.
도 2의 반도체 메모리 장치는 제 1 뱅크(10), 제 2 뱅크(20) 및 출력부(50)를 포함하고, 각각의 뱅크 별로 병렬 테스트를 수행하기 위한 제 1 압축부(30) 및 제 2 압축부(40)를 포함한다. 본 실시예에서는 두 개의 메모리 뱅크에 관한 예시를 설명하고 있으나, 본 테스트 회로는 적어도 하나의 메모리 뱅크를 포함하는 모든 반도체 메모리 장치에 적용될 수 있다. 당업자라면, 메모리 뱅크와 압축부의 구성 및 연결관계는 멀티 비트의 데이터를 압축하여 압축 데이터를 생성하는 컨셉으로 다양하게 설계될 수 있음을 알 수 있을 것이다.
상기 제 1 압축부(30) 및 제 2 압축부(40)는 제 1 테스트 모드 신호(TM1)를 수신하여 동작한다. 상기 제 1 테스트 모드 신호(TM1)는 병렬 테스트 모드 진입 시 활성화되는 신호이다.
상기 제 1 압축부(30)는 상기 제 1 테스트 모드 신호(TM1)가 활성화되면, 제 1 뱅크(10)의 복수의 메모리 셀에 저장된 데이터를 수신하여, 비교하고 압축하여 제 1 압축 데이터(comp1)를 생성한다. 구체적으로 상기 제 1 압축부(30)는 상기 제 1 뱅크(10)에 저장된 데이터가 모두 동일한 레벨인 경우 활성화된 제 1 압축 데이터(comp1)를 생성하다. 병렬 테스트 시 데이터를 압축하는 기법은 일반적인 것으로, 보통 비교되는 데이터가 동일한 경우 하이 레벨을 출력하고, 다른 경우 로우 레벨을 출력하는 논리 게이트를 이용하여 구현된다.
상기 제 2 압축부(40)는 상기 제 1 테스트 모드 신호(TM1)가 활성화되면, 제 2 뱅크(20)의 복수의 메모리 셀에 저장된 데이터를 수신하여, 비교하고 압축하여 제 2 압축 데이터(comp2)를 생성한다. 구체적으로 상기 제 2 압축부(40)는 상기 제 2 뱅크(20)에 저장된 데이터가 모두 동일한 레벨인 경우 활성화된 제 2 압축 데이터(comp2)를 생성하다. 제 2 압축부(40) 또한 일반적으로 비교되는 데이터가 동일한 경우 하이 레벨을 출력하고, 다른 경우 로우 레벨을 출력하는 논리 게이트를 이용하여 구현된다.
병렬 테스트 모드 시 생성되는 상기 제 1 및 제 2 압축 데이터(comp1, 2)는 출력부(50)로 전송되기 위하여 선택된 글로벌 라인(GIO<0:1>)에 실린다. 즉, 복수의 글로벌 라인(GIO<0:3>) 중 일부의 글로벌 라인(GIO<0:1>)만 구동된다. 따라서, 출력부(50)는 선택된 제 1 및 제 2 글로벌 라인(GIO<0:1>)에 실린 압축 데이터(comp1, comp2)를 정렬하여, 제 1 입출력 패드(DQ0)를 통해 테스트 데이터로 출력한다.
따라서, 본 발명의 실시예에 따르면, 제 1 뱅크(10) 및 제 2 뱅크(20)의 메모리 셀에 불량이 있는 지 여부를 제 1 입출력 패드(DQ0)를 통해 간단하게 확인할 수 있다. 그러나, 상기 테스트 시에는 복수의 글로벌 라인(GIO<0:3>) 중 일부의 글로벌 라인(GIO<0:1>)만 구동되기 때문에, 나머지 글로벌 라인(GIO<2:3>)이 정상적인 동작을 하는지 여부는 확인 할 수 없다. 만약 글로벌 라인에 제조 공정에서 발생한 물리적 결함이 있는 경우, 이는 데이터 입출력 동작에 있어 전체 반도체 메모리 장치의 오동작을 야기하게 된다. 따라서, 글로벌 라인의 결함 여부를 확인하는 테스트 회로에 대한 필요성이 대두되었다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로를 나타낸 블록도이다. 도시된 반도체 메모리 장치의 테스트 회로는 앞서 설명한 멀티 비트 병렬 테스트를 수행하고, 글로벌 라인의 결함 여부를 확인하는 테스트를 수행할 수 있다.
도 3의 반도체 메모리 장치의 테스트 회로는 제 1 및 제 2 뱅크(10, 20), 제 1 및 제 2 압축부(30, 40), 제 1 및 제 2 스위치부(60, 70) 및 조합 출력부(80)를 포함한다. 본 실시예에서는 두 개의 메모리 뱅크에 관한 예시를 설명하고 있으나, 본 테스트 회로는 적어도 하나의 메모리 뱅크를 포함하는 모든 반도체 메모리 장치에 적용될 수 있다.
제 1 뱅크(10)와 제 1 압축부(30), 제 2 뱅크(20)와 제 2 압축부(40)의 연결 관계 및 동작은 앞서 검토한 바와 같다. 당업자라면, 메모리 뱅크와 압축부의 구성 및 연결관계는 멀티 비트의 데이터를 압축하여 압축 데이터를 생성하는 컨셉으로 다양하게 설계될 수 있음을 알 수 있을 것이다. 그리고, 이 때 상기 제 1 압축부(30) 및 제 2 압축부(40)는 테스트 모드 동안 상기 압축 데이터(comp1, comp2)를 래치하여 출력하는 래치를 더 포함할 수 있다(적어도 제 2 테스트 모드 신호(TM2)가 활성화되는 시점까지는 해당 값을 유지해야 함). 즉, 병렬 테스트가 종료되고 이후 글로벌 라인 테스트가 수행될 때까지 상기 압축 데이터(comp1, comp2) 값을 유지할 수 있어야 한다.
제 1 스위치부(60) 및 제 2 스위치부(70)는 제 2 테스트 모드 신호(TM2)를 수신하여 동작한다. 상기 제 2 테스트 모드 신호(TM2)는 글로벌 라인 테스트 모드 진입 시 활성화되는 신호이다. 이때, 상기 제 2 테스트 모드 신호(TM2)는 상기 제 1 테스트 모드 신호(TM1)가 활성화된 이후 소정 시간이 경과한 뒤 활성화된다. 즉, 멀티 비트 병렬 테스트가 수행되어 압축 데이터(comp1, comp2)가 입출력 패드(DQ0)를 통해 출력되고 난 뒤, 글로벌 라인 테스트 모드로 진입하여 글로벌 라인의 결함 여부를 테스트하게 된다.
상기 제 1 스위치(60)는 상기 제 2 테스트 모드 신호(TM2)가 인가되면 상기 제 1 압축 데이터(comp1)를 제 3 글로벌 라인(GIO<2>)으로도 전송한다. 도 3에는 제 3 글로벌 라인(GIO<2>)를 예로써 설명하였으나, 선택되지 않은 글로벌 라인 중 적어도 하나 이상의 글로벌 라인으로 상기 제 1 압축 데이터(comp1)를 전송할 수 있다.
상기 제 2 스위치(70)는 상기 제 2 테스트 모드 신호(TM2)가 인가되면 상기 제 2 압축 데이터(comp2)를 제 4 글로벌 라인(GIO<4>)으로도 전송한다. 도 3에는 제 4 글로벌 라인(GIO<4>)를 예로써 설명하였으나, 선택되지 않은 글로벌 라인 중 적어도 하나 이상의 글로벌 라인으로 상기 제 2 압축 데이터(comp2)를 전송할 수 있다.
상기 조합 출력부(80)는 상기 제 2 테스트 모드 신호(TM2)의 활성화 여부에 따라 상기 글로벌 라인(GIO<0:3>)에 실린 데이터 또는 테스트 데이터를 정렬하여 그대로 입출력 패드(DQ<0:1>)로 출력하거나, 상기 글로벌 라인(GIO<0:3>)에 실린 테스트 데이터를 조합하여 그 조합 결과를 상기 입출력 패드(DQ<0:1>) 중 일부로 출력한다.
도 4는 상기 조합 출력부(80)의 구체적인 실시예를 나타낸 블록도이다.
상기 조합 출력부(80)는 선택부(81), 출력부(83) 및 조합부(85)를 포함한다.
상기 선택부(81)는 상기 제 2 테스트 모드 신호(TM2)에 응답하여 상기 글로벌 라인(GIO<0:3>)의 연결을 제어 한다. 만약 상기 제 2 테스트 모드 신호(TM2)가 비활성화 상태이면 상기 글로벌 라인(GIO<0:3>)을 상기 출력부(83)와 연결하고, 만약 상기 제 2 테스트 모드 신호(TM2)가 활성화 상태이면 상기 글로벌 라인(GIO<0:3>)을 상기 조합부(85)와 연결한다. 상기 선택부(81)는 예컨대 스위치 등으로 구현될 수 있다.
상기 출력부(83)는 앞서 설명한 일반적인 출력부(도 1 및 도 2에 도시됨)와 같이 글로벌 라인(GIO<0:3>)을 통해 전송되는 데이터 또는 압축 데이터(comp1, comp2)를 정렬하여 입출력 패드(DQ<0:1>)로 출력한다.
반면 상기 조합부(85)는 글로벌 라인 테스트 모드 시 동일한 압축 데이터(comp1, comp2)가 실린 글로벌 라인의 압축 데이터(comp1, comp2)를 조합하여 그 조합 결과를 테스트 데이터로서 일부 입출력 패드(DQ0)를 통해 출력한다.
도 5는 상기 조합부(85)의 구체적인 실시예를 나타낸 회로도이다.
상기 조합부(85)는 제 1 앤드 조합부(85_1), 제 2 앤드 조합부(85_3) 및 조합 결과 출력부(85_5)를 포함한다.
상기 제 1 앤드 조합부(85_1)는 제 1 및 제 3 글로벌 라인(GIO<0,2>)에 실린 제 1 압축 데이터(comp1)를 앤드 조합한 제 1 조합 결과(comb1)를 출력한다. 구체적으로 상기 제 1 앤드 조합부(85_1)는 복수의 상기 제 1 압축 데이터(comp1)를 수신하는 제 1 낸드 게이트(ND1) 및 상기 제 1 낸드 게이트(ND1)의 출력을 반전시키는 제 1 인버터(IV1)를 포함할 수 있다. 따라서, 상기 제 1 및 제 3 글로벌 라인(GIO<0,2>)에 실린 각각의 상기 제 1 압축 데이터(comp1)가 모두 활성화된 레벨인 경우 활성화된 레벨의 상기 제 1 조합 결과(comb1)를 출력한다. 반면, 상기 제 1 압축 데이터(comp1)는 활성화된 레벨이나, 어느 하나의 글로벌 라인(GIO<0,2>)에 결함이 발생한 경우에는 로우 레벨의 제 1 조합 결과(comb1)를 출력한다.
상기 제 2 앤드 조합부(85_3)는 제 2 및 제 4 글로벌 라인(GIO<1,3>)에 실린 제 2 압축 데이터(comp2)를 앤드 조합한 제 2 조합 결과(comb2)를 출력한다. 구체적으로 상기 제 2 앤드 조합부(85_3)는 복수의 상기 제 2 압축 데이터(comp2)를 수신하는 제 2 낸드 게이트(ND2) 및 상기 제 2 낸드 게이트(ND2)의 출력을 반전시키는 제 2 인버터(IV2)를 포함할 수 있다. 따라서, 상기 제 2 및 제 4 글로벌 라인(GIO<1,3>)에 실린 각각의 상기 제 2 압축 데이터(comp2)가 모두 활성화된 레벨인 경우 활성화된 레벨의 상기 제 2 조합 결과(comb2)를 출력한다. 반면, 상기 제 2 압축 데이터(comp2)는 활성화된 레벨이나, 어느 하나의 글로벌 라인(GIO<1,3>)에 결함이 발생한 경우에는 로우 레벨의 제 2 조합 결과(comb2)를 출력한다.
상기 조합 결과 출력부(85_5)는 상기 제 1 및 제 2 조합 결과(comb1, comb2)를 수신하고 이를 정렬하여 테스트 데이터로서 제 1 입출력 패드(DQ0)로 출력한다. 조합 결과 출력부(85_5)의 구체적인 구성 및 동작은 앞서 검토한 일반적인 출력부(50)와 동일하다.
이와 같이 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로는 멀티 비트 병렬 테스트 시에 출력되는 제 1 테스트 데이터를 통해 메모리 셀 불량을 확인 할 수 있다. 그리고, 이후 글로벌 라인 테스트 시 출력되는 제 2 테스트 데이터를 상기 제 1 테스트 데이터와 비교함으로써 글로벌 라인의 결함 여부를 판단할 수 있다. 만약 제 1 테스트 데이터가 활성화된 레벨로 출력되었음에도 불구하고 제 2 테스트 데이터가 비활성화된 레벨로 출력되었다면, 글로벌 라인에 결함이 있음을 알 수 있다.
즉, 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로는 멀티 비트 병렬 테스트를 수행하여 압축된 데이터를 통해 메모리 셀 불량을 확인 할 수 있고, 이후 상기 압축된 데이터를 복수의 글로벌 라인으로 전송하여 글로벌 라인에 실린 상기 데이터를 조합한 결과를 확인함으로써 글로벌 라인의 결함 여부를 확인 할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법을 나타낸 흐름도이다.
구체적인 테스트 수행 방법은 다음과 같다.
우선, 반도체 메모리 장치에 멀티 비트 병렬 테스트를 수행하기 위하여 제 1 테스트 모드 신호(TM1)를 하이 레벨로 활성화시킨다(S1). 이후, 하이 레벨로 활성화된 라이트 명령(WRITE)이 인가되면(S2), 입출력 패드로 인가된 데이터를 글로벌 라인을 통해 메모리 뱅크 내 복수의 메모리 셀에 일괄적으로 라이트한다(S3).
상기 라이트 동작이 종료한 뒤 하이 레벨로 활성화된 리드 명령(READ)이 인가되면(S4), 상기 메모리 뱅크에 저장된 복수의 데이터를 비교하고 압축하여 압축 데이터를 생성하고, 상기 압축 데이터를 선택된 글로벌 라인으로 전송하여 입출력 패드로 출력한다(S5). 이때, 상기 메모리 뱅크에 저장된 복수의 데이터가 모두 동일한 레벨인 경우 활성화된 상기 압축 데이터를 생성하고, 상기 메모리 뱅크에 저장된 복수의 데이터 중 어느 하나라도 상이한 레벨인 경우 비활성화된 상기 압축 데이터를 생성한다. 입출력 패드를 통해 출력되는 상기 압축 데이터를 통해 메모리 셀의 불량 여부를 판별할 수 있다.
소정 시간 이후 제 2 테스트 모드 신호(TM2)가 하이 레벨로 활성화되면(S6), 상기 압축 데이터를 선택되지 않은 글로벌 라인 중 적어도 하나 이상의 글로벌 라인으로도 전송한다(S7). 그리고 복수의 상기 글로벌 라인에 실린 각각의 상기 압축 데이터를 조합하여 조합 결과를 입출력 패드를 통해 출력한다. 이때, 상기 복수의 글로벌 라인에 실린 각각의 상기 압축 데이터가 모두 활성화된 레벨인 경우 활성화된 레벨의 상기 조합 결과를 출력한다. 반면 상기 압축 데이터는 활성화된 레벨이나, 어느 하나의 글로벌 라인에 결함이 발생한 경우에는 비활성화된 상기 조합 결과를 출력한다.
즉 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법에 의하여, 상기 압축 데이터와 상기 조합 결과를 출력하고 이를 비교함으로써 메모리 셀 불량 및 글로벌 라인의 결함을 검출할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 제 1 뱅크 20 : 제 2 뱅크
30 : 제 1 압축부 40 : 제 2 압축부
50 : 출력부 60 : 제 1 스위치부
70 : 제 2 스위치부 80 : 조합 출력부

Claims (12)

  1. 제 1 테스트 모드 시, 메모리 뱅크 내 복수의 메모리 셀에 저장된 데이터를 비교하고 압축하여 압축 데이터를 생성하고, 상기 압축 데이터를 테스트 데이터로서 선택된 하나의 글로벌 라인을 통해 입출력 패드로 출력하고,
    제 2 테스트 모드 시, 상기 압축 데이터를 복수의 글로벌 라인으로 전송하고, 상기 복수의 글로벌 라인에 실린 각각의 상기 압축 데이터를 조합하여 그 조합 결과를 상기 테스트 데이터로서 상기 입출력 패드로 출력하는 반도체 메모리 장치의 테스트 회로.
  2. 제 1 항에 있어서,
    상기 메모리 뱅크 내 복수의 메모리 셀에 저장된 상기 데이터가 모두 동일한 레벨인 경우 활성화된 상기 압축 데이터를 생성하는 반도체 메모리 장치의 테스트 회로.
  3. 제 1 항에 있어서,
    상기 제 2 테스트 모드 시, 상기 복수의 글로벌 라인에 실린 각각의 상기 압축 데이터가 모두 활성화된 레벨인 경우 활성화된 레벨의 상기 조합 결과를 출력하는 반도체 메모리 장치의 테스트 회로.
  4. 복수의 메모리 셀에 데이터를 저장하고, 노멀 동작 시 상기 데이터를 복수의 글로벌 라인으로 전송하는 메모리 뱅크;
    활성화된 병렬 테스트 모드 신호가 인가되면, 상기 메모리 뱅크에 저장된 데이터를 비교하고 압축하여 압축 데이터를 생성하고 선택된 어느 하나의 글로벌 라인으로 전송하는 압축부;
    활성화된 글로벌 라인 테스트 모드 신호가 인가되면, 상기 압축 데이터를 선택되지 않은 상기 글로벌 라인 중 적어도 하나 이상의 글로벌 라인에도 전송하는 스위치부; 및
    비활성화된 상기 글로벌 라인 테스트 모드 신호가 인가되면 상기 복수의 글로벌 라인을 통해 전송되는 상기 데이터 또는 상기 어느 하나의 글로벌 라인을 통해 전송되는 상기 압축 데이터를 입출력 패드로 출력하고, 활성화된 상기 글로벌 라인 테스트 모드 신호가 인가되면 상기 복수의 글로벌 라인에 실린 각각의 상기 압축 데이터를 조합하여 그 조합 결과를 테스트 데이터로서 상기 입출력 패드로 출력하는 조합 출력부를 포함하는 반도체 메모리 장치의 테스트 회로.
  5. 제 4 항에 있어서,
    상기 글로벌 라인 테스트 모드 신호는 상기 병렬 테스트 모드 신호가 활성화된 이후 소정 시간이 경과한 뒤 활성화되는 반도체 메모리 장치의 테스트 회로.
  6. 제 4 항에 있어서,
    상기 압축부는,
    상기 메모리 뱅크에 저장된 상기 데이터가 모두 동일한 레벨인 경우 활성화된 상기 압축 데이터를 생성하는 반도체 메모리 장치의 테스트 회로.
  7. 제 4 항에 있어서,
    상기 조합 출력부는,
    상기 글로벌 라인 테스트 모드 신호가 비활성화 상태이면 상기 복수의 글로벌 라인을 출력부와 연결하고, 상기 글로벌 라인 테스트 모드 신호가 활성화 상태이면 상기 복수의 글로벌 라인을 조합부와 연결하는 선택부;
    상기 복수의 글로벌 라인을 통해 전송되는 상기 데이터 또는 상기 일부의 글로벌 라인을 통해 전송되는 상기 압축 데이터를 정렬하여 상기 입출력 패드로 출력하는 출력부; 및
    상기 복수의 글로벌 라인에 실린 각각의 상기 압축 데이터를 조합하여 그 조합 결과를 상기 테스트 데이터로서 상기 입출력 패드로 출력하는 조합부를 포함하는 반도체 메모리 장치의 테스트 회로.
  8. 제 7 항에 있어서,
    상기 조합부는,
    상기 복수의 글로벌 라인에 실린 각각의 상기 압축 데이터가 모두 활성화된 레벨인 경우 활성화된 레벨의 상기 조합 결과를 출력하는 반도체 메모리 장치의 테스트 회로.
  9. 제 7 항에 있어서,
    상기 조합부는,
    상기 복수의 글로벌 라인에 실린 각각의 상기 압축 데이터를 수신하여 상기 조합 결과를 생성하는 앤드 게이트를 포함하는 반도체 메모리 장치의 테스트 회로.
  10. 라이트 명령 인가 시, 입출력 패드로 인가된 데이터를 복수의 글로벌 라인을 통해 메모리 뱅크에 일괄적으로 라이트하는 단계;
    리드 명령 인가 시, 상기 메모리 뱅크에 저장된 데이터를 비교하고 압축하여 압축 데이터를 생성하고, 상기 복수의 글로벌 라인 중 선택된 글로벌 라인으로 전송하는 단계;
    상기 선택된 글로벌 라인으로 전송되는 상기 압축 데이터를 제 1 테스트 데이터로서 상기 입출력 패드로 출력하는 단계;
    상기 압축 데이터를 상기 선택된 글로벌 라인 및 선택되지 않은 상기 글로벌 라인 중 적어도 하나 이상의 글로벌 라인으로 전송하는 단계;
    상기 글로벌 라인에 전송된 각각의 압축 데이터를 조합하는 단계; 및
    상기 조합 결과를 제 2 테스트 데이터로서 상기 입출력 패드로 출력하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  11. 제 10 항에 있어서,
    상기 메모리 뱅크에 저장된 데이터를 비교하고 압축하여 압축 데이터를 생성함에 있어, 상기 메모리 뱅크 내에 저장된 상기 데이터가 모두 동일한 레벨인 경우 활성화된 상기 압축 데이터를 생성하는 반도체 메모리 장치의 테스트 방법.
  12. 제 10 항에 있어서,
    상기 글로벌 라인에 전송된 각각의 압축 데이터를 조합함에 있어, 상기 글로벌 라인에 실린 각각의 상기 압축 데이터가 모두 활성화된 레벨인 경우 활성화된 레벨의 상기 조합 결과를 출력하는 반도체 메모리 장치의 테스트 방법.
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