KR20100092297A - 뱅크프리차지신호 생성회로 - Google Patents

뱅크프리차지신호 생성회로 Download PDF

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Abstract

본 발명은 올-뱅크 프리차지신호에 응답하여 제1 프리차지신호의 펄스보다 소정 구간만큼 지연된 구간에서 발생된 펄스를 포함하는 제2 프리차지신호를 생성하는 프리차지신호 생성부; 및 상기 올-뱅크 프리차지신호, 상기 제1 및 제2 프리차지신호를 입력받아 제1 및 제2 뱅크를 프리차지하기 위한 제1 및 제2 뱅크프리차지신호를 생성하는 뱅크프리차지신호생성부를 포함하는 뱅크프리차지신호 생성회로를 제공한다.
Figure P1020090011596
올-뱅크 프리차지, 뱅크프리차지신호

Description

뱅크프리차지신호 생성회로{BANK PRECHARGE SIGNAL GENERATION CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 피크전류를 감소시켜 노이즈 면역성 및 모바일 수신감도를 향상시킬 수 있는 뱅크프리차지신호 생성회로에 관한 것이다.
싱크로너스 디램(SDRAM)은 외부클럭(CLOCK)에 동기되어 동작하는 반도체 메모리 장치로, 초기에 동작전원전압(VDD)이 인가된 후 외부 커맨드들이 순차적으로 입력되어 반도체 메모리 장치를 안정화시키는 작업이 요구된다. 특히, 싱크로너스 디램(SDRAM)은 모든 동작이 프리차지(Precharge) 상태에서 동작이 이루어지므로, 프리자치 동작은 매우 중요하다.
멀티(Multi) 뱅크 구조를 갖는 반도체 메모리 장치의 프리차지 동작에는 모든 뱅크에 대해 동시에 프리차지를 수행하는 올-뱅크 프리차지 동작과 각각의 뱅크 별로 프리차지를 수행하는 싱글-뱅크 프리차지 동작이 있다. 올-뱅크 프리차지 동작의 경우 모든 뱅크의 프리차지가 동시에 수행되기 때문에 피크전류(peak current)가 증가하는데, 이를 종래기술에 따른 뱅크프리차지 신호 생성회로의 동작을 설명하기 위한 타이밍도를 도시한 도 1을 참고하여 설명하면 다음과 같다.
도시된 바와 같이, 프리차지신호(PCGP)의 펄스가 입력될 때 올-뱅크 프리차지 신호(ICAR<4>)가 하이레벨이면 올-뱅크 프리차지 동작이 개시된다. 즉, 하이레벨의 올-뱅크 프리차지 신호(ICAR<4>)와 하이레벨의 프리차지 펄스(PCGP)가 입력되면 8 뱅크 구조의 반도체 메모리 장치에서 제1 내지 제8 뱅크를 모두 프리차지시키기 위한 제1 내지 제8 뱅크프리차지 신호(PCGP_BA<0:7>)가 동시에 하이레벨로 인에이블된다.(X)
이와 같이 제1 내지 제8 뱅크에 대한 프리차지 동작이 동시에 개시되면 올-뱅크 프리차지 동작 개시 시점에서 소모되는 피크전류(peak current)를 급격히 증가시키고, 피크전류(peak current)의 급격한 증가는 노이즈 면역성(noise immunity) 및 모바일 수신감도를 열화시키는 문제 요인으로 작용한다.
본 발명은 올-뱅크 프리차지 동작에서 다수의 뱅크를 소정의 지연구간 간격으로 순차적으로 프리차지시켜 피크전류를 감소시킴으로써, 노이즈 면역성 및 모바일 수신감도를 향상시킬 수 있는 뱅크프리차지신호 생성회로를 개시한다.
이를 위해 본 발명은 올-뱅크 프리차지신호에 응답하여 제1 프리차지신호의 펄스보다 소정 구간만큼 지연된 구간에서 발생된 펄스를 포함하는 제2 프리차지신호를 생성하는 프리차지신호 생성부; 및 상기 올-뱅크 프리차지신호, 상기 제1 및 제2 프리차지신호를 입력받아 제1 및 제2 뱅크를 프리차지하기 위한 제1 및 제2 뱅크프리차지신호를 생성하는 뱅크프리차지신호생성부를 포함하는 뱅크프리차지신호 생성회로를 제공한다.
또한, 본 발명은 올-뱅크 프리차지신호가 인에이블된 상태에서 제1 프리차지신호의 펄스가 입력되는 경우 인에에블되는 제1 뱅크프리차지신호를 생성하는 제1 뱅크프리차지신호 생성부; 및 상기 올-뱅크 프리차지신호가 인에이블된 상태에서 제2 프리차지신호의 펄스가 입력되는 경우 인에에블되는 제2 뱅크프리차지신호를 생성하는 제2 뱅크프리차지신호 생성부를 포함하되, 상기 제2 프리차지신호의 펄스는 상기 제1 프리차지신호의 펄스보다 소정 구간 지연되어 입력되는 뱅크프리차지신호 생성회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 뱅크프리차지 신호 생성회로의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본발명의 일 실시예에 따른 뱅크프리차지 신호 생성회로는 프리차지신호 생성부(1) 및 뱅크프리차지신호 생성부(2)로 구성된다. 프리차지신호 생성부(1)는 지연신호 생성부(10) 및 지연신호 처리부(12)로 구성된다.
지연신호 생성부(10)는, 도 3에 도시된 바와 같이, 제1 프리차지신호(PCGP1) 및 올-뱅크 프리차지신호(ICAR<4>)를 입력받아 제어신호(S1) 및 반전제어신호(S1B)를 생성하는 논리부(100)와, 제어신호(S1) 및 반전제어신호(S1B)에 응답하여 제1 프리차지신호(PCGP1)를 전달하는 전달게이트(T10)와, 전달게이트(T10)의 출력신호를 소정 구간만큼 지연시켜 제1 지연프리차지신호(PCGd1)를 생성하는 제1 지연부(101)와, 제1 지연부(101)의 출력신호를 소정 구간만큼 지연시켜 제2 지연프리차지신호(PCGd2)를 생성하는 제2 지연부(102)와, 제2 지연부(102)의 출력신호를 소정 구간만큼 지연시켜 제3 지연프리차지신호(PCGd3)를 생성하는 제3 지연부(103)와, 제1 프리차지신호(PCGP1)를 소정 구간만큼 지연시키는 제4 지연부(104)와, 제어신호(S1) 및 반전제어신호(S1B)에 응답하여 제4 지연부(104)의 출력신호를 전달하는 전달게이트(T11)와, 파워업구간에서 하이레벨인 파워업신호(PWRUP)에 응답하여 노드(nd11)를 로우레벨로 초기화하는 초기화소자인 NMOS 트랜지스터(N10)로 구성된다. 여기서, 제1 프리차지신호(PCGP1)는 뱅크 프리차지 동작을 위해 펄스로 입력되 는 신호이고, 올-뱅크 프리차지신호(ICAR<4>)는 싱글-뱅크 프리차지 동작에서는 로우레벨, 올-뱅크 프리차지 동작에서는 하이레벨인 신호이다.
이와 같은 구성의 지연신호 생성부(10)는 싱글-뱅크 프리차지 동작에서 로우레벨인 올-뱅크 프리차지신호(ICAR<4>)에 의해 모두 로우레벨인 제1 내지 제3 지연프리차지신호(PCGd1~PCGd3)를 생성하고, 제1 프리차지신호(PCGP1)를 제4 지연부(104)의 지연구간만큼 지연시켜 제4 지연프리차지신호(PCGd4)를 생성한다. 또한, 지연신호 생성부(10)는 올-뱅크 프리차지 동작에서 하이레벨인 제1 프리차지신호(PCGP1) 및 올-뱅크 프리차지신호(ICAR<4>)에 의해 로우레벨의 제4 지연프리차지신호(PCGd4)를 생성하고, 제1 프리차지신호(PCGP1)를 제1 지연부(101)의 지연구간만큼 지연시켜 제1 지연프리차지신호(PCGd1)를 생성하며, 제1 지연부(101)의 출력신호를 제2 지연부(102)의 지연구간만큼 지연시켜 제2 지연프리차지신호(PCGd2)를 생성하고, 제2 지연부(102)의 출력신호를 제3 지연부(103)의 지연구간만큼 지연시켜 제3 지연프리차지신호(PCGd3)를 생성한다.
지연신호 처리부(12)는, 도4에 도시된 바와 같이, 제1 지연프리차지신호(PCGd1) 및 제4 지연프리차지신호(PCGd4)를 입력받아 논리합 연산을 수행하여 제2 프리차지신호(PCGP2)를 생성하는 논리부(120)와, 제2 지연프리차지신호(PCGd2) 및 제4 지연프리차지신호(PCGd4)를 입력받아 논리합 연산을 수행하여 제3 프리차지신호(PCGP3)를 생성하는 논리부(121)와, 제3 지연프리차지신호(PCGd3) 및 제4 지연프리차지신호(PCGd4)를 입력받아 논리합 연산을 수행하여 제4 프리차지신호(PCGP4)를 생성하는 논리부(122)로 구성된다.
이와 같이 구성된 지연신호 처리부(12)는 싱글-뱅크 프리차지 동작에서 모두 로우레벨인 제1 내지 제3 지연프리차지신호(PCGd1~PCGd3)에 의해 제4 지연프리차지신호(PCGd4)를 버퍼링하여 제2 내지 제4 프리차지신호(PCGP2~PCGP4)를 생성한다. 한편, 지연신호 처리부(12)는 올-뱅크 프리차지 동작에서 로우레벨의 제4 지연프리차지신호(PCGd4)에 의해 제1 지연프리차지신호(PCGd1)를 버퍼링하여 제2 프리차지신호(PCGP2)를 생성하고, 제2 지연프리차지신호(PCGd2)를 버퍼링하여 제3 프리차지신호(PCGP3)를 생성하며, 제3 지연프리차지신호(PCGd3)를 버퍼링하여 제4 프리차지신호(PCGP4)를 생성한다.
뱅크프리차지신호 생성부(2)는, 도 5에 도시된 바와 같이, 제1 내지 제4 뱅크프리차지신호 생성부(20~23)로 구성된다. 여기서, 제1 내지 제4 뱅크프리차지신호 생성부(20~23)는 입출력되는 신호에서 차이를 보일뿐 동일한 구성으로 구현되므로, 이하, 제1 뱅크프리차지신호 생성부(20)의 구성을 중심으로 보다 구체적으로 살펴본다.
제1 뱅크프리차지신호 생성부(20)는 전원전압과 노드(nd20) 사이에 연결되어 제1 프리차지신호(PCGP1)에 응답하여 턴온되는 PMOS 트랜지스터(P20)와, 노드(nd20)와 노드(nd21) 사이에 연결되어 제1 프리차지신호(PCGP1)에 응답하여 턴온되는 NMOS 트랜지스터(N200)와, 노드(nd21)와 접지전압(VSS) 사이에 연결되어 제1 뱅크선택신호(BANKT<0>)에 응답하여 턴온되는 NMOS 트랜지스터(N201)와, 올-뱅크 프리차지신호(ICAR<4>)와 접지전압을 입력받아 논리연산을 수행하는 논리부(200)와, 노드(nd21)와 접지전압(VSS) 사이에 연결되어 논리부(200)의 출력신호에 응답 하여 턴온되는 NMOS 트랜지스터(N202)와, 노드(nd20)의 신호를 반전시켜 제1 및 제2 뱅크프리차지신호(PCGPBA<0:1>)를 생성하는 인버터(IV20)와, 제1 및 제2 뱅크프리차지신호(PCGPBA<0:1>)에 응답하여 턴온되는 PMOS 트랜지스터(P21)로 구성된다.
이와같은 구성의 제1 뱅크프리차지신호 생성부(20)는 싱글-뱅크 프리차지 동작에서 제1 프리차지신호(PCGP1)의 펄스가 입력되는 상태에서 제1 뱅크선택신호(BANKT<0>)가 하이레벨로 입력되면 제1 뱅크프리차지신호(PCGPBA<0>)를 하이레벨로 인에이블시키고, 제2 뱅크선택신호(BANKT<1>)가 하이레벨로 입력되면 제2 뱅크프리차지신호(PCGPBA<1>)를 하이레벨로 인에이블시킨다. 여기서, 제1 및 제2 뱅크선택신호(BANKT<0:1>)는 각각 제1 및 제2 뱅크를 선택하기 위한 신호이고, 제1 및 제2 뱅크프리차지신호(PCGPBA<0:1>)는 각각 제1 및 제2 뱅크를 프리차지하기 위한 신호이다. 한편, 제1 뱅크프리차지신호 생성부(20)는 올-뱅크 프리차지 동작에서 하이레벨인 올-뱅크 프리차지신호(ICAR<4>)에 의해 제1 프리차지신호(PCGP1)의 펄스가 입력될 때 제1 및 제2 뱅크프리차지신호(PCGPBA<0:1>)를 모두 하이레벨로 인에이블시켜 제1 및 제2 뱅크를 프리차지시킨다.
앞서, 설명한 바와 같이, 제2 내지 제4 뱅크프리차지신호 생성부(21~23)는 제1 뱅크프리차지신호 생성부(20)와 동일한 회로적 구현을 가지므로, 구성에 대한 구체적 설명은 생략하고, 동작만을 살펴보면 다음과 같다. 제2 내지 제4 뱅크프리차지신호 생성부(21~23)는 싱글-뱅크 프리차지 동작에서 제2 프리차지신호(PCGP2)의 펄스가 입력될 때 제3 내지 제8 뱅크선택신호(BANKT<3:8>) 중 하이레벨로 입력되는 신호에 의해 선택된 뱅크를 프리차지시킨다. 한편, 제2 내지 제4 뱅크프리차 지신호 생성부(21~23)는 올-뱅크 프리차지 동작에서 하이레벨인 올-뱅크 프리차지신호(ICAR<4>)에 의해 제2 프리차지신호(PCGP2)의 펄스가 입력될 때 제3 및 제4 뱅크프리차지신호(PCGPBA<2:3>)를 모두 하이레벨로 인에이블시켜 제3 및 제4 뱅크를 프리차지시키고, 제3 프리차지신호(PCGP3)의 펄스가 입력될 때 제5 및 제6 뱅크프리차지신호(PCGPBA<4:5>)를 모두 하이레벨로 인에이블시켜 제5 및 제6 뱅크를 프리차지시키며, 제4 프리차지신호(PCGP4)의 펄스가 입력될 때 제7 및 제8 뱅크프리차지신호(PCGPBA<6:7>)를 모두 하이레벨로 인에이블시켜 제7 및 제8 뱅크를 프리차지시킨다.
이상 살펴본 뱅크프리차지 신호 생성회로의 동작을 싱글-뱅크 프리차지 동작과 올-뱅크 프리차지 동작으로 나누어 살펴보면 다음과 같다.
이하, 싱글-뱅크 프리차지 동작을 살펴본다.
우선, 지연신호 생성부(10)의 논리부(100)는 로우레벨의 올-뱅크 프리차지신호(ICAR<4>)를 입력받아 하이레벨의 제어신호(S1)와 로우레벨의 반전제어신호(S1B)를 생성하여 전달게이트(T10)는 턴오프시키고, 전달게이트(T11)은 턴온시킨다. 따라서, 지연신호 생성부(10)는 파워업구간에서 로우레벨로 구동되는 노드(nd11)의 신호에 의해 모두 로우레벨인 제1 내지 제3 지연프리차지신호(PCGd1~PCGd3)를 생성하고, 제1 프리차지신호(PCGP1)를 제4 지연부(104)의 지연구간만큼 지연시켜 제4 지연프리차지신호(PCGd4)를 생성한다.
다음으로, 지연신호 처리부(12)는 싱글-뱅크 프리차지 동작에서 모두 로우레벨인 제1 내지 제3 지연프리차지신호(PCGd1~PCGd3)에 의해 제4 지연프리차지신 호(PCGd4)를 버퍼링하여 제2 내지 제4 프리차지신호(PCGP2~PCGP4)를 생성한다.
다음으로, 뱅크프리차지신호 생성부(2)는 로우레벨인 올-뱅크 프리차지신호(ICAR<4>)에 의해 프리차지신호의 펄스가 입력될 때 선택된 뱅크를 프리차지시키기 위한 뱅크선택신호를 하이레벨로 인에이블시킨다. 예를 들어, 제1 프리차지신호(PCGP1)의 펄스가 입력될 때 제2 뱅크를 선택하기 위한 제2 뱅크선택신호(BANKT<1>)가 하이레벨인 경우 제2 뱅크를 프리차지하기 위한 제2 뱅크프리차지신호(PCGPBA<1>)를 하이레벨로 인에이블시키고, 제2 프리차지신호(PCGP2)의 펄스가 입력될 때 제4 뱅크를 선택하기 위한 제4 뱅크선택신호(BANKT<3>)가 하이레벨인 경우 제4 뱅크를 프리차지하기 위한 제4 뱅크프리차지신호(PCGPBA<3>)를 하이레벨로 인에이블시킨다.
이하, 올-뱅크 프리차지 동작을 살펴본다.
우선, 지연신호 생성부(10)의 논리부(100)는 하이레벨의 올-뱅크 프리차지신호(ICAR<4>) 및 제1 프리차지신호(PCGP1)를 입력받아 로우레벨의 제어신호(S1)와 하이레벨의 반전제어신호(S1B)를 생성하여 전달게이트(T10)는 턴온시키고, 전달게이트(T11)은 턴오프시킨다. 따라서, 지연신호 생성부(10)는 로우레벨의 제4 지연프리차지신호(PCGd4)를 생성하고, 제1 프리차지신호(PCGP1)의 펄스가 발생된 구간부터 제1 지연부(101)의 지연구간만큼 지연된 구간에서 펄스가 발생되는 제1 지연프리차지신호(PCGd1)를 생성하며, 제1 지연프리차지신호(PCGd1)의 펄스가 발생된 구간부터 제2 지연부(102)의 지연구간만큼 지연된 구간에서 펄스가 발생되는 제2 지연프리차지신호(PCGd2)를 생성하고, 제2 지연프리차지신호(PCGd2)의 펄스가 발생된 구간부터 제3 지연부(103)의 지연구간만큼 지연된 구간에서 펄스가 발생되는 제3 지연프리차지신호(PCGd3)를 생성한다. 이상을 정리하면 올-뱅크 프리차지 동작에서 지연신호 생성부(10)에서 생성되는 제1 내지 제3 지연프리차지신호(PCGd1~PCGd3)의 펄스는 순차적으로 발생된다.
다음으로, 지연신호 처리부(12)는 올-뱅크 프리차지 동작에서 로우레벨의 제4 지연프리차지신호(PCGd4)에 의해 제1 지연프리차지신호(PCGd1)를 버퍼링하여 제2 프리차지신호(PCGP2)를 생성하고, 제2 지연프리차지신호(PCGd2)를 버퍼링하여 제3 프리차지신호(PCGP3)를 생성하며, 제3 지연프리차지신호(PCGd3)를 버퍼링하여 제4 프리차지신호(PCGP4)를 생성한다.
다음으로, 뱅크프리차지신호 생성부(2)는 하이레벨인 올-뱅크 프리차지신호(ICAR<4>) 및 제1 프리차지신호(PCGP1)의 펄스를 입력받아 하이레벨로 인에이블된 제1 및 제2 뱅크프리차지신호(PCGPBA<0:1>)를 생성한다. 따라서, 제1 및 제2 뱅크가 동시에 프리차지된다. 또한, 뱅크프리차지신호 생성부(2)는 제2 프리차지신호(PCGP2)의 펄스가 입력될 때 하이레벨의 제3 및 제4 뱅크프리차지신호(PCGPBA<2:3>)를 생성하여 제3 및 제4 뱅크를 동시에 프리차지시키고, 제3 프리차지신호(PCGP3)의 펄스가 입력될 때 하이레벨의 제5 및 제6 뱅크프리차지신호(PCGPBA<4:5>)를 생성하여 제5 및 제6 뱅크를 동시에 프리차지시키며, 제4 프리차지신호(PCGP4)의 펄스가 입력될 때 하이레벨의 제7 및 제8 뱅크프리차지신호(PCGPBA<6:7>)를 생성하여 동시에 제7 및 제8 뱅크를 프리차지시킨다.
이상 살펴본 바와 같이, 본 실시예의 뱅크프리차지 신호 생성회로에 의해 올 -뱅크 프리차지 동작을 수행하는 경우 도 6의 (Y)에 도시된 바와 같이 제1 및 제2 뱅크를 프리차지하기 위한 제1 및 제2 뱅크프리차지신호(PCGPBA<0:1>)가 하이레벨로 인에이블되고 난 후, 제3 및 제4 뱅크를 프리차지하기 위한 제3 및 제4 뱅크프리차지신호(PCGPBA<2:3>)가 하이레벨로 인에이블된다. 또한, 소정 구간 경과 후 제5 및 제6 뱅크를 프리차지하기 위한 제5및 제6 뱅크프리차지신호(PCGPBA<4:5>)가 하이레벨로 인에이블되고 난 후, 제7 및 제8 뱅크를 프리차지하기 위한 제7 및 제8 뱅크프리차지신호(PCGPBA<6:7>)가 하이레벨로 인에이블된다.
이와 같이, 본 실시예의 뱅크프리차지 신호 생성회로는 종래와 달리 올-뱅크 프리차지 동작 시 모든 뱅크를 동시에 프리차지 않고 2개의 뱅크를 순차적으로 프리차지시킨다. 따라서, 도 7의 (Z)에 도시된 바와 같이 본 실시예의 뱅크프리차지 신호 생성회로에 있어 올뱅크 프리차지 동작 개시시점에서 소모되는 피크전류(peak current)는 종래에 비해 크게 감소된다.
도 1은 종래기술에 따른 뱅크프리차지 신호 생성회로의 동작을 설명하기 위한 타이밍도를 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 뱅크프리차지 신호 생성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 뱅크프리차지 신호 생성회로에 포함된 지연프리차지신호 생성부의 회로도이다.
도 4는 도 2에 도시된 뱅크프리차지 신호 생성회로에 포함된 프리차지펄스 생성부의 회로도이다.
도 5는 도 2에 도시된 뱅크프리차지 신호 생성회로에 포함된 뱅크프리차지신호 생성부의 회로도이다.
도 6은 도 2에 도시된 뱅크프리차지 신호 생성회로의 동작을 설명하기 위한 타이밍도를 도시한 도면이다.
도 7은 도 2에 도시된 뱅크프리차지 신호 생성회로를 사용하는 경우 피크전류가 감소되는 효과를 보여주기 위한 도면이다.

Claims (20)

  1. 올-뱅크 프리차지신호에 응답하여 제1 프리차지신호의 펄스보다 소정 구간만큼 지연된 구간에서 발생된 펄스를 포함하는 제2 프리차지신호를 생성하는 프리차지신호 생성부; 및
    상기 올-뱅크 프리차지신호, 상기 제1 및 제2 프리차지신호를 입력받아 제1 및 제2 뱅크를 프리차지하기 위한 제1 및 제2 뱅크프리차지신호를 생성하는 뱅크프리차지신호생성부를 포함하는 뱅크프리차지신호 생성회로.
  2. 제 1 항에 있어서, 상기 프리차지신호 생성부는
    상기 제1 프리차지신호를 상기 올-뱅크 프리차지신호에 의해 결정되는 지연구간만큼 지연시켜 제1 및 제2 지연프리차지신호를 생성하는 지연신호 생성부; 및
    상기 제1 및 제2 지연프리차지신호를 입력받아 상기 제2 프리차지신호를 생성하는 지연신호 처리부를 포함하는 뱅크프리차지신호 생성회로.
  3. 제 2 항에 있어서, 상기 지연신호 생성부는 상기 제1 프리차지신호의 펄스가 입력되는 구간에서 상기 올-뱅크 프리차지신호가 인에이블되는 경우 상기 제1 프리차지신호를 제1 지연구간만큼 지연시켜 상기 제1 지연프리차지신호로 전달하고, 상 기 제1 프리차지신호의 펄스가 입력되지 않거나 상기 올-뱅크 프리차지신호가 디스에이블되는 경우 상기 제1 프리차지신호를 제2 지연구간만큼 지연시켜 상기 제2 지연프리차지신호로 전달하는 뱅크프리차지신호 생성회로.
  4. 제 3 항에 있어서, 상기 지연신호 생성부는
    상기 제1 프리차지신호 및 상기 올-뱅크 프리차지신호를 입력받아 논리연산을 수행하는 논리부;
    상기 논리부의 출력신호에 응답하여 상기 제1 프리차지신호를 전달하는 제1 전달소자;
    상기 제1 전달소자의 출력신호를 소정구간 지연시켜 상기 제1 지연프리차지신호를 생성하는 제1 지연부;
    상기 제1 프리차지신호를 소정구간 지연시키는 제2 지연부; 및
    상기 논리부의 출력신호에 응답하여 상기 제2 지연부의 출력신호를 제2 지연프리차지신호로 전달하는 제2 전달소자를 포함하는 뱅크프리차지신호 생성회로.
  5. 제 3 항에 있어서, 상기 지연신호 생성부는 파워업신호에 응답하여 상기 제1 전달소자의 출력노드를 초기화하는 초기화소자를 더 포함하는 뱅크프리차지신호 생성회로.
  6. 제 1 항에 있어서, 상기 지연신호 처리부는 상기 제1 지연프리차지신호의 펄스가 입력되거나 상기 제2 지연프리차지신호의 펄스가 입력될 때 상기 제2 프리차지신호의 펄스를 생성하는 뱅크프리차지신호 생성회로.
  7. 제 1 항에 있어서, 상기 뱅크프리차지신호생성부는
    상기 올-뱅크 프리차지신호가 인에이블된 상태에서 상기 제1 프리차지신호의 펄스가 입력되는 경우 인에에블되는 상기 제1 뱅크프리차지신호를 생성하는 제1 뱅크프리차지신호 생성부; 및
    상기 올-뱅크 프리차지신호가 인에이블된 상태에서 상기 제2 프리차지신호의 펄스가 입력되는 경우 인에에블되는 상기 제2 뱅크프리차지신호를 생성하는 제2 뱅크프리차지신호 생성부를 포함하는 뱅크프리차지신호 생성회로.
  8. 제 7 항에 있어서, 상기 제1 뱅크프리차지신호 생성부는
    전원전압과 제1 노드 사이에 연결되어, 상기 제1 프리차지신호에 응답하여 턴온되는 제1 구동소자;
    상기 제1 노드와 제2 노드 사이에 연결되어, 상기 제1 프리차지신호에 응답 하여 턴온되는 제2 구동소자; 및
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 올-뱅크 프리차지신호에 응답하여 턴온되는 제3 구동소자를 포함하는 뱅크프리차지신호 생성회로.
  9. 제 8 항에 있어서, 상기 제1 뱅크프리차지신호 생성부는
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 제1 뱅크를 선택하기 위한 제1 뱅크선택신호에 응답하여 턴온되는 제4 구동소자를 더 포함하는 뱅크프리차지신호 생성회로.
  10. 제 9 항에 있어서, 상기 제1 구동소자는 PMOS 트랜지스터이고, 상기 제2 내지 제4 구동소자는 NMOS 트랜지스터인 뱅크프리차지신호 생성회로.
  11. 제 7 항에 있어서, 상기 제2 뱅크프리차지신호 생성부는
    전원전압과 제1 노드 사이에 연결되어, 상기 제2 프리차지신호에 응답하여 턴온되는 제1 구동소자;
    상기 제1 노드와 제2 노드 사이에 연결되어, 상기 제2 프리차지신호에 응답하여 턴온되는 제2 구동소자; 및
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 올-뱅크 프리차지신호에 응답하여 턴온되는 제3 구동소자를 포함하는 뱅크프리차지신호 생성회로.
  12. 제 11 항에 있어서, 상기 제2 뱅크프리차지신호 생성부는
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 제2 뱅크를 선택하기 위한 제2 뱅크선택신호에 응답하여 턴온되는 제4 구동소자를 더 포함하는 뱅크프리차지신호 생성회로.
  13. 제 12 항에 있어서, 상기 제1 구동소자는 PMOS 트랜지스터이고, 상기 제2 내지 제4 구동소자는 NMOS 트랜지스터인 뱅크프리차지신호 생성회로.
  14. 올-뱅크 프리차지신호가 인에이블된 상태에서 제1 프리차지신호의 펄스가 입력되는 경우 인에에블되는 제1 뱅크프리차지신호를 생성하는 제1 뱅크프리차지신호 생성부; 및
    상기 올-뱅크 프리차지신호가 인에이블된 상태에서 제2 프리차지신호의 펄스가 입력되는 경우 인에에블되는 제2 뱅크프리차지신호를 생성하는 제2 뱅크프리차지신호 생성부를 포함하되, 상기 제2 프리차지신호의 펄스는 상기 제1 프리차지신 호의 펄스보다 소정 구간 지연되어 입력되는 뱅크프리차지신호 생성회로.
  15. 제 14 항에 있어서, 상기 제1 뱅크프리차지신호 생성부는
    전원전압과 제1 노드 사이에 연결되어, 상기 제1 프리차지신호에 응답하여 턴온되는 제1 구동소자;
    상기 제1 노드와 제2 노드 사이에 연결되어, 상기 제1 프리차지신호에 응답하여 턴온되는 제2 구동소자; 및
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 올-뱅크 프리차지신호에 응답하여 턴온되는 제3 구동소자를 포함하는 뱅크프리차지신호 생성회로.
  16. 제 15 항에 있어서, 상기 제1 뱅크프리차지신호 생성부는
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 제1 뱅크를 선택하기 위한 제1 뱅크선택신호에 응답하여 턴온되는 제4 구동소자를 더 포함하는 뱅크프리차지신호 생성회로.
  17. 제 16 항에 있어서, 상기 제1 구동소자는 PMOS 트랜지스터이고, 상기 제2 내지 제4 구동소자는 NMOS 트랜지스터인 뱅크프리차지신호 생성회로.
  18. 제 14 항에 있어서, 상기 제2 뱅크프리차지신호 생성부는
    전원전압과 제1 노드 사이에 연결되어, 상기 제2 프리차지신호에 응답하여 턴온되는 제1 구동소자;
    상기 제1 노드와 제2 노드 사이에 연결되어, 상기 제2 프리차지신호에 응답하여 턴온되는 제2 구동소자; 및
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 올-뱅크 프리차지신호에 응답하여 턴온되는 제3 구동소자를 포함하는 뱅크프리차지신호 생성회로.
  19. 제 18 항에 있어서, 상기 제2 뱅크프리차지신호 생성부는
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 제2 뱅크를 선택하기 위한 제2 뱅크선택신호에 응답하여 턴온되는 제4 구동소자를 더 포함하는 뱅크프리차지신호 생성회로.
  20. 제 19 항에 있어서, 상기 제1 구동소자는 PMOS 트랜지스터이고, 상기 제2 내지 제4 구동소자는 NMOS 트랜지스터인 뱅크프리차지신호 생성회로.
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