KR20100030226A - 데이터 출력회로 - Google Patents

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Abstract

본 발명에 따른 데이터 출력 회로는 입력 데이터를 인가 받아 복수개의 풀업 신호 및 풀다운 신호를 생성하고, 복수개의 제어신호에 응답하여 상기 풀업 신호 및 풀다운 신호의 인에이블 시점을 가변화하도록 구성되는 프리 드라이빙부; 상기 풀업 신호 및 풀다운 신호에 응답하여 출력 데이터를 생성하는 메인 드라이빙부; 를 포함한다.
출력 데이터, 프리 드라이버, 메인 드라이버

Description

데이터 출력회로{Data Output Circuit}
본 발명은 반도체 메모리 장치의 설계에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 데이터 출력회로에 관한 것이다.
일반적으로 반도체 메모리 장치, 특히 DDR SDRAM(Double Data Rate SDRAM)은 클럭의 라이징 에지(Rising Edge) 뿐만 아니라 폴링 에지(Falling Edge)에도 동기되어 입출력 동작이 수행됨으로써 두 배의 데이터 입출력 속도를 갖는다.
일반적인 반도체 메모리 장치의 데이터 출력 회로는 메인 드라이버(Main Driver)를 통해 패드(Pad)로 데이터를 출력하며, 상기 메인 드라이버를 구동하기 위해 라이징 데이터(Rising Data)와 폴링 데이터(Falling Data)를 입력 받는 프리 드라이버(Pre-Driver)를 포함하고 있다.
슬루 레이트(Slew Rate)는 출력 신호의 전압 레벨이 얼마나 빨리 변하는지를 나타내는 지표로서, 단위 시간당 전압 레벨의 변화량을 나타낸 기울기로 정의할 수 있다. 상기 슬루 레이트가 클수록 출력신호의 기울기가 크며 신호의 레벨 변화가 빠르게 일어난다. 한편, 상기 슬루 레이트가 너무 큰 경우에는 노이즈(Noise)가 심하게 발생하고, 반대로 상기 슬루 레이트가 작은 경우에는 노이즈를 감소시킬 수는 있으나, 데이터의 스큐(Skew)가 심해지는 문제점이 있다.
따라서, 상기 프리 드라이버는 상기 메인 드라이버가 출력하는 데이터의 슬루 레이트를 적절하게 조절하도록 구성된다. 즉, 종래에는 프리 드라이버 단에 저항(Resistor)과 캐패시터(Capacitor)를 이용한 RC 딜레이 컨트롤(RC Delay Control)을 적용하여 메인 드라이버의 턴온 타이밍을 조절함으로써, 데이터의 슬루 레이트를 조절하였다.
그러나 RC 딜레이 컨트롤은 일정한 지연량을 갖고 메인 드라이버의 턴온 타이밍을 조절하기 때문에 PVT(Process, Voltage, Temperature)변화에 따른 정교한 컨트롤이 힘들다. 또한 고속 입출력 동작에는 적용하기 힘든 문제가 있고, RC 딜레이로 인한 프리 드라이버의 대역폭(Bandwidth)이 작아져 메인 드라이버의 출력에 지터(Jitter)가 발생하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 메인 드라이버의 출력의 슬루 레이트를 정교하게 조절할 수 있는 데이터 출력 회로를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 데이터 출력 회로는 입력 데이터를 인가 받아 복수개의 풀업 신호 및 풀다운 신호를 생성하고, 복수개의 제어신호에 응답하여 상기 풀업 신호 및 풀다운 신호의 인에이블 시점을 가변화하도록 구성되는 프리 드라이빙부; 상기 풀업 신호 및 풀다운 신호에 응답하여 출력 데이터를 생성하는 메인 드라이빙부; 를 포함한다.
또한 본 발명의 실시예에 따른 데이터 출력 회로는 입력 데이터를 인가 받아 제 1 및 제 2 풀업 신호를 생성하고, 제 1 및 제 3 제어신호에 응답하여 상기 제 1 및 제 2 풀업 신호의 인에이블 시점을 결정하는 제 1 프리 드라이버; 상기 입력 데이터를 인가 받아 제 1 및 제 2 풀다운 신호를 생성하고, 제 2 및 제 4 제어신호에 응답하여 상기 제 1 및 제 2 풀다운 신호의 인에이블 시점을 결정하는 제 2 프리 드라이버; 및 상기 제 1 및 제 2 풀업 신호, 상기 제 1 및 제 2 풀다운 신호에 응답하여 출력노드를 구동하며, 상기 출력노드에서 출력 데이터를 생성하는 메인 드라이빙부; 를 포함한다.
본 발명에 의하면, 메인 드라이버의 출력의 슬루 레이트를 정교하게 조절할 수 있다.
또한 본 발명에 의하면, 프리 드라이버의 대역폭을 감소시키지 않아 출력 데이터에 지터가 발생하는 것을 최소화 시키며, 메인 드라이버의 턴온 스위칭에 따른 노이즈를 급격히 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 데이터 출력회로의 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 데이터 출력 회로는 프리 드라이빙부(1000) 및 메인 드라이빙부(2000)를 포함한다.
상기 프리 드라이빙부(1000)는 입력 데이터(Din)를 인가 받아 복수개의 풀업 신호(up) 및 풀다운 신호(down)를 생성한다. 상기 프리 드라이빙부(1000)는 복수개의 제어신호(TM)에 응답하여 상기 복수개의 풀업 신호(up) 및 풀다운 신호(down)의 인에이블 시점을 가변화하도록 구성된다.
예를 들어, 상기 프리 드라이빙부(1000)는 입력 데이터(Din)를 인가받고, 제 1 내지 제 4 제어신호(TM1~TM4)에 응답하여 인에이블 시점이 결정되는 제 1 및 제 2 풀업 신호(up1, up2), 제 1 및 제 2 풀다운 신호(down1, down2)를 생성한다. 상기 예시는 설명의 편의를 위한 것이며, 위와 같은 경우에 한정하려는 것은 아니다. 상기 제어신호(TM1~TM4)는, 예를 들어 퓨즈셋(Fuse Set)을 이용한 테스트 모드 신호(Test Mode Signal) 또는 MRS(Mode Register Set)신호를 이용할 수 있다. 그러나 이에 한정하는 것은 아니다.
상기 프리 드라이빙부(1000)는 상기 제 1 및 제 3 제어신호(TM1, TM3)를 입력 받아 상기 제 1 및 제 2 풀업 신호(up1, up2)를 생성하는 제 1 프리 드라이버(100) 및 상기 제 2 및 제 4 제어신호(TM2, TM4)를 입력 받아 상기 제 1 및 제 2 풀다운 신호(down1, down2)를 생성하는 제 2 프리 드라이버(200)로 구성된다. 상기 제 1 풀업 신호(up1)는 상기 제 1 제어신호(TM1)에 응답하여 인에이블 시점이 결정되고, 상기 제 2 풀업 신호(up2)는 상기 제 3 제어신호(TM3)에 응답하여 인에이블 시점이 결정된다. 제 1 및 제 2 풀다운 신호(down1, down2)도 각각 제 2 및 제 4 제어신호(TM2, TM4)에 의해 인에이블 시점이 결정된다. 물론, 위와 같이 한정하는 것은 아니고, 상기 제 1 프리 드라이버(100) 및 제 2 프리 드라이버(200)는 더 많은 수의 제어신호(TM)를 입력 받아 더 많은 수의 풀업 신호(up)와 풀다운 신호(down)를 생성할 수 있다.
따라서, 상기 제 1 프리 드라이버(100) 및 제 2 프리 드라이버(200)로 구성되는 프리 드라이빙부(1000)는 상기 제 1 및 제 2 풀업 신호(up1, up2) 및 제 1 및 제 2 풀다운 신호(down1, down2)의 인에이블 시점을 조절하여 메인 드라이빙부(2000)를 원하는 타이밍에 구동시킬 수 있다.
상기 메인 드라이빙부(2000)는 풀업 드라이버(10)와 풀다운 드라이버(20)를 포함한다. 상기 풀업 드라이버(10)는 상기 제 1 및 제 2 풀업 신호(up1, up2)에 응답하여 출력노드(A)를 풀업 구동하고, 상기 풀다운 드라이버(20)는 상기 제 1 및 제 2 풀다운 신호(down1, down2)에 응답하여 상기 출력노드(A)를 풀다운 구동한다. 출력 데이터(Dout)는 상기 출력노드(A)를 통해 생성된다.
도 2는 도 1의 제 1 프리 드라이버(100)의 구성을 보여주는 도면이다.
상기 제 1 프리 드라이버(100)는 제 1 지연부(110) 및 풀업 위상 혼합부(120)를 포함한다. 상기 제 1 지연부(110)는 입력 데이터(Din)를 일정시간 지연시켜 지연 입력 데이터(d_Din)를 생성한다. 상기 일정 시간은 회로를 설계하는 단계에서 임의로 조절할 수 있다. 예를 들어, 반도체 메모리 장치에서는 상기 일정시간을 30 피코초(Pico seconds, ps) 내지 50 피코초 정도가 될 수 있다. 상기 제 1 지연부(110)는 입력 데이터(Din)를 지연시킬 수 있도록 복수개의 일반적인 버퍼(Buffer)로 구성될 수 있다.
상기 풀업 위상 혼합부(120)는 제 1 및 제 2 위상 혼합기(121, 122)로 구성된다. 상기 제 1 위상 혼합기(121)는 상기 입력 데이터(Din)와 상기 지연 입력 데이터(d_Din)를 인가 받으며, 상기 제 1 제어신호(TM1)에 응답하여 상기 제 1 풀업 신호(up1)의 인에이블 시점을 결정한다. 상기 제 2 위상 혼합기(122)는 상기 입력 데이터(Din)와 상기 지연 입력 데이터(d_Din)를 인가 받으며, 상기 제 3 제어신호(TM3)에 응답하여 상기 제 2 풀업 신호(up1)의 인에이블 시점을 결정한다. 본 발명이 속하는 기술분야의 당업자는 상기 풀업 위상 혼합부를 구성하는 위상 혼합기의 개수를 늘려 더 많은 풀업 신호 및 풀다운 신호를 생성할 수 있음을 알 것이다.
도 3은 도 1의 제 2 프리 드라이버(200)의 구성을 보여주는 도면이다.
상기 제 2 프리 드라이버(200)는, 상기 제 1 프리 드라이버(100)의 구성과 마찬가지로 제 2 지연부(210) 및 풀다운 위상 혼합부(220)를 포함한다. 상기 제 2 지연부(210)는 상기 제 1 프리 드라이버(100)의 제 1 지연부(110)와 동일하게 입력 데이터를 일정시간 지연시켜 지연 입력 데이터(d_Din)를 생성한다. 상기 일정 시간은 제 1 지연부(110)와 동일하게 설정될 수도 있고, 임의로 다른 시간으로 설정할 수도 있다. 즉, 본 발명의 어플리케이션(Application)에 따라 설계자나 사용자가 가변적으로 정할 수 있다.
상기 풀다운 위상 혼합부(220)는 제 3 위상 혼합기 및 제 4 위상 혼합기(221, 222)를 포함한다. 상기 제 3 위상 혼합기(221)는 상기 입력 데이터(Din)와 상기 지연 입력 데이터(d_Din)를 인가 받으며, 상기 제 2 제어신호(TM2)에 응답하여 상기 제 1 풀다운 신호(down1)의 인에이블 시점을 결정한다. 상기 제 4 위상 혼합기(222)는 상기 입력 데이터(Din)와 상기 지연 입력 데이터(d_Din)를 인가 받으며, 상기 제 4 제어신호(TM4)에 응답하여 상기 제 2 풀다운 신호(down2)의 인에이블 시점을 결정한다.
도 4는 도 2에 도시된 제 1 위상 혼합기(121)의 상세한 구성을 보여주는 회로도이다. 상기 제 1 위상 혼합기(121)는 제 1 드라이버(121-1) 및 제 2 드라이버(121-2)를 포함한다. 상기 제 1 드라이버(121-1)는 상기 제 1 제어신호(TM1)에 응답하여 상기 입력 데이터(Din)의 위상(Phase) 쪽으로 비중을 부여하고, 상기 제 2 드라이버(121-2)는 상기 제 1 제어신호(TM1)에 응답하여 상기 지연 입력 데이터(d_Din)의 위상 쪽으로 비중을 부여한다.
상기 제 1 드라이버(121-1)는 상기 제 1 제어신호(TM1)에 응답하여 상기 입력 데이터(Din)의 위상 쪽으로 비중을 부여하도록 상기 입력 데이터(Din)의 지연량을 조절하는 트리 스테이트 인버터(Tri-State Inverter) 두 개가 연결된 형태의 유 닛 드라이버(Unit Driver, UD)를 복수개 포함하고, 마찬가지로 상기 제 2 드라이버(121-2)도 상기 제 1 제어신호(TM1)에 응답하여 상기 지연 입력 데이터(d_Din)의 위상 쪽으로 비중을 부여하도록 상기 지연 입력 데이터(d_Din)의 지연량을 조절하는 트리 스테이트 인버터 두 개가 연결된 형태의 유닛 드라이버(UD)를 복수개 포함할 수 있다.
예를 들어, 상기 제 1 제어신호(TM1)는 복수개의 신호 세트(TM1<0:2>, TM1B<0:2>)로 구성될 수 있는데 복수개의 신호 세트(TM1<0:2>, TM1B<0:2>)는 각각의 유닛 드라이버(UD1~UD6)의 턴온 여부를 결정한다. 상기 제 1 드라이버(121-1)는 제 1 내지 제 3 유닛 드라이버(UD1~UD3)로 구성되고, 상기 제 2 드라이버(121-2)는 제 4 내지 제 6 유닛 드라이버(UD4~UD6)로 구성된다고 할 때, 상기 복수개의 신호 세트(TM1<0:2>, TM1B<0:2>)인 제 1 제어신호(TM1)는 상기 제 1 내지 제 6 유닛 드라이버(UD1~UD6)의 각각의 턴온 여부를 결정한다. 예를 들어, 상기 제 1 제어신호(TM1<0:2>)가 1, 0, 0의 레벨을 갖는 신호들의 세트로 구성된다고 했을 때 상기 제 1 드라이버(121-1)의 제 1 유닛 드라이버(UD1)는 턴오프되고 제 2 및 제 3 유닛 드라이버(UD2, UD3)는 턴온되며, 상기 제 2 드라이버(121-2)의 제 4 유닛 드라이버(UD4)는 턴온되고 제 5 및 제 6 유닛 드라이버(UD5, UD6)는 턴오프된다.
상기 제 1 유닛 드라이버(UD1)는 세 개의 피모스 트랜지스터(P1, P1-1, P1-2)와 세 개의 엔모스 트랜지스터(N1, N1-1, N1-2)를 포함한다. 제 2 유닛 드라이버 내지 제 6 유닛 드라이버(UD2~UD6) 또한 각각 세 개의 피모스 트랜지스터들(P2, P2-1, P2-2, P3, P3-1, P3-2, P4, P4-1, P4-2, P5, P5-1, P5-2, P6, P6-1, P6-2)과 세 개의 엔모스 트랜지스터들(N2, M2-1, N2-2, N3, N3-1, N3-2, N4, N4-1, N4-1, N5, N5-1, N5-2, N6, N6-1, N6-2)을 포함한다.
상기 제 1 드라이버(121-1)를 구성하는 제 1 유닛 드라이버(UD1)와 제 2 드라이버(121-2)를 구성하는 제 4 유닛 드라이버(UD4)의 구성을 대표적으로 살펴보자. 상기 제 1 유닛 드라이버(UD1)는 스위칭(Switching) 기능을 하는 제 1 피모스 트랜지스터(P1) 및 제 2 엔모스 트랜지스터(N2)와 반전(Inverting) 기능을 수행하는 제 1-1 및 제 1-2 피모스 트랜지스터(P1-1, P1-2), 제 1-1 및 제 1-2 엔모스 트랜지스터(N1-1, N1-2)로 구성된다. 상기 제 1 피모스 트랜지스터(P1)는 첫번째 제 1 제어신호(TM1<0>)에 응답하여 턴온 여부가 결정되어 제 1-1 및 제 1-2 피모스 트랜지스터(P1-1, P1-2)에 외부전압(VDDQ)을 공급하고, 상기 제 1 엔모스 트랜지스터(N1)는 첫번째 제 1 제어신호가 반전된 신호(TM1B<0>)에 응답하여 턴온 여부가 결정되어 제 1-1 및 제 1-2 엔모스 트랜지스터(N1-1, N1-2)에 접지전압(VSSQ)을 제공한다. 따라서 제 1 유닛 드라이버(UD1)는 제 1 피모스 트랜지스터(P1) 및 제 1 엔모스 트랜지스터(N1)가 턴온될 때만 입력 데이터(Din)를 두 번 반전시킨다.
상기 제 4 유닛 드라이버(UD4)는 스위칭 기능을 하는 제 4 피모스 트랜지스터(P4) 및 제 4 엔모스 트랜지스터(N4)와 반전 기능을 수행하는 제 4-1 및 제 4-2 피모스 트랜지스터(P4-1, P4-2), 제 4-1 및 제 4-2 엔모스 트랜지스터(N4-1, N4-1)로 구성된다. 상기 제 4 피모스 트랜지스터(P4)는 첫번째 제 1 제어신호가 반전된 신호(TM1B<0>)에 응답하여 턴온 여부가 결정되어 제 4-1 및 제 4-2 피모스 트랜지스터(P4-1, P4-2)에 외부전압(VDDQ)을 공급하고, 상기 제 4 엔모스 트랜지스터(N4) 는 첫번째 제 1 제어신호(TM1<0>)에 응답하여 턴온 여부가 결정되어 제 4-1 및 제 4-2 엔모스 트랜지스터(N4-1, N4-2)에 접지전압(VSSQ)을 제공한다. 따라서 제 4 유닛 드라이버(UD4)는 제 4 피모스 트랜지스터(P4) 및 제 4 엔모스 트랜지스터(N4)가 턴온될 때만 지연 입력 데이터(d_Din)를 두 번 반전시킨다.
상기 제 2 유닛 드라이버(Ud2)는 두번째 제 1 제어신호(TM1<1>)에 응답하여 제 1 유닛 드라이버(UD1)의 출력을 반전시키고, 상기 제 3 유닛 드라이버(UD3)는 세번째 제 1 제어신호(TM1<2>)에 응답하여 제 2 유닛 드라이버(UD2)의 출력을 반전시킨다. 상기 제 5 유닛 드라이버(UD5)는 두번째 제 1 제어신호(TM1<1>)에 응답하여 제 4 유닛 드라이버(UD4)의 출력을 반전시키고, 상기 제 6 유닛 드라이버(UD6)는 세번째 제 1 제어신호(TM1<2>)에 응답하여 제 5 유닛 드라이버(UD5)의 출력을 반전시킨다.
상기 제 2 내지 제 4 위상 혼합기(122, 221, 222) 또한 입력되는 신호만 다를 뿐 제 1 위상 혼합기(121)와 동일한 구성을 갖으므로 제 2 내지 제 4 위상 혼합기(122, 221, 222)의 상세한 구성은 도시하지 않았다.
도 5는 도 1의 메인 드라이빙부(2000)의 상세한 구성을 보여주는 회로도이다.
상기 메인 드라이빙부(2000)는 풀업 드라이버(10)와 풀다운 드라이버(20)를 포함한다. 상기 풀업 드라이버(10)는 상기 풀업 신호(up1, up2)에 응답하여 출력노드(A)를 풀업 구동하는 풀업 트랜지스터들(MP1, MP2)로 구성되고, 상기 풀다운 드라이버(20)는 상기 풀다운 신호(down1, down2)에 응답하여 상기 출력노드(A)를 풀 다운 구동하는 풀다운 트랜지스터들(MN1, MN2)로 구성된다. 본 발명이 속하는 기술 분야의 당업자라면, 메인 드라이빙부를 구성하는 풀업 트랜지스터와 풀다운 트랜지스터의 개수는 풀업 신호와 풀다운 신호의 개수에 맞추어 조절할 수 있음을 알 수 있을 것이다.
도 1 내지 도 5를 참조하여 본 발명의 실시예에 따른 데이터 출력 회로의 동작을 살펴보면 다음과 같다.
먼저, 입력 데이터(Din)가 로우(Low) 레벨인 경우를 살펴보자. 이 경우 출력 데이터(Dout)는 로우 레벨에서 점차 하이(High) 레벨로 천이하게 된다. 상기 제 1 지연부(110)는 상기 로우 레벨의 입력 데이터(Din)를 일정시간 지연시켜 지연 입력 데이터(d_Din)를 생성한다. 상기 로우 레벨의 입력 데이터(Din)와 지연 입력 데이터(d_Din)는 각각 제 1 및 제 2 위상 혼합기(121, 122)로 입력 된다. 또한 상기 제 2 지연부(210)는 상기 로우 레벨의 입력 데이터(Din)를 일정시간 지연시켜 지연 입력 데이터(d_Din)를 생성하고, 상기 입력 데이터(Din)와 상기 지연 입력 데이터(d_Din)는 각각 제 3 및 제 4 위상 혼합기(221, 222)로 입력 된다.
이 때, 상기 제 1 제어신호(TM1<0:2>)는 0, 0, 0의 레벨을 갖는 신호들의 세트가 될 수 있고, 상기 제 2 제어신호(TM2<0:2>)는 1, 0, 0의 레벨을 갖는 신호들의 세트, 상기 제 3 제어신호(TM3<0:2>)는 1, 1, 0의 레벨을 갖는 신호들의 세트, 상기 제 4 제어신호(TM4<0:2>)는 1, 1, 1의 레벨을 갖는 신호들의 세트가 될 수 있다. 상기 제어신호(TM1~TM4)는 앞서 언급한 바와 같이 퓨즈셋을 이용한 테스트 모드 신호 또는 MRS 신호가 될 수 있으므로, 임의로 조절이 가능하다.
상기 제 1 위상 혼합기(121)는 상기 0, 0, 0의 레벨을 갖는 신호들을 제 1 제어신호(TM1<0:2>)로 입력 받는다. 따라서 상기 제 1 위상 혼합기(121)의 제 1 드라이버(121-1)를 구성하는 제 1 내지 제 3 유닛 드라이버(UD1~UD3)는 모두 턴온 되고, 제 2 드라이버(121-2)를 구성하는 제 4 내지 제 6 유닛 드라이버(UD4~UD6)는 모두 턴오프 된다. 따라서, 제 1 드라이버(121-1)는 입력 데이터(Din)의 위상과 동일한 시점에서 인에이블 되는 제 1 풀업 신호(up1)를 생성하게 된다.
상기 제 2 위상 혼합기(122)는 상기 1, 1, 0의 레벨을 갖는 신호들을 제 3 제어신호(TM3<0:2>)로 입력 받는다. 상기 제 2 위상 혼합기(122)의 제 1 드라이버(122-1)를 구성하는 제 1 및 제 2 유닛 드라이버(UD1, UD2)는 턴오프되고, 제 3 유닛 드라이버(UD3)는 턴온된다. 또한 상기 제 2 위상 혼합기(122)의 제 2 드라이버(122-2)를 구성하는 제 4 및 제 5 유닛 드라이버(UD4, UD5)는 턴온되고 제 6 유닛 드라이버(UD6)는 턴오프 된다. 따라서 상기 제 2 위상 혼합기(122)는 입력 데이터(Din)와 지연 입력 데이터(d_Din)의 위상 차이의 2/3가 되는 지점에서 인에이블 되는 제 2 풀업 신호(up2)를 생성한다.
마찬가지로 상기 제 3 위상 혼합기(221)는 상기 1, 0, 0의 레벨을 갖는 신호들을 제 2 제어신호(TM2<0:2>)로 입력 받으므로, 입력 데이터(Din)와 지연 입력 데이터(d_Din)의 위상 차이의 1/3이 되는 지점에서 인에이블 되는 제 1 풀다운 신호(down1)를 생성한다.
상기 제 4 위상 혼합기(222)는 상기 1, 1, 1의 레벨을 갖는 신호들을 제 4 제어신호(TM4<0:2>)로 입력 받으므로, 지연 입력 데이터(d_Din)의 위상과 동일한 시점에 인에이블 되는 제 2 풀다운 신호(down2)를 생성하게 된다.
결과적으로 상기 프리 드라이빙부(1000)는 제 1 풀업 신호(up1)를 가장 먼저 로우로 인에이블 시키고, 차례대로 제 1 풀다운 신호(down1), 제 2 풀업 신호(up2), 제 2 풀다운 신호(down2)를 인에이블 시킨다.
상기 메인 드라이빙부(1000)의 제 1 풀업 트랜지스터(MP1)는 제 1 풀업 신호(up1)를 입력 받아 가장 먼저 턴온되고, 그 다음 제 1 풀다운 트랜지스터(MN1)가 턴오프되며, 그 다음 제 2 풀업 트랜지스터(MP2)가 턴온되고, 마지막으로 제 2 풀다운 트랜지스터(MN2)가 턴오프되는 것을 알 수 있다. 따라서 상기 출력노드(A)는 점차 하이 레벨로 천이하게 된다. 이와 같이 본 발명은 상기 풀업 신호(up1, up2)와 상기 풀다운 신호(down1, down2)를 교대로 인에이블 시켜 메인 드라이빙부(1000)를 구성하는 풀업 트랜지스터들(MP1, MP2)과 풀다운 트랜지스터들(MN1, MN2)을 교대로 턴온 시키거나 턴오프시킨다. 따라서 상기 트랜지스터들이 동시에 스위칭(Simultaneous Switching) 됨에 따라 발생하는 노이즈(Noise)를 급격히 감소시킬 수 있다. 또한 상기 제 1 프리 드라이버(100) 및 제 2 프리 드라이버(200)를 구성하는 유닛 드라이버(UD)의 개수와 입력되는 제어신호(TM)의 개수와 레벨을 자유롭게 조절하여 정교한 딜레이 조절(Delay Control)이 가능하게 되어, 종래 기술이 갖는 문제점을 해결할 수 있다.
다음으로, 입력 데이터(Din)가 하이 레벨인 경우를 살펴보자. 이 경우 출력 데이터(Dout)는 하이 레벨에서 점차 로우 레벨로 천이하게 된다. 위의 경우와 마찬가지로, 입력 데이터(Din)와 지연 입력 데이터(d_Din)가 제 1 내지 제 4 위상 혼합 기(121, 122, 221, 222)로 입력된다. 이 때 상기 제 1 내지 제 4 제어신호(TM1<0:2>~TM4<0:2>)의 레벨을 이전 레벨로 동일하게 유지 시킬 수도 있으나, 상기 제 1 제어신호(TM1<0:2>)는 1, 1, 0의 레벨을 갖는 신호들의 세트로, 상기 제 2 제어신호(TM2<0:2>)는 0, 0, 0의 레벨을 갖는 신호들의 세트로, 제 3 제어신호(TM3<0:2>)는 1, 1, 1의 레벨을 갖는 신호들의 세트로, 제 4 제어신호(TM4<0:2>)는 1, 0, 0의 레벨을 갖는 신호들의 세트로 설정하는 것이 더욱 바람직하다.
따라서 상기 제 1 풀다운 신호(down1)가 가장 먼저 하이로 인에이블 되고, 차례로 제 1 풀업 신호(up1), 제 2 풀다운 신호(down2), 제 2 풀업 신호(up2)가 인에이블 된다. 상기 풀업 신호들(up1, up2) 및 풀다운 신호들(down1, down2)에 응답하여 제 1 풀다운 트랜지스터(MN1)가 가장 먼저 턴온되어 출력노드(A)를 풀다운 구동하고, 그 다음으로 제 1 풀업 트랜지스터(MP1)가 턴오프되고, 그 다음으로 제 2 풀다운 트랜지스터(MN2)가 턴온되고, 마지막으로 제 2 풀업 트랜지스터(MP2)가 턴오프된다. 이 때도 마찬가지로, 동시 스위칭에 따른 노이즈가 급격히 감소하게 된다.
메인 드라이빙부의 턴온 타이밍 및 슬루 레이트를 조절하는데 있어서, 종래의 RC 딜레이를 사용하지 않고 본 발명의 실시예에 따른 위상 혼합기를 이용함으로써 정교한 딜레이가 가능하고, 프리 드라이버의 대역폭을 감소시키지 않으며, 고속 동작에서도 적용 가능하다. 또한 동시 스위칭에 따른 노이즈를 급격히 감소시킬 수 있는 효과가 발생된다는 것으로 본 발명의 특징을 이해할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수 적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 데이터 출력 회로의 블록도,
도 2는 도 1의 제 1 프리 드라이버의 구성을 보여주는 도면,
도 3은 도 1의 제 2 프리 드라이버의 구성을 보여주는 도면,
도 4는 도 2의 제 1 프리 드라이버의 상세한 구성을 보여주는 회로도,
도 5는 도 1의 메인 드라이빙부의 상세한 구성을 보여주는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 풀업 드라이버 20: 풀다운 드라이버
100: 제 1 프리 드라이버 200: 제 2 프리 드라이버
1000: 프리 드라이빙부 2000: 메인 드라이빙부

Claims (21)

  1. 입력 데이터를 인가 받아 복수개의 풀업 신호 및 풀다운 신호를 생성하고, 복수개의 제어신호에 응답하여 상기 풀업 신호 및 풀다운 신호의 인에이블 시점을 가변화하도록 구성되는 프리 드라이빙부;
    상기 풀업 신호 및 풀다운 신호에 응답하여 출력 데이터를 생성하는 메인 드라이빙부;
    를 포함하는 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 프리 드라이빙부는, 상기 입력 데이터를 인가받고, 상기 복수개의 제어신호에 응답하여 상기 복수개의 풀업 신호를 생성하는 제 1 프리 드라이버;
    상기 입력 데이터를 인가받고, 상기 복수개의 제어신호에 응답하여 상기 복수개의 풀다운 신호를 생성하는 제 2 프리 드라이버;
    를 포함하는 데이터 출력 회로.
  3. 제 2 항에 있어서,
    상기 제 1 프리 드라이버는, 상기 입력 데이터를 일정 시간 지연시켜 지연 입력 데이터를 생성하는 제 1 지연부; 및
    상기 입력 데이터, 상기 지연 입력 데이터 및 상기 복수개의 제어신호를 입 력 받아 상기 복수개의 풀업 신호를 생성하는 풀업 위상 혼합부;
    로 구성된 것을 특징으로 하는 데이터 출력회로.
  4. 제 3 항에 있어서,
    상기 풀업 위상 혼합부는, 상기 입력 데이터, 상기 지연 입력 데이터 및 상기 복수개의 제어신호 중 해당하는 제어신호를 각각 입력 받아 상기 각각의 풀업 신호들을 생성하는 복수개의 위상 혼합기로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  5. 제 4 항에 있어서,
    상기 복수개의 위상 혼합기는 각각, 상기 복수개의 제어신호 중 해당하는 제어신호에 응답하여 상기 입력 데이터의 지연량을 조절하는 제 1 드라이버; 및
    상기 복수개의 제어신호 중 해당하는 제어신호에 응답하여 상기 지연 입력 데이터의 지연량을 조절하는 제 2 드라이버;
    를 포함하며, 상기 제 1 드라이버의 출력과 상기 제 2 드라이버의 출력을 혼합하여 각각의 상기 풀업 신호를 생성하는 것을 특징으로 하는 데이터 출력회로.
  6. 제 2 항에 있어서,
    상기 제 2 프리 드라이버는, 상기 입력 데이터를 일정 시간 지연시켜 지연 입력 데이터를 생성하는 제 2 지연부; 및
    상기 입력 데이터, 상기 지연 입력 데이터 및 상기 복수개의 제어신호를 입력 받아 상기 복수개의 풀다운 신호를 생성하는 풀다운 위상 혼합부;
    로 구성된 것을 특징으로 하는 데이터 출력회로.
  7. 제 6 항에 있어서,
    상기 풀다운 위상 혼합부는, 상기 입력 데이터, 상기 지연 입력 데이터 및 상기 복수개의 제어신호 중 해당하는 제어신호를 각각 입력 받아 상기 각각의 풀다운 신호들을 생성하는 위상 혼합기로 구성되는 것을 특징으로 데이터 출력 회로.
  8. 제 7 항에 있어서,
    상기 복수개의 위상 혼합기는 각각, 상기 복수개의 제어신호 중 해당하는 제어신호에 응답하여 상기 입력 데이터의 지연량을 조절하는 제 1 드라이버; 및
    상기 복수개의 제어신호 중 해당하는 제어신호에 응답하여 상기 지연 입력데이터의 지연량을 조절하는 제 2 드라이버;
    를 포함하며, 상기 제 1 드라이버의 출력과 상기 제 2 드라이버의 출력을 혼합하여 각각의 상기 풀다운 신호를 생성하는 것을 특징으로 하는 데이터 출력회로.
  9. 제 1 항에 있어서,
    상기 메인 드라이빙부는, 상기 복수개의 풀업 신호에 응답하여 출력노드를 풀업 구동하는 풀업 드라이버; 및
    상기 복수개의 풀다운 신호에 응답하여 상기 출력노드를 풀다운 구동하는 풀다운 드라이버;
    를 포함하며, 상기 출력노드에서 상기 출력 데이터가 생성되는 것을 특징으로 하는 데이터 출력 회로.
  10. 입력 데이터를 인가 받아 제 1 및 제 2 풀업 신호를 생성하고, 제 1 및 제 3 제어신호에 응답하여 상기 제 1 및 제 2 풀업 신호의 인에이블 시점을 결정하는 제 1 프리 드라이버;
    상기 입력 데이터를 인가 받아 제 1 및 제 2 풀다운 신호를 생성하고, 제 2 및 제 4 제어신호에 응답하여 상기 제 1 및 제 2 풀다운 신호의 인에이블 시점을 결정하는 제 2 프리 드라이버; 및
    상기 제 1 및 제 2 풀업 신호, 상기 제 1 및 제 2 풀다운 신호에 응답하여 출력노드를 구동하며, 상기 출력노드에서 출력 데이터를 생성하는 메인 드라이빙부;
    를 포함하는 데이터 출력 회로.
  11. 제 10 항에 있어서,
    상기 출력노드가 제 1 레벨에서 제 2 레벨로 천이할 때, 상기 제 1 풀업 신호가 가장 먼저 인에이블 되고 이후에 상기 제 1 풀다운 신호, 상기 제 2 풀업 신호 및 상기 제 2 풀다운 신호가 순차적으로 인에이블 되는 것을 특징으로 하는 데 이터 출력 회로.
  12. 제 10 항에 있어서,
    상기 출력노드가 상기 제 2 레벨에서 상기 제 1 레벨로 천이할 때, 상기 제 1 풀다운 신호가 가장 먼저 인에이블 되고, 이후에 상기 제 1 풀업 신호, 상기 제 2 풀다운 신호 및 상기 제 2 풀업 신호가 순차적으로 인에이블 되는 것을 특징으로 하는 데이터 출력 회로.
  13. 제 10 항에 있어서,
    상기 제 1 프리 드라이버는, 입력 데이터를 일정 시간 지연시켜 지연 입력 데이터를 생성하는 지연부; 및
    상기 입력 데이터, 상기 지연 입력 데이터 및 상기 제 1 및 제 3 제어신호를 입력 받아 상기 제 1 및 제 2 풀업 신호를 생성하는 풀업 위상 혼합부;
    로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  14. 제 13 항에 있어서,
    상기 풀업 위상 혼합부는, 상기 입력 데이터, 상기 지연 입력 데이터 및 상기 제 1 제어신호를 입력 받아 상기 제 1 풀업 신호를 생성하는 제 1 위상 혼합기; 및
    상기 입력 데이터, 상기 지연 입력 데이터 및 상기 제 3 제어신호를 입력 받 아 상기 제 2 풀업 신호를 생성하는 제 2 위상 혼합기;
    로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  15. 제 14 항에 있어서,
    상기 제 1 및 제 2 위상 혼합기는 각각, 상기 제 1 및 제 2 제어신호에 응답하여 상기 입력 데이터의 지연량을 조절하는 제 1 드라이버;
    상기 제 1 및 제 2 제어신호에 응답하여 상기 지연 입력 데이터의 지연량을 조절하는 제 2 드라이버;
    를 포함하며, 상기 제 1 드라이버와 상기 제 2 드라이버의 출력을 혼합하여 각각 상기 제 1 및 제 2 풀업 신호를 생성하는 것을 특징으로 하는 데이터 출력 회로.
  16. 제 10 항에 있어서,
    상기 제 2 프리 드라이버는, 입력 데이터를 일정 시간 지연시켜 지연 입력 데이터를 생성하는 지연부; 및
    상기 입력 데이터, 상기 지연 입력 데이터 및 상기 제 2 및 제 4 제어신호를 입력 받아 상기 제 1 및 제 2 풀다운 신호를 생성하는 풀다운 위상 혼합부;
    로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  17. 제 16 항에 있어서,
    상기 풀다운 위상 혼합부는, 상기 입력 데이터, 상기 지연 입력 데이터 및 상기 제 2 제어신호를 입력 받아 상기 제 2 풀다운 신호를 생성하는 제 1 위상 혼합기; 및
    상기 입력 데이터, 상기 지연 입력 데이터 및 상기 제 4 제어신호를 입력 받아 상기 제 2 풀다운 신호를 생성하는 제 2 위상 혼합기;
    로 구성되는 것을 특징으로 하는 데이터 출력 회로.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 2 위상 혼합기는 각각, 상기 제 2 및 제 4 제어신호에 응답하여 상기 입력 데이터의 지연량을 조절하는 제 1 드라이버;
    상기 제 2 및 제 4 제어신호에 응답하여 상기 지연 입력 데이터의 지연량을 조절하는 제 2 드라이버;
    를 포함하며, 상기 제 1 드라이버와 상기 제 2 드라이버의 출력을 혼합하여 각각 상기 제 1 및 제 2 풀다운 신호를 생성하는 것을 특징으로 하는 데이터 출력 회로.
  19. 제 10 항에 있어서,
    상기 메인 드라이빙부는, 상기 제 1 및 제 2 풀업 신호에 응답하여 출력노드를 풀업 구동하는 풀업 드라이버; 및
    상기 제 1 및 제 2 풀다운 신호에 응답하여 상기 출력노드를 풀다운 구동하 는 풀다운 드라이버;
    를 포함하며, 상기 출력노드에서 상기 출력 데이터가 생성되는 것을 특징으로 하는 데이터 출력 회로.
  20. 제 19 항에 있어서,
    상기 풀업 드라이버는, 각각 상기 제 1 및 제 2 풀업 신호에 응답하여 상기 출력노드를 풀업 구동하는 제 1 및 제 2 풀업 트랜지스터로 구성된 것을 특징으로 하는 데이터 출력 회로.
  21. 제 19 항에 있어서,
    상기 풀다운 드라이버는, 각각 상기 제 1 및 제 2 풀다운 신호에 응답하여 상기 출력노드를 풀다운 구동하는 제 1 및 제 2 풀다운 트랜지스터로 구성된 것을 특징으로 하는 데이터 출력 회로.
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