JP2005215248A - パルス生成回路および表示装置 - Google Patents

Abstract

【課題】遅延量が同じ複数のインバータを直列に接続し、当該インバータの段数によって遅延回路の遅延時間を決める構成を採った場合、大きな遅延時間を設定するには、インバータの段数を増やさなければならないため、その分だけ回路を構成する素子数が増え、回路構成が複雑になる。
【解決手段】インバータ５２１−１〜５２１−ｎが直列接続されてなる遅延回路５２において、インバータ５２１を構成するＮｃｈトランジスタとＰｃｈトランジスタのサイズ比ＷＮ／ＷＰを、インバータ５２１−１〜５２１−ｎの前後の段で異ならせ、当該サイズ比ＷＮ／ＷＰを任意に設定することにより、インバータの段数ｎを変えなくても、任意の遅延時間を設定可能にする。
【選択図】図１

Description

本発明は、パルス生成回路および表示装置に関し、特に入力される第１のパルス信号から当該パルス信号よりもパルス幅の狭い第２のパルス信号を生成するパルス生成回路および当該パルス生成回路を用いた表示装置に関する。

各種のパルス信号を用いて回路動作を行う装置では、外部から入力されるパルス信号の数を少なくするために、例えば、外部から入力される第１のパルス信号から当該パルス信号よりもパルス幅の狭い第２のパルス信号を生成することが行われる。一例として、電気光学素子を含む画素が行列状に２次元配置されてなる表示装置、例えば電気光学素子として液晶セルを用いてなるアクティブマトリクス型液晶表示装置において、水平走査の基準となる互いに逆相の水平クロックパルスＨＣＫ，ＨＣＫＸから、これらクロックパルスＨＣＫ，ＨＣＫＸよりもパルス幅が狭いクロックパルスＤＣＫ１，ＤＣＫ２を生成することが行われている（例えば、特許文献１参照）。

この種のパルス生成回路においては、水平クロックパルスＨＣＫをＮＡＮＤ回路にその一方の入力として直接与えるとともに、その他方の入力として複数のインバータが複数直列に接続されてなる遅延回路を通して与え、当該ＮＡＮＤ回路において両入力のＮＡＮＤ（否定論理積）演算を行うことによってクロックパルスＤＣＫ１を生成している。水平クロックパルスＨＣＫＸについても同様に、当該クロックパルスＨＣＫＸとこれを遅延したクロックパルスとの否定論理積演算を行うことによってクロックパルスＤＣＫ２を生成している。

この従来例に係るパルス生成回路では、直列接続するインバータの段数によって遅延回路の遅延時間Ｔを決めるようにしている。すなわち、遅延量ｔが同じインバータをｎ段直列に接続し、これらインバータの段数ｎによって遅延時間Ｔ（＝ｔ×ｎ）、ひいてはクロックパルスＤＣＫ１，ＤＣＫ２のパルス幅を決めるようにしている。

特開２００３−６６９１４号公報

しかしながら、上述したように、遅延量ｔが同じ複数のインバータを直列に接続し、当該インバータの段数ｎによって遅延回路の遅延時間Ｔを決める構成を採った場合、大きな遅延時間Ｔを設定するには、インバータの段数ｎを増やさなければならないため、その分だけ回路を構成する素子数が増え、パルス生成回路の回路構成が複雑になる。しかも、個々のインバータの遅延量ｔが一定値に固定されており、当該遅延量ｔの整数倍の遅延時間Ｔしか設定できないために、生成するクロックパルスのパルス幅を微細に設定するのが難しくなる。

このように、従来例に係るパルス生成回路では、回路構成が複雑になることによってレイアウト面積が大きくなってしまう。したがって、例えば液晶表示装置において、画素が行列状に２次元配置されてなる液晶パネル上にパルス生成回路を集積化する場合に、パルス生成回路のレイアウト面積が大きくなることは多画素化の妨げとなる。特に、近年、高画質・高精細化の傾向により、より多画素化が求められており、レイアウト面積の小スペース化は避けられない問題になってきている。したがって、パルス生成回路としても、より小規模の回路構成のものが求められている。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、より小規模の回路構成で実現可能なパルス生成回路および当該パルス生成回路を用いた表示装置を提供することにある。

上記目的を達成するために、本発明では、複数のインバータが直列に接続されてなり、入力される第１のパルス信号を遅延する遅延回路と、前記第１のパルス信号を一方の入力とし、前記遅延回路を経た前記第１のパルス信号を他方の入力とし、両入力を論理演算することによって前記第１のパルス信号よりもパルス幅の狭い第２のパルス信号を生成する論理回路とを備えたパルス生成回路において、前記インバータを構成するトランジスタのサイズを、前記複数のインバータの前後の段で異ならせた構成となっている。

このパルス生成回路は、電気光学素子を含む画素が行列状に２次元配置されてなり、選択行の画素に対して所定の信号を書き込む駆動手段が、クロック信号に同期して順次転送パルスを出力するシフトレジスタと、このシフトレジスタから順次出力される前記転送パルスから当該転送パルスよりもパルス幅の狭いサンプリングパルスを生成するパルス生成手段と、このパルス生成手段で生成されたサンプリングパルスに応答して所定の信号をサンプリングするサンプリングスイッチ群とを備えた表示装置において、前記パルス生成手段として用いられる。

上記構成のパルス生成回路または当該パルス生成回路を用いた表示装置において、パルス信号がインバータを通過する際に、当該パルス信号の前縁側に波形なまりが生じる。この波形なまりは、インバータを構成するトランジスタのサイズによって決まる。そして、パルス信号の前縁側の波形なまりが大きいと、その分だけインバータを通過する前のパルス信号に対するインバータを通過した後のパルス信号の遅延量が大きくなる。その結果、遅延回路を構成するインバータの段数を変えなくても、インバータを構成するトランジスタのサイズを、前記複数のインバータの前後の段で異ならせることで、任意の遅延時間を設定することができる。

本発明によれば、インバータを構成するトランジスタのサイズを、複数のインバータの前後の段で異ならせることにより、遅延回路を構成するインバータの段数を変更しなくても、任意の遅延時間を設定することができるため、所望のパルス幅のパルス信号をより小規模の回路構成で実現可能であり、パルス生成回路のレイアウト面積を小さくすることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係るパルス生成回路の構成を示すブロック図である。図１において、回路入力端子５１を通して入力される第１のパルス信号（Ａ）は、論理回路５３にその一方の入力として直接供給されるとともに、論理回路５３にその他方の入力として遅延回路５２を経由して供給される。遅延回路５２は、ｎ個のインバータ５２１−１〜５２１−ｎが直列に接続された構成となっており、第１のパルス信号（Ａ）を所定の遅延時間Ｔだけ遅延する。

論理回路５３は、回路入力端子５１から直接入力されるパルス信号（Ａ）と、インバータ回路５２で遅延されたパルス信号（Ｂ）とを論理演算するためのものであり、例えば、遅延回路５２を構成するインバータの段数ｎが偶数のときにはＮＡＮＤ回路によって構成され、段数ｎが奇数のときにはＮＯＲ回路によって構成される。論理回路５３の出力パルス（Ｃ）は、インバータ５４で位相反転（極性反転）された後、回路出力端子５５を通して第２のパルス信号（Ｄ）として出力される。

図２は、遅延回路５２を構成するインバータの段数ｎが偶数のときの第１のパルス信号（Ａ）、遅延回路５２で遅延されたパルス信号（Ｂ）、論理回路５３から出力されるパルス信号（Ｃ）および第２のパルス信号（Ｄ）のタイミング関係を示すタイミングチャートである。このタイミングチャートから明らかなように、第１のパルス信号（Ａ）は、遅延回路５２を通ることで、所定の遅延時間Ｔだけ遅延されたパルス信号（Ｂ）となる。

そして、論理回路５３でパルス信号（Ａ），（Ｂ）のＮＡＮＤ演算が行われた後、インバータ５４で位相反転されることで、第１のパルス信号（Ａ）の前縁側が遅延時間Ｔに相当する削れ量だけ削り取られた第２のパルス信号（Ｄ）が生成される。すなわち、第２のパルス信号（Ｄ）は、第１のパルス信号（Ａ）よりもパルス幅が遅延時間Ｔに相当するパルス幅だけ狭いパルス信号、特に第１のパルス信号（Ａ）の前縁側が削り取られたパルス信号となる。

図３は、インバータ５２１−１〜５２１−ｎの構成の一例を示す回路図である。図３に示すように、インバータ５２１（５２１−１〜５２１−ｎ）は、第１電源（例えば、電源ＶＤＤ）にソース電極が接続されたＰｃｈトランジスタ６１と、このＰｃｈトランジスタ６１のドレイン電極にドレイン電極が、第２電源（例えば、グランド）にソース電極がそれぞれ接続され、かつゲート電極が共通に接続されたＮｃｈトランジスタ６２とからなるＣＭＯＳインバータによって構成されている。

このＣＭＯＳ構成のインバータ５２１を用いてなる上記構成のパルス生成回路１０において、本実施形態では、インバータ５２１を構成するトランジスタ（ＮｃｈトランジスタとＰｃｈトランジスタ）のトランジスタサイズ、例えばＮｃｈトランジスタとＰｃｈトランジスタとのサイズ比を、ｎ段のインバータ５２１−１〜５２１−ｎの前後の段で異ならせることを特徴としている。

ここで、図４に示すように、ｎ＝４、即ち４段のインバータ５２１−１〜５２１−４が直列接続されてなる遅延回路５２の場合を例に挙げて説明する。

今、インバータ５２１であるＣＭＯＳインバータのトランジスタサイズ、例えばＮｃｈトランジスタのチャネル幅をＷＮ、Ｐｃｈトランジスタのチャネル幅をＷＰとする。そして、一例として、１段目のインバータ５２１−１のサイズ比ＷＮ／ＷＰを５／２５，２段目のインバータ５２１−２のサイズ比ＷＮ／ＷＰを２５／５，３段目のインバータ５２１−３のサイズ比ＷＮ／ＷＰを５／２５，４段目のインバータ５２１−４のサイズ比ＷＮ／ＷＰを２５／５、即ち各段においてＮｃｈトランジスタとＰｃｈトランジスタとのサイズ比を５倍とする。

次に、上記のサイズ比ＷＮ／ＷＰに設定されたインバータ５２１−１〜５２１−４が直列接続されてなる遅延回路５２の回路動作について、図５の波形図を用いて説明する。先ず、１段目のインバータ５２１−１ではサイズ比ＷＮ／ＷＰについて、ＰｃｈトランジスタのサイズＷＰが大きく（本例では、２５）、ＮｃｈトランジスタのサイズＷＮが小さく（本例では、５）なるように設定されていることで、矩形波のパルス信号（Ａ）は、前縁側で波形なまりの発生した下に凸のパルス信号（Ｂ）となる。

このように、波形なまりを発生させることで、次段のインバータ５２１−２のしきい値電圧Ｖｔｈに到達する時間が遅れるためパルス波形に遅延が発生する。この遅延量（遅延時間）は、パルス信号（Ｂ）の波形なまりが大きくなる程大きくなる。ここで、インバータ５２１−１において、上に凸のパルス信号（Ａ）を反転し、下に凸のパルス信号（Ｂ）を生成する際に、波形なまりを大きくするには、サイズ比ＷＮ／ＷＰをできるだけ大きく設定すれば良い。

次に、２段目のインバータ５２１−２ではサイズ比ＷＮ／ＷＰについて、ＰｃｈトランジスタのサイズＷＰが小さく（本例では、５）、ＮｃｈトランジスタのサイズＷＮが大きく（本例では、２５）なるように設定されていることで、下に凸のパルス信号（Ｂ）は、前縁側で波形なまりの発生した上に凸のパルス信号（Ｃ）となる。

次に、３段目のインバータ５２１−３ではサイズ比ＷＮ／ＷＰについて、ＰｃｈトランジスタのサイズＷＰが大きく（本例では、２５）、ＮｃｈトランジスタのサイズＷＮが小さく（本例では、５）なるように設定されていることで、上に凸のパルス信号（Ｃ）は、前縁側で波形なまりの発生した下に凸のパルス信号（Ｄ）となる。この際にも、パルス信号（Ｄ）の波形なまりを大きくし、遅延量を大きくするには、サイズ比ＷＮ／ＷＰをできるだけ大きく設定すれば良い。

次に、４段目のインバータ５２１−４ではサイズ比ＷＮ／ＷＰについて、ＰｃｈトランジスタのサイズＷＰが小さく（本例では、５）、ＮｃｈトランジスタのサイズＷＮが大きく（本例では、２５）なるように設定されていることで、下に凸のパルス信号（Ｄ）は、前縁側で波形なまりの発生した上に凸のパルス信号（Ｅ）となる。

上述したように、インバータ５２１−１〜５２１−４が直列接続されてなる遅延回路５２において、インバータ５２１を構成するＮｃｈトランジスタとＰｃｈトランジスタのサイズ比ＷＮ／ＷＰを、インバータ５２１−１〜５２１−４の前後の段で異ならせ、当該サイズ比ＷＮ／ＷＰを任意に設定することにより、インバータの段数ｎを変えなくても、任意の遅延時間を設定することができる。これにより、所望のパルス幅のパルス信号をより小規模の回路構成で実現可能になるとともに、パルス生成回路１０のレイアウト面積を小さくすることができる。

パルス波形の削れ量については、インバータ５２１−１〜５２１−ｎの段数が多い程、またＮｃｈトランジスタとＰｃｈトランジスタとのサイズ比ＷＮ／ＷＰが大きくなる程、削れ量を大きく設定できる。ここでは、サイズ比ＷＮ／ＷＰを５／２５．２５／５、即ち５倍に設定した場合を例を挙げたが、この数値例は一例に過ぎず、この数値例に限定されるものではなく、パルス波形の削れ量のターゲットに合わせて自由に設定可能である。小規模の回路構成を実現するためには、インバータ５２１−１〜５２１−ｎの段数を少なくし、サイズ比ＷＮ／ＷＰを大きく設定すれば良い。設計の上で、サイズ比ＷＮを大きくとるためにサイズが小さくなるトランジスタのサイズを設計のデザインルールの最小サイズで設計するのが望ましい。

なお、本実施形態では、インバータ５２１を構成するＮｃｈトランジスタとＰｃｈトランジスタのサイズ比ＷＮ／ＷＰを、インバータ５２１−１〜５２１−４の前後の段で異ならせる場合を例に挙げて説明したが、ＮｃｈトランジスタとＰｃｈトランジスタのサイズそのものを、インバータ５２１−１〜５２１−４の前後の段で異ならせるようにしても良い。すなわち、インバータ５２１を構成するＮｃｈトランジスタとＰｃｈトランジスタのサイズそのものによっても、パルス波形の前縁側の波形なまりの大きさを変えることができるため、当該サイズによって任意の遅延時間を設定することができる。

上記構成の本実施形態に係るパルス発生回路１０は、例えば、電気光学素子を含む画素が行列状に２次元配置されてなり、選択行の画素に対して所定の信号を書き込む駆動手段が、クロック信号に同期して順次転送パルスを出力するシフトレジスタと、このシフトレジスタから順次出力される前記転送パルスから当該転送パルスよりもパルス幅の狭いサンプリングパルスを生成するパルス生成手段と、このパルス生成手段で生成されたサンプリングパルスに応答して所定の信号をサンプリングするサンプリングスイッチ群とを備えた表示装置において、上記パルス生成手段として用いて好適なものである。ただし、この表示装置への適用例は一例に過ぎず、各種のパルス信号を用いて回路動作を行う装置全般において、第１のパルス信号から当該パルス信号よりもパルス幅の狭い第２のパルス信号を生成するパルス生成手段として用いることができる。

［適用例］
図６は、本発明の適用例に係る表示装置の構成の概略を示すブロック図である。ここでは、画素の電気光学素子として液晶セルを用いた点順次駆動方式のアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。図６から明らかなように、本適用例に係るアクティブマトリクス型液晶表示装置は、画素アレイ部１１、例えば２つの垂直駆動回路１２Ａ，１２Ｂ、水平駆動回路１３およびプリチャージ回路１４を有する構成となっている。

画素アレイ部１１は、電気光学素子である液晶セルを含む画素２０が、透明絶縁基板、例えば第１のガラス基板（図示せず）上に行列状に２次元配置され、この画素２０のｍ行ｎ列の配列に対して行ごとに走査ライン１５−１〜１５−ｍが配線され、列ごとに信号ライン１６−１〜１６−ｎが配線された構成となっている。第１のガラス基板は、第２のガラス基板と所定の間隙を持って対向配置され、当該第２のガラス基板との間に液晶材料が封止されることによって液晶パネル１７を構成している。

図７は、画素（画素回路）２０の回路構成の一例を示す回路図である。図７から明らかなように、画素２０は、画素トランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量２３とを有する構成となっている。ここで、液晶セル２２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。

ＴＦＴ２１はゲート電極が走査ライン１５（１５−１〜１５−ｍ）に接続され、ソース電極が信号ライン１６（１６−１〜１６−ｎ）に接続されている。また、例えば、液晶セル２２の対向電極および保持容量２３の他方の電極がコモンライン１８に対して各画素共通に接続されている。そして、液晶セル２２の対向電極には、コモンライン１８を介してコモン電圧（対向電極電圧）Ｖｃｏｍが各画素共通に与えられる。

垂直駆動回路１２Ａ，１２Ｂ、水平駆動回路１３およびプリチャージ回路１４は、例えば、画素アレイ部１１と同じ基板（液晶パネル１７）上に配置され、液晶の駆動に必要な電圧よりも高い正の電源電位ＶＤＤを第１の電源電位とし、例えば接地電位（０［Ｖ］）ＧＮＤを第２の電源電位として動作する。

２つの垂直駆動回路１２Ａ，１２Ｂは、画素アレイ部１１を挟んで左右両側に配置されている。なお、ここでは、画素アレイ部１１の左右両側に垂直駆動回路１２Ａ，１２Ｂを配置するとしたが、１つの垂直駆動回路１２を画素アレイ部１１の左右の一方側にのみ配置する構成を採ることも可能である。垂直駆動回路１２Ａ，１２Ｂは、シフトレジスタやバッファ回路等によって構成されている。

これら垂直駆動回路１２Ａ，１２Ｂにおいて、各シフトレジスタは、垂直スタートパルスＶＳＴに応答してシフト動作を開始し、当該垂直スタートパルスＶＳＴを垂直クロックパルスＶＣＫ（一般的には、互いに逆相のクロックパルスＶＣＫ，ＶＣＫＸ）に同期して順次シフトすることにより、各転送段で転送された転送パルスを走査パルスＶ１〜Ｖｍとして順に出力する。走査パルスＶ１〜Ｖｍは、バッファ回路１２２−１〜１２２−ｍ，１２４−１〜１２４−ｍを介して画素アレイ部１１の走査ライン１５−１〜１５−ｍに与えられることによって画素２０を行単位で選択する。

水平駆動回路１３は、シフトレジスタ１３１、クロック抜き取り回路１３２−１〜１３２−ｎ、逆相パルス生成回路１３３−１〜１３３−ｎ、位相調整回路（ＡＰＣ；Phase Adjust Circuit）１３４−１〜１３４−ｎおよびサンプリングスイッチ１３５−１〜１３５−ｎ等によって構成されており、垂直駆動回路１２Ａ，１２Ｂによって選択された画素行の各画素２０に対して画素単位で映像信号Ｖｓｉｇを書き込む。水平駆動回路１３には液晶パネル１７の外部から、水平走査の基準となる第１のクロックパルスである互いに逆相の２相の水平クロックパルスｈｃｋ，ｈｃｋｘと、当該水平クロックパルスｈｃｋ，ｈｃｋｘに同期した第２のクロックパルスである例えば２系統のクロックパルス、即ち互いに逆相の２相のクロックパルスｄｃｋ１，ｄｃｋ１ｘおよびクロックパルスｄｃｋ２，ｄｃｋ２ｘとが与えられる。

水平クロックパルスｈｃｋ，ｈｃｋｘは、レベルシフト（Ｌ／Ｓ）回路３１、逆相パルス生成回路３２およびバッファ回路３３を介してシフトレジスタ１３１に供給される。レベルシフト回路３１は、論理レベル（５［Ｖ］程度あるいはそれ以下）の水平クロックパルスｈｃｋ，ｈｃｋｘを、液晶の駆動に必要な振幅電圧の単相のクロックパルスＨＣＫにレベルシフト（レベル変換）する。逆相パルス生成回路３２は、図５に示した逆相パルス生成回路１０３と同様に、インバータの組み合わせによって構成され、レベルシフト後の単相のクロックパルスＨＣＫから、再度互いに逆相の２相の水平クロックパルスＨＣＫ，ＨＣＫＸを生成する。この水平クロックパルスＨＣＫ，ＨＣＫＸは、バッファ回路３３を介してシフトレジスタ１３１に与えられる。

クロックパルスｄｃｋ１，ｄｃｋ１ｘは、水平クロックパルスＨＣＫの立ち上がりタイミングを基準とし、当該水平クロックパルスＨＣＫよりもパルス幅が狭いクロックパルスであり、レベルシフト回路３４およびバッファ回路３５を介してクロック抜き取り回路１３２−１〜１３２−ｎの例えば偶数段目に供給される。レベルシフト回路３４は、論理レベルのクロックパルスｄｃｋ１，ｄｃｋ１ｘを、液晶の駆動に必要な振幅電圧の単相のクロックパルスＤＣＫ１にレベルシフトする。この単相のクロックパルスＤＣＫ１は、バッファ回路３５を介して偶数段目のクロック抜き取り回路１３２−２，１３２−４，……に与えられる。

クロックパルスｄｃｋ２，ｄｃｋ２ｘは、水平クロックパルスＨＣＫＸの立ち上がりタイミングを基準とし、当該水平クロックパルスＨＣＫＸよりもパルス幅が狭いクロックパルスであり、レベルシフト回路３６およびバッファ回路３７を介してクロック抜き取り回路１３２−１〜１３２−ｎの例えば奇数段目に供給される。レベルシフト回路３６は、論理レベルのクロックパルスｄｃｋ２，ｄｃｋ２ｘを、液晶の駆動に必要な振幅電圧の単相のクロックパルスＤＣＫ２にレベルシフトする。この単相のクロックパルスＤＣＫ２は、バッファ回路３７を介して奇数段目のクロック抜き取り回路１３２−１，１３２−３，……に与えられる。

ここで、２相の水平クロックパルスＨＣＫ，ＨＣＫＸと２系統の単相のクロックパルスＤＣＫ１，ＤＣＫ２とを比較した場合、水平クロックパルスＨＣＫ，ＨＣＫＸは、インバータ回路の組み合わせによって構成される逆相パルス生成回路３２において、レベル変換後の単相のクロックパルスＨＣＫから生成されたものであるためタイミング精度が低い（悪い）。これに対して、２系統の単相のクロックパルスＤＣＫ１，ＤＣＫ２の各々は、レベル変換後の単相のクロックパルスＤＣＫ１，ＤＣＫ２そのものであるため、水平クロックパルスＨＣＫ，ＨＣＫＸに比べてタイミング精度が高い。

シフトレジスタ１３１は、単位回路（転送段／シフト段）が画素アレイ部１１の水平画素数ｎだけ縦続接続されてなり、水平スタートパルスＨＳＴに応答してシフト動作を開始し、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫ，ＨＣＫＸに同期して順次シフトすることにより、各転送段で転送された転送パルスＨ１〜Ｈｎを順に出力する。転送パルスＨ１〜Ｈｎは、タイミング精度の低い水平クロックパルスＨＣＫ，ＨＣＫＸに同期して生成されたものであるため、水平クロックパルスＨＣＫ，ＨＣＫＸと同様にタイミング精度が低い。これら転送パルスＨ１〜Ｈｎは順次、クロック抜き取り回路１３２−１〜１３２−ｎに与えられる。

クロック抜き取り回路１３２−１〜１３２−ｎにおいて、偶数段目のクロック抜き取り回路１３２−２，１３２−４，……は、シフトレジスタ１３１から順に出力される奇数番目の転送パルスＨ１，Ｈ３，……に同期して、単相のクロックパルスＤＣＫ２を抜き取ってサンプリングパルスＳＰ１，ＳＰ３，……として奇数段目の逆相パルス生成回路１３３−１，１３３−２，……に供給し、奇数段目のクロック抜き取り回路１３２−１，１３２−３，……は、シフトレジスタ１３１から順に出力される偶数番目の転送パルスＨ２，Ｈ４，……に同期して、単相のクロックパルスＤＣＫ１を抜き取ってサンプリングパルスＳＰ２，ＳＰ４，……として偶数段目の逆相パルス生成回路１３３−２，１３３−４，……に供給する。

逆相パルス生成回路１３３−１〜１３３−ｎは、単相のサンプリングパルスＳＰ１〜ＳＰｎから、互いに逆相の２相のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸを生成する。位相調整回路１３４−１〜１３４−ｎは、逆相パルス生成回路１３３−１〜１３３−ｎで生成された２相のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸ相互の位相が完全に逆相になるように、サンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸの位相調整を行う。

サンプリングスイッチ１３５−１〜１３５−ｎは、例えばＮｃｈトランジスタとＰｃｈトランジスタとが並列接続されてなるＣＭＯＳアナログスイッチであり、映像信号Ｖｓｉｇを入力する映像ライン１９に各一端側が共通に接続され、各他端側が画素アレイ部１１の信号ライン１６−１〜１６−ｎの各一端にそれぞれ接続されている。これらサンプリングスイッチ１３５−１〜１３５−ｎは、互いに逆相のサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰｎ，ＳＰｎＸに応答してオン（閉）状態になり、映像ライン１９を通して入力される映像信号Ｖｓｉｇを順次サンプリングすることにより、当該映像信号Ｖｓｉｇを信号ライン１６−１〜１６−ｎに書き込む。すなわち、垂直駆動回路１２Ａ，１２Ｂによって選択された画素行の各画素２０に対して、画素単位で映像信号Ｖｓｉｇを書き込む点順次駆動を実現できる。

図８は、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ＨＣＫＸ、２系統のクロックパルスＤＣＫ１，ＤＣＫ１ＸおよびＤＣＫ２，ＤＣＫ２Ｘ、転送パルスＨ１〜Ｈ４ならびにサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘのタイミング関係を示すタイミングチャートである。このタイミングチャートから明らかなように、水平クロックパルスＨＣＫ，ＨＣＫＸに同期しかつ転送パルスＨ１〜Ｈ４よりもパルス幅が狭いクロックパルスＤＣＫ１，ＤＣＫ１ＸおよびＤＣＫ２，ＤＣＫ２Ｘを、シフトレジスタ１３１から順に出力される転送パルスＨ１〜Ｈ４に同期して抜き取ってサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘとして順次出力することにより、サンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘは相互にパルス波形がオーバーラップしない（ノンオーバーラップ）波形となる。

プリチャージ回路１４は、シフトレジスタ１４１、パルス生成回路１４２−１〜１４２−ｎ、逆相パルス生成回路１４３−１〜１４３−ｎ、位相調整回路（ＡＰＣ）１４４−１〜１４４−ｎおよびプリチャージスイッチ１４５−１〜１４５−ｎなどによって構成されており、垂直駆動回路１２Ａ，１２Ｂによって選択された画素行の各画素２０に対して、水平駆動回路１３による駆動によって画素単位で映像信号Ｖｓｉｇを書き込むのに先立って、画素単位で所定レベルのプリチャージ信号Ｐｓｉｇを書き込む。プリチャージ回路１４には液晶パネル１７の外部から、水平走査の基準となる互いに逆相の２相のプリチャージクロックパルスｐｃｋ，ｐｃｋｘが与えられる。

プリチャージクロックパルスｐｃｋ，ｐｃｋｘは、レベルシフト回路３８、逆相パルス生成回路３９およびバッファ回路４０を介してシフトレジスタ１４１に供給される。レベルシフト回路３８は、論理レベル（５［Ｖ］程度あるいはそれ以下）のプリチャージクロックパルスｐｃｋ，ｐｃｋｘを、液晶の駆動に必要な振幅電圧の単相のプリチャージクロックパルスＰＣＫにレベルシフトする。逆相パルス生成回路３９は、レベルシフト後の単相のプリチャージクロックパルスＰＣＫから、再度互いに逆相の２相のプリチャージクロックパルスＰＣＫ，ＰＣＫＸを生成する。これらプリチャージクロックパルスＰＣＫ，ＰＣＫＸは、バッファ回路４０を介してシフトレジスタ１４１に与えられる。

シフトレジスタ１４１は、単位回路（転送段／シフト段）が画素アレイ部１１の水平画素数ｎだけ縦続接続されてなり、プリチャージスタートパルスＰＳＴに応答してシフト動作を開始し、当該プリチャージスタートパルスＰＳＴをプリチャージクロックパルスＰＣＫ，ＰＣＫＸに同期して順次シフトすることにより、各転送段で転送された転送パルスＨ１〜Ｈｎを順に出力する。これら転送パルスＨ１〜Ｈｎは順次、パルス生成回路１４２−１〜１４２−ｎに与えられる。

パルス生成回路１４２−１〜１４２−ｎは、シフトレジスタ１４１から順次出力される転送パルスＨ１〜Ｈｎから、これら転送パルスＨ１〜Ｈｎよりもパルス幅の狭い、より具体的には転送パルスＨ１〜Ｈｎの前縁側（立ち上がり側）を削り取ったプリチャージ（サンプリング）パルスＰ１〜Ｐｎを生成し、逆相パルス生成回路１４２−１〜１４２−ｎに与える。これらパルス生成回路１４２−１〜１４２−ｎとして、先述した実施形態に係るパルス生成回路１０が用いられる。このパルス生成回路１０を用いて、転送パルスＨ１〜Ｈｎの前縁側を削り取ることで、隣接する転送パルス（前段の転送パルス）との間の間隔が広がるため、隣接するパルス間でパルス波形が完全にノンオーバーラップのプリチャージパルスＰ１〜Ｐｎを生成することができる。

逆相パルス生成回路１４３−１〜１４３−ｎは、単相のプリチャージパルスＰ１〜Ｐｎから、互いに逆相の２相のプリチャージパルスＰ１，Ｐ１Ｘ〜Ｐｎ，ＰｎＸを生成し、位相調整回路１４４−１〜１４４−ｎに与える。位相調整回路１４４−１〜１４４−ｎは、逆相パルス生成回路１４３−１〜１４３−ｎで生成された互いに逆相の２相のプリチャージパルスＰ１，Ｐ１Ｘ〜Ｐｎ，ＰｎＸ相互の位相が完全に逆相になるように、これらプリチャージパルスＰ１，Ｐ１Ｘ〜Ｐｎ，ＰｎＸの位相調整を行う。

プリチャージスイッチ１４５−１〜１４５−ｎは、例えばＮｃｈトランジスタとＰｃｈトランジスタとが並列接続されてなるＣＭＯＳアナログスイッチであり、所定のプリチャージ信号Ｐｓｉｇを入力するプリチャージライン４１に各一端側が共通に接続され、各他端側が画素アレイ部１１の信号ライン１６−１〜１６−ｎの各他端にそれぞれ接続されている。これらプリチャージスイッチ１４５−１〜１４５−ｎは、互いに逆相のプリチャージパルスＰ１，Ｐ１Ｘ〜Ｐｎ，ＰｎＸに応答してオン状態になり、プリチャージライン４１を通して入力されるプリチャージ信号Ｐｓｉｇを順次サンプリングすることにより、水平駆動回路１３による画素単位での映像信号Ｖｓｉｇの書き込みに先立って、当該プリチャージ信号Ｐｓｉｇを信号ライン１６−１〜１６−ｎに書き込む（点順次プリチャージ方式）。

図９は、プリチャージスタートパルスＰＳＴ、シフトレジスタ１４１から順次出力される転送パルスＨ１〜Ｈ４、パルス生成回路１４２−１〜１４２−４で生成される単相のプリチャージ（サンプリング）パルスＰ１〜Ｐｎおよび逆相パルス生成回路１４３−１〜１４３−４で生成される互いに逆相の２相のプリチャージパルスＰ１，Ｐ１Ｘ〜Ｐ４，Ｐ４Ｘのタイミング関係を示すタイミングチャートである。このタイミングチャートから明らかなように、パルス生成回路１４２−１〜１４２−ｎにおいて、転送パルスＨ１〜Ｈｎの前縁側を削り取る処理が行われることで、単相のプリチャージパルスＰ１〜Ｐ４、ひいては２相のプリチャージパルスＰ１，Ｐ１Ｘ〜Ｐ４，Ｐ４Ｘは、隣接するパルス間でパルス波形が完全にノンオーバーラップのパルスとなる。

上述したように、点順次プリチャージ方式のアクティブマトリクス型液晶表示装置において、パルス生成回路１４２−１〜１４２−ｎを用いて転送パルスＨ１〜Ｈｎから、これら転送パルスＨ１〜Ｈｎの前縁側が削り取られた単相のプリチャージパルスＰ１〜Ｐｎを生成し、当該プリチャージパルスＰ１〜Ｐｎに基づく互いに逆相の２相のプリチャージパルスＰ１，Ｐ１Ｘ〜Ｐｎ，ＰｎＸを用いてプリチャージスイッチ１４５−１〜１４５−ｎをサンプリング駆動することにより、これらプリチャージパルスＰ１，Ｐ１Ｘ〜Ｐｎ，ＰｎＸがノンオーバーラップのパルスであることから、プリチャージ信号Ｐｓｉｇを画素単位で書き込む際に隣接パルスの影響を受けることがないため、プリチャージ電位が変動することがなく、良好なプリチャージ動作が可能になる。

ところで、第１のパルス信号から当該パルス信号よりもパルス幅の狭い第２のパルス信号を生成する際に、先述したように、第１のパルス信号に対するパルス波形の遅延が行われるが、このパルス波形の遅延については、パルス波形の前縁側遅延と後縁側遅延とに大別できる。ここで、隣接パルス間でパルス波形の間隔を十分に確保するためには、自段のパルス波形の後縁側を遅延するのではなく、前縁側を遅延し、その遅延量を大きくとる必要がある。

すなわち、パルス生成回路１４２−１〜１４２−ｎにおいて、自段の転送パルスＨｉの前縁側の遅延量を大きくとることで、前段の転送パルスＨｉ−１の後縁側との間の間隔を十分に確保することができる。その結果、パルス波形が完全にノンオーバーラップの単相のプリチャージパルスＰ１〜Ｐｎを生成できる。このように、隣接パルス間でパルス波形の間隔を十分に確保するためのパルス生成回路１４２−１〜１４２−ｎとしては、先述したパルス生成回路１０は、パルス波形の前縁側の削り取る作用を為すため特に有用なものとなる。

しかも、当該パルス生成回路１０は、先述したように、所望のパルス幅のパルス信号をより小規模の回路構成で実現可能であるとともに、レイアウト面積が小さくて済むため、パルス生成回路１４２−１〜１４２−ｎを用いることによる液晶パネル１７の大型化を最小限に抑えることができる。したがって、近年、高画質・高精細化の傾向により、より多画素化が求められてきていることから、レイアウト面積が小さくて済むパルス生成回路１０は、特にグラフィック表示規格ＵＸＧＡ，ＱＸＧＡのモデルなどのように、液晶パネル１７が多画素、大型の液晶表示装置に用いて有用なものとなる。

また、先述した実施形態に係るパルス生成回路１０は、トランジスタの特性ばらつきに対してもロバスト（ｒｏｂｕｓｔ）な特性を持っている。特に、Ｎｃｈトランジスタの特性が良いとき、Ｐｃｈトランジスタの特性が悪いとき、あるいはその逆の関係のようなＮｃｈ、Ｐｃｈで、トランジスタの特性が逆の関係にあるとき、特性差を吸収することができる。

従来技術に係るパルス生成回路では、ＮｃｈトランジスタとＰｃｈトランジスタのどちらかの特性が悪くなった場合、パルス波形の間隔がばらつき易く、ターゲットとする波形間隔を得ることができなかった。これに対して、先述した実施形態に係るパルス生成回路１０において、インバータ５２１−１〜５２１−ｎの段数を偶数に設定することで、これらインバータを構成するＮｃｈ，Ｐｃｈトランジスタのサイズ比ＷＮ／ＷＰが前後の段で逆の関係にあるため、どちらのトランジスタの特性が悪くなったり、あるいは良くなったりしても、パルス生成回路１０全体を通して見れば、パルス波形の間隔のばらつきを抑えることができる。その結果、より良好なプリチャージを実現できる。

なお、上記実施形態では、先述した実施形態に係るパルス生成回路１０を、シフトレジスタ１４１から順次出力される転送パルスＨ１〜Ｈｎから、パルス波形が完全にノンオーバーラップの単相のプリチャージパルスＰ１〜Ｐｎを生成するのにも用いた場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。

他の適用例としては、シフトレジスタ１３１から順次出力される転送パルスＨ１〜Ｈｎから、パルス波形が完全にノンオーバーラップの単相のサンプリングパルスＳＰ１〜ＳＰｎを生成するのにも用いることも可能である。このように、水平駆動系に先述した実施形態に係るパルス生成回路１０を適用することで、クロックパルスＤＣＫ１，ＤＣＫ２を用いたり、これらクロックパルスＤＣＫ１，ＤＣＫ２を抜き取るためのクロック抜き取り回路１３２−１〜１３２−ｎを設けたりする必要がなくなるため、液晶パネル１７全体の回路構成の簡略化を図ることができる。

さらに他の適用例としては、従来技術で述べたように、水平クロックパルスＨＣＫ，ＨＣＫＸから、これらクロックパルスＨＣＫ，ＨＣＫＸよりもパルス幅が狭いクロックパルスＤＣＫ１，ＤＣＫ２を生成するのに用いることも可能である。このように、クロックパルスＤＣＫ１，ＤＣＫ２の生成に適用することにより、それぞれ２相のクロックパルスｄｃｋ１，ｄｃｋ１ｘとクロックパルスｄｃｋ２，ｄｃｋ２ｘを、液晶パネル１７の外部から取り込む必要がなくなるため、端子ピンを４個削減できるとともに、それらに関連する配線やレベルシフト回路３４，３６およびバッファ３５，３７を削減でき、液晶パネル１７全体のより簡略化を図ることができる。

また、上記実施形態では、理解を容易にするために、映像信号Ｖｓｉｇを画素単位でサンプリングする方式に適用した場合を例に挙げて説明したが、高精細化に伴って水平方向の画素数が増えた際、限られた水平有効期間内で全画素に対して映像信号Ｖｓｉｇをサンプリングするためのサンプリング期間を十分に確保するために、映像信号ＶｓｉｇをＮ系統（Ｎは２以上の整数）で並列に入力する一方、水平方向のＮ個の画素（ドット）を単位としてＮ個のサンプリングスイッチを組とし、１つのサンプリングパルスでＮ個のサンプリングスイッチを同時に駆動することによってＮ画素単位（ユニット（相）単位）で順次書き込みを行うＮドット（例えば、１２ドット、２４ドット、あるいは４８ドット等）同時サンプリング駆動方式のアクティブマトリクス型液晶表示装置にも同様に適用可能である。このＮドット同時サンプリング駆動方式も、映像信号Ｖｓｉｇやプリチャージ信号Ｐｓｉｇの書き込みを画素単位で行う点順次駆動方式の概念に含まれるものとする。

さらに、上記実施形態では、サンプリングスイッチ１３５−１〜１３５−ｎとしてＣＭＯＳアナログスイッチを用いたが、これは一例に過ぎず、ＮｃｈまたはＰｃｈトランジスタのみからなるアナログスイッチを用いることも可能である。この場合には、単相のクロックパルスＤＣＫ１，ＤＣＫ２を抜き取ってそのままサンプリングパルスＳＰ１〜ＳＰｎとして用いれば良いため、逆相パルス生成回路１３３−１〜１３３−ｎおよび位相調整回路１３４−１〜１３４−ｎは不要となる。

またさらに、上記実施形態では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、画素の電気光学素子として有機ＥＬ(electro luminescence) 素子を用いた有機ＥＬ表示装置など、電気光学素子を含む画素が行列状に２次元配置されてなる表示装置全般に適用可能である。

本発明の一実施形態に係るパルス生成回路の構成を示すブロック図である。 インバータの段数ｎが偶数のときの第１のパルス信号（Ａ）、遅延回路で遅延されたパルス信号（Ｂ）、論理回路から出力されるパルス信号（Ｃ）および第２のパルス信号（Ｄ）のタイミング関係を示すタイミングチャートである。 インバータの構成の一例を示す回路図である。 ｎ＝４の場合の回路構成を示すブロック図である。 ｎ＝４の場合の回路動作の説明に供する波形図である。 本発明の適用例に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。 画素の回路構成の一例を示す回路図である。 水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ，ＨＣＫＸ、２系統のクロックパルスＤＣＫ１，ＤＣＫ１ＸおよびＤＣＫ２，ＤＣＫ２Ｘ、転送パルスＨ１〜Ｈ４ならびにサンプリングパルスＳＰ１，ＳＰ１Ｘ〜ＳＰ４，ＳＰ４Ｘのタイミング関係を示すタイミングチャートである。 プリチャージスタートパルスＰＳＴ、転送パルスＨ１〜Ｈ４、単相のプリチャージパルスおよび２相のプリチャージパルスＰ１，Ｐ１Ｘ〜Ｐ４，Ｐ４Ｘのタイミング関係を示すタイミングチャートである。

符号の説明

１１…画素アレイ部、１２Ａ，１２Ｂ…垂直駆動回路、１３…水平駆動回路、１４…プリチャージ回路、１５，１５−１〜１５−ｍ…走査ライン、１６，１６−１〜１６−ｎ…信号ライン、１７…液晶パネル、１９…映像ライン、２０…画素（画素回路）、２１…ＴＦＴ（薄膜トランジスタ）、２２…液晶セル、２３…保持容量、３１，３４，３６…レベルシフト回路、３２…逆相パルス生成回路、５２…遅延回路、５３…論理回路、６１…Ｐｃｈトランジスタ、６２…Ｎｃｈトランジスタ、１３１…シフトレジスタ、１３２−１〜１３２−ｎ…クロック抜き取り回路、１３３−１〜１３３−ｎ，１４３−１〜１４３−ｎ…逆相パルス生成回路、１３４−１〜１３４−ｎ，１４４−１〜１４４−ｎ…位相調整回路、１３５−１〜１３５−ｎ…サンプリングスイッチ、１４２−１〜１４２−ｎ…パルス生成回路、１４５−１〜１４５−ｎ…プリチャージスイッチ、５２１−１〜５２１−ｎ…インバータ

Claims (6)

1. 複数のインバータが直列に接続されてなり、入力される第１のパルス信号を遅延する遅延回路と、
   前記第１のパルス信号を一方の入力とし、前記遅延回路を経た前記第１のパルス信号を他方の入力とし、両入力を論理演算することによって前記第１のパルス信号よりもパルス幅の狭い第２のパルス信号を生成する論理回路とを備え、
   前記インバータを構成するトランジスタのサイズが前記複数のインバータの前後の段で異なる
   ことを特徴とするパルス生成回路。
2. 前記インバータは、ＮｃｈトランジスタとＰｃｈトランジスタとが直列に接続され、かつゲート電極が共通に接続されてなるＣＭＯＳインバータであり、
   前記Ｎｃｈトランジスタと前記Ｐｃｈトランジスタとのサイズ比が、前記複数のインバータの前後の段で異なる
   ことを特徴とする請求項１記載のパルス生成回路。
3. 電気光学素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、
   前記画素アレイ部の画素を行単位で選択する第１駆動手段と、
   前記第１駆動手段によって選択された行の画素に対して所定の信号を書き込む第２駆動手段とを具備する表示装置であって、
   前記第２駆動手段は、
   クロック信号に同期して順次転送パルスを出力するシフトレジスタと、
   前記シフトレジスタから順次出力される前記転送パルスから当該転送パルスよりもパルス幅の狭いサンプリングパルスを生成するパルス生成手段と、
   前記パルス生成手段で生成された前記サンプリングパルスに応答して前記所定の信号をサンプリングするサンプリングスイッチ群とを備え、
   前記パルス生成手段は、
   複数のインバータが直列に接続されてなり、前記シフトレジスタから順次出力される前記転送パルスを遅延する遅延回路と、
   前記転送パルスを一方の入力とし、前記遅延回路を経た前記転送パルスを他方の入力とし、両入力を論理演算することによって前記サンプリングパルスを生成する論理回路とを有し、
   前記インバータを構成するトランジスタのサイズが前記複数のインバータの前後の段で異なる
   ことを特徴とする表示装置。
4. 前記インバータは、ＮｃｈトランジスタとＰｃｈトランジスタとが直列に接続され、かつゲート電極が共通に接続されてなるＣＭＯＳインバータであり、
   前記Ｎｃｈトランジスタと前記Ｐｃｈトランジスタとのサイズ比が、前記複数のインバータの前後の段で異なる
   ことを特徴とする請求項３記載の表示装置。
5. 前記パルス生成手段は、前記シフトレジスタから順次出力される前記転送パルスから所定レベルのプリチャージ信号をサンプリングするためのプリチャージパルスを生成する
   ことを特徴とする請求項３記載の表示装置。
6. 前記パルス生成手段は、前記シフトレジスタから順次出力される前記転送パルスから映像信号をサンプリングするためのサンプリングパルスを生成する
   ことを特徴とする請求項３記載の表示装置。

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