JPH08162916A - クロック信号生成回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は外部クロック信号と同期し、かつ所望
の周波数のクロック信号を安定して出力し得るクロック
信号生成回路を提供することを目的とする。 【構成】入力回路１１は、入力クロック信号Ｃが入力さ
れ、該入力クロック信号Ｃの立ち上がりを検出して検出
信号Ｓ１を出力する。第一のパルス幅設定回路１２は、
検出信号Ｓ１に基づいて一定時間後に第一のパルス幅設
定信号Ｓ２を出力する。出力回路１３は、検出信号Ｓ１
に基づいて出力クロック信号ＣＬＫを反転させ、第一の
パルス幅設定信号Ｓ２に基づいて、出力クロック信号Ｃ
ＬＫを再度反転させる。第二のパルス幅設定回路１４
は、検出信号Ｓ１に基づいて入力回路１１を不活性化
し、第一のパルス幅設定信号Ｓ２に基づいて、一定時間
後に入力回路１１を活性化して、入力回路１１で入力ク
ロック信号Ｃの立ち上がりを検出させる第二のパルス幅
設定信号Ｓ３を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路内に
おいて、外部から入力されるクロック信号に同期した内
部クロック信号を生成するクロック信号生成回路に関す
るものである。

【０００２】半導体集積回路では、種々の内部回路の動
作が所定のクロック信号に基づいて制御される。このよ
うなクロック信号は、外部から半導体集積回路に入力さ
れる外部クロック信号に基づいて、同半導体集積回路内
に設けられるクロック信号生成回路で生成される。

【０００３】近年、半導体集積回路の動作速度は益々向
上し、内部回路の動作を制御するためのクロック信号の
周波数も高くなる傾向にある。従って、クロック信号生
成回路では内部回路で必要とする高周波数のクロック信
号を安定して生成する必要がある。

【０００４】

【従来の技術】従来のクロック信号生成回路の一例を図
７に従って説明する。クロック信号生成回路は２段のＴ
フリップフロップ回路１，２が直列に接続され、初段の
Ｔフリップフロップ回路１に外部クロック信号Ｃが入力
される。

【０００５】各Ｔフリップフロップ回路１，２は、例え
ば入力信号を２分周して出力し、次段のＴフリップフロ
ップ回路２から内部回路を制御するために必要な周波数
のクロック信号ＣＬＫが出力される。

【０００６】従って、図８に示すように外部クロック信
号Ｃが初段のＴフリップフロップ回路１に入力される
と、その外部クロック信号Ｃを２分周した信号ＳＧ１が
次段のＴフリップフロップ回路２に入力される。

【０００７】そして、Ｔフリップフロップ回路２から出
力されるクロック信号ＣＬＫは、外部クロック信号Ｃに
同期し、かつ外部クロック信号Ｃを４分周した信号とな
る。

【０００８】

【発明が解決しようとする課題】上記のように構成され
たクロック信号生成回路では、外部クロック信号Ｃを奇
数倍に分周することはできない。従って、外部クロック
信号Ｃに基づいて、所望のパルス幅のクロック信号ＣＬ
Ｋを生成できないことがある。

【０００９】また、外部クロック信号Ｃの周波数が変動
すると、それにともなってクロック信号ＣＬＫの周波数
も変動するため、安定した周波数のクロック信号ＣＬＫ
を生成できないという問題点がある。

【００１０】この発明の目的は、外部クロック信号と同
期し、かつ所望の周波数のクロック信号を安定して出力
し得るクロック信号生成回路を提供することにある。

【００１１】

【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、入力回路１１は、入力クロック
信号Ｃが入力され、該入力クロック信号Ｃの立ち上がり
を検出して検出信号Ｓ１を出力する。第一のパルス幅設
定回路１２は、前記検出信号Ｓ１に基づいて一定時間後
に第一のパルス幅設定信号Ｓ２を出力する。出力回路１
３は、前記検出信号Ｓ１に基づいて出力クロック信号Ｃ
ＬＫを反転させ、前記第一のパルス幅設定信号Ｓ２に基
づいて、前記出力クロック信号ＣＬＫを再度反転させ
る。第二のパルス幅設定回路１４は、前記検出信号Ｓ１
に基づいて前記入力回路１１を不活性化し、前記第一の
パルス幅設定信号Ｓ２に基づいて、一定時間後に前記入
力回路１１を活性化して前記入力回路１１で前記入力ク
ロック信号Ｃの立ち上がりを検出させる第二のパルス幅
設定信号Ｓ３を出力する。

【００１２】請求項２においては、前記入力回路は、前
記入力クロック信号と、前記第二のパルス幅設定信号と
の否論理積を出力する。請求項３においては、前記第一
のパルス幅設定回路は、前記検出信号の立ち上がり動作
だけを遅延させ、かつ反転させて前記第一のパルス幅設
定信号として出力する第一の遅延回路で構成し、前記出
力回路は、前記検出信号と第一のパルス幅設定信号との
否論理積を出力する。

【００１３】請求項４においては、前記第二のパルス幅
設定回路は、前記第一のパルス幅設定信号の立ち下がり
だけを遅延させ、かつ反転させて出力する第二の遅延回
路と、前記第二の遅延回路の出力信号と、前記検出信号
との否論理積を出力する論理積回路とから構成される。

【００１４】請求項５においては、前記第一の遅延回路
は、前記検出信号の立ち上がりを遅延させ、かつ反転さ
せて出力する奇数段のインバータ回路と、前記検出信号
の立ち下がりに基づいて出力信号をＨレベルにリセット
するリセット回路とから構成される。

【００１５】請求項６においては、前記第二の遅延回路
は、前記第一のパルス幅設定信号を遅延させ、かつ反転
させて出力する奇数段のインバータ回路と、前記検出信
号に基づいてその出力信号をＬレベルにリセットするリ
セット回路とから構成される。

【００１６】

【作用】請求項１では、入力クロック信号Ｃに同期して
出力回路１３から出力されるクロック信号ＣＬＫのＨレ
ベルのパルス幅と、Ｌレベルのパルス幅は、第一のパル
ス幅設定回路１２と、第二のパルス幅設定回路１４とで
設定される。

【００１７】請求項２では、入力回路は第二のパルス幅
設定回路の出力信号がＨレベルとなると、入力クロック
信号に基づく信号を出力し、第二のパルス幅設定回路の
出力信号がＬレベルとなると、入力クロック信号に関わ
らない信号が出力される。従って、第二のパルス幅設定
回路の出力信号がＨレベルの状態で、入力クロック信号
の立ち上がりが検出され、その検出信号に基づいて第二
のパルス幅設定回路の出力信号がＬレベルとなると、入
力回路が不活性化される。

【００１８】請求項３では、前記入力回路から出力され
る検出信号がＨレベルに立ち上がると、出力回路から出
力されるクロック信号はＨレベルとなり、第一の遅延回
路の遅延時間後にクロック信号はＬレベルとなる。

【００１９】請求項４では、第二の遅延回路の遅延時間
に基づいて、前記入力回路が不活性化される。請求項５
では、前記検出信号の立ち上がりが奇数段のインバータ
回路で遅延され、かつ反転されて出力される。検出信号
の立ち下がりに基づいて、リセット回路により第一の遅
延回路の出力信号がＨレベルにリセットされる。

【００２０】請求項６では、第二の遅延回路により、第
一のパルス幅設定信号が奇数段のインバータ回路で遅延
され、かつ反転されて出力され、前記検出信号がＨレベ
ルとなると、第二の遅延回路の出力信号がＬレベルにリ
セットされる。

【００２１】

【実施例】図２は本発明に関するデータ転送装置を示
す。クロック信号生成回路３は外部から入力される外部
クロックＣに同期して発振する発振回路で構成され、ク
ロック信号ＣＬＫをデータ生成回路４及び転送信号生成
回路５に出力する。

【００２２】前記データ生成回路４はデータ転送回路６
を備え、前記クロック信号ＣＬＫに基づいてデータを生
成し、そのデータをデータ転送回路６に出力する。前記
転送信号生成回路５は、前記クロック信号ＣＬＫに基づ
いて転送信号ＴＲを生成し、その転送信号ＴＲを前記デ
ータ転送回路６及びラッチ制御回路７に出力する。前記
データ転送回路６は、入力される転送信号ＴＲがＨレベ
ルとなると、前記データ生成回路４から入力されたデー
タＤをデータラッチ回路８に転送する。

【００２３】前記ラッチ制御回路７には、ラッチ制御信
号ＬＣが入力される。そして、前記ラッチ制御回路７は
Ｈレベルの前記転送信号ＴＲと、Ｈレベルのラッチ制御
信号ＬＣの入力に基づいて、Ｈレベルのデータラッチ信
号ＤＬをデータラッチ回路８に出力する。

【００２４】前記データラッチ回路８は、前記データラ
ッチ信号ＤＬのＬレベルからＨレベルへの立ち上がりに
基づいて、前記データ転送回路６から転送されたデータ
Ｄをラッチして、出力データＤout として出力回路へ出
力する。

【００２５】前記クロック信号生成回路３の第一の実施
例を図３に従って説明する。外部クロック信号Ｃはイン
バータ回路９ａに入力され、同インバータ回路９ａの出
力端子、すなわちノードＮ１はインバータ回路９ｂの入
力端子に接続される。

【００２６】前記インバータ回路９ａを構成するＮチャ
ネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳ
トランジスタＴr1を介してグランドＧＮＤに接続され、
前記ノードＮ１はＰチャネルＭＯＳトランジスタＴr2を
介して電源Ｖccに接続される。

【００２７】前記インバータ回路９ｂを構成するＮチャ
ネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳ
トランジスタＴr3を介してグランドＧＮＤに接続され
る。前記インバータ回路９ｂの出力端子、すなわちノー
ドＮ２はインバータ回路９ｃの入力端子に接続され、同
インバータ回路９ｃの出力端子、すなわちノードＮ４
は、インバータ回路９ｄの入力端子に接続される。そし
て、前記インバータ回路９ｄの出力端子からクロック信
号ＣＬＫが出力される。

【００２８】前記ノードＮ２は、ＰチャネルＭＯＳトラ
ンジスタＴr4を介して電源Ｖccに接続される。前記イン
バータ回路９ｃを構成するＮチャネルＭＯＳトランジス
タのソースは、ＮチャネルＭＯＳトランジスタＴr5を介
してグランドＧＮＤに接続される。また、前記ノードＮ
４は、ＰチャネルＭＯＳトランジスタＴr6を介して電源
Ｖccに接続される。

【００２９】前記ノードＮ２は、第一の遅延回路１０ａ
の入力端子に接続される。前記第一の遅延回路１０ａは
３段のインバータ回路で構成され、その出力端子である
ノードＮ３は、前記トランジスタＴr5，Ｔr6のゲートに
接続される。

【００３０】また、前記第一の遅延回路１０ａの終段の
インバータ回路を構成するＮチャネルＭＯＳトランジス
タのソースは、ＮチャネルＭＯＳトランジスタＴr7を介
してグランドＧＮＤに接続される。前記ノードＮ３は、
ＰチャネルＭＯＳトランジスタＴr8を介して電源Ｖccに
接続される。前記トランジスタＴr7，Ｔr8のゲートは、
前記ノードＮ２に接続される。

【００３１】従って、インバータ回路９ｃと、トランジ
スタＴr5，Ｔr6は、否論理積回路を構成し、ノードＮ
２，Ｎ３がともにＨレベルとなるとき、ノードＮ４はＬ
レベルとなり、ノードＮ２，Ｎ３の少なくともいずれか
がＬレベルとなると、ノードＮ４はＨレベルとなる。

【００３２】ノードＮ２の立ち上がりに基づくノードＮ
３の立ち下がりは、第一の遅延回路１０ａを構成する３
段のインバータ回路の動作時間分遅延する。また、ノー
ドＮ２が立ち下がると、トランジスタＴr7がオフされる
とともに、トランジスタＴr8がオンされて、ノードＮ３
は直ちに立ち上がる。

【００３３】前記ノードＮ３は第二の遅延回路１０ｂの
入力端子に接続される。前記第二の遅延回路１０ｂは７
段のインバータ回路が直列にされる。前記第二の遅延回
路１０ｂの偶数段目のインバータ回路を構成するＮチャ
ネルＭＯＳトランジスタのソースは、それぞれＮチャネ
ルＭＯＳトランジスタＴr9，Ｔr11 ，Ｔr13 を介してグ
ランドＧＮＤに接続される。

【００３４】また、前記第二の遅延回路１０ｂの偶数段
目のインバータ回路の出力端子は、それぞれＰチャネル
ＭＯＳトランジスタＴr10 ，Ｔr12 ，Ｔr14 を介して電
源Ｖccに接続される。前記トランジスタＴr9〜Ｔr14 の
ゲートは、前記ノードＮ１に接続される。

【００３５】従って、第二の遅延回路１０ｂの偶数段目
のインバータ回路及びトランジスタＴr9〜Ｔr14 によ
り、それぞれ否論理積回路が構成される。そして、ノー
ドＮ１がＨレベルであると、第二の遅延回路１０ｂはノ
ードＮ３の立ち下がりに基づいて、７段のインバータ回
路の動作遅延時間後にノードＮ５を立ち上げる。また、
ノードＮ１がＬレベルとなると、ノードＮ５は直ちにＬ
レベルとなる。

【００３６】前記第二の遅延回路１０ｂの出力端子、す
なわちノードＮ５はインバータ回路９ｅの入力端子に接
続される。前記インバータ回路９ｅの出力端子、すなわ
ちノードＮ６は、インバータ回路９ｆの入力端子に接続
される。前記インバータ回路９ｆの出力端子、すなわち
ノードＮ７は、前記トランジスタＴr1〜Ｔr4のゲートに
接続される。従って、前記インバータ回路９ａ，９ｂ及
びトランジスタＴr1〜Ｔr4によりそれぞれ否論理積回路
が構成される。

【００３７】前記インバータ回路９ｅを構成するＮチャ
ネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳ
トランジスタＴr15 を介してグランドＧＮＤに接続され
る。また、前記ノードＮ６はＰチャネルＭＯＳトランジ
スタＴr16 を介して電源Ｖccに接続される。そして、前
記トランジスタＴr15 ，Ｔr16 のゲートは、前記ノード
Ｎ１に接続される。従って、インバータ回路９ｅ及びト
ランジスタＴr15 ，Ｔr16 により、ノードＮ１とノード
Ｎ５の否論理積を出力する論理積回路が構成される。

【００３８】前記インバータ回路９ｆを構成するＮチャ
ネルＭＯＳトランジスタのソースは、ＮチャネルＭＯＳ
トランジスタＴr17 を介してグランドＧＮＤに接続され
る。また、前記ノードＮ７はＰチャネルＭＯＳトランジ
スタＴr18 を介して電源Ｖccに接続される。そして、前
記トランジスタＴr17 ，Ｔr18 のゲートは、前記ノード
Ｎ２に接続される。従って、インバータ回路９ｆ及びト
ランジスタＴr17 ，Ｔr18 により、ノードＮ２とノード
Ｎ６の否論理積を出力する論理積回路が構成される。

【００３９】次に、上記のように構成されたクロック信
号生成回路３にパルス幅ｔ１の外部クロック信号Ｃが入
力された場合の動作を図４に従って説明する。外部クロ
ック信号ＣがＬレベルであると、ノードＮ１はＨレベル
となり、トランジスタＴr9，Ｔr11 ，Ｔr13 , Ｔr15 は
オンされ、トランジスタＴr10 ，Ｔr112，Ｔr14 , Ｔr1
6 はオフされる。

【００４０】ノードＮ７はＨレベルにあるので、インバ
ータ回路９ｂの動作によりノードＮ２はＬレベルとな
り、トランジスタＴr18 がオンされるとともに、トラン
ジスタＴr17 がオフされる。

【００４１】また、ノードＮ３はＨレベル、ノードＮ４
はＨレベルとなり、インバータ回路９ｄから出力される
クロック信号ＣＬＫはＬレベルとなる。また、ノードＮ
３がＨレベルであるので、ノードＮ５はＬレベルとな
り、ノードＮ６はＨレベルとなる。

【００４２】次いで、外部クロック信号ＣがＨレベルに
立ち上がると、ノードＮ１はＬレベルに立ち下がり、ノ
ードＮ２はＨレベルに立ち上がる。すると、トランジス
タＴr17 がオンされるとともにトランジスタＴr18 がオ
フされ、ノードＮ６がＨレベルであることから、ノード
Ｎ７はＬレベルとなって、ノードＮ１はＨレベルに復帰
する。

【００４３】ノードＮ２がＨレベルに立ち上がると、ノ
ードＮ３は未だＨレベルであるので、ノードＮ４はＬレ
ベルに立ち下がり、クロック信号ＣＬＫはＨレベルに立
ち上がる。

【００４４】ノードＮ２の立ち上がりから、第一の遅延
時間１０ａの動作遅延時間ｔ２後にノードＮ３がＬレベ
ルに立ち下がる。すると、ノードＮ４が立ち上がり、ク
ロック信号ＣＬＫが立ち下がる。従って、クロック信号
ＣＬＫは時間幅ｔ２でＨレベルとなる。

【００４５】ノードＮ３がＬレベルに立ち下がると、ノ
ードＮ１がＨレベルに維持されて、トランジスタＴr9，
Ｔr11 ，Ｔr13 ，Ｔr15 がオンされていることから、第
二の遅延回路１０ｂの遅延時間ｔ３後にノードＮ５が立
ち上がる。すると、ノードＮ６が立ち下がり、ノードＮ
７が立ち上がる。

【００４６】ノードＮ７が立ち上がると、ノードＮ１が
Ｈレベルに維持されていることから、ノードＮ２が立ち
下がり、ノードＮ３が立ち上がる。すると、この状態で
は外部クロック信号Ｃの次の立ち上がりを捉えて、ノー
ドＮ１がＬレベルとなり、上記動作が繰り返される。

【００４７】次に、上記のように構成されたクロック信
号生成回路３に前記パルス幅ｔ１より長いパルス幅ｔ４
の外部クロック信号Ｃが入力された場合の動作を図４に
従って説明する。

【００４８】外部クロック信号Ｃの立ち上がりを捉え
て、クロック信号ＣＬＫが立ち上がり、第一の遅延回路
１０ａの遅延時間に基づくパルス幅ｔ２でクロック信号
ＣＬＫがＨレベルとなる動作は、図４と同様である。

【００４９】そして、ノードＮ３の立ち下がりから第二
の遅延回路１０ｂの遅延時間ｔ３後にノードＮ５がＨレ
ベルに立ち上がり、ノードＮ７がＨレベルに立ち上がっ
て、ノードＮ２がＬレベルとなる。

【００５０】すると、外部クロック信号Ｃの次の立ち上
がりを捉えて、ノードＮ１がＬレベルとなり、上記動作
が繰り返される。従って、外部クロック信号Ｃの周波数
が変動しても、クロック信号ＣＬＫのＨレベルのパルス
幅ｔ２は、第一の遅延回路１０ａの遅延時間により一定
に維持される。

【００５１】また、クロック信号ＣＬＫのＬレベルのパ
ルス幅は、第二の遅延回路１０ｂの遅延時間と、外部ク
ロック信号Ｃの立ち上がりのタイミングとにより決定さ
れるので、第二の遅延回路１０ｂの遅延時間ｔ３が外部
クロック信号Ｃのパルス幅ｔ４より長ければ、大きく変
動することはない。

【００５２】以上のようにこのクロック信号生成回路３
では、外部クロック信号Ｃの立ち上がりに基づいてクロ
ック信号ＣＬＫが立ち上がり、そのクロック信号ＣＬＫ
のＨレベルのパルス幅ｔ２は、第一の遅延回路１０ａに
より設定される。

【００５３】第一の遅延回路１０ａの動作によりクロッ
ク信号ＣＬＫが立ち下がった後は、第二の遅延回路１０
ｂで設定される遅延時間ｔ３に基づいてＬレベルとな
る。従って、クロック信号ＣＬＫのＨレベル及びＬレベ
ルの時間幅は、第一及び第二の遅延回路１０ａにより設
定されるので、外部クロック信号Ｃの周波数の変動に関
わらず、安定したパルス幅のクロック信号ＣＬＫを生成
することができる。

【００５４】また、シミュレーションにより第一及び第
二の遅延回路１０ａの遅延時間を適宜に設定することに
より、外部クロック信号Ｃを奇数倍に分周した周波数で
クロック信号ＣＬＫを出力することもできる。

【００５５】そして、このようなクロック信号生成回路
３から安定したクロック信号ＣＬＫを転送信号生成回路
５及びデータ生成回路４に供給することができる。図６
は、クロック信号生成回路の第二の実施例を示す。この
実施例は、第一及び第二の遅延回路１０ａ，１０ｂの構
成が前記第一の実施例と異なる。

【００５６】すなわち、この実施例は第一の実施例の第
一及び第二の遅延回路１０ａ，１０ｂにおいて、論理積
回路を構成するインバータ回路に接続されるＮチャネル
ＭＯＳトランジスタを省略したものである。

【００５７】このような構成としても、前記第一の実施
例と同様に動作する。そして、第一の実施例に対し、ト
ランジスタ数を削減することができるので、回路レイア
ウト面積を縮小することができる。

【００５８】また、第二の実施例の第一の遅延回路１０
ａにおいて、奇数段目のインバータ回路のＰチャネルＭ
ＯＳトランジスタのゲート幅をＮチャネルＭＯＳトラン
ジスタのゲート幅より例えば１０倍程度に大きくし、偶
数段目のインバータ回路をこの逆とすれば、ノードＮ２
の立ち上がりに基づくノードＮ３の立ち下がりが十分に
遅延し、ノードＮ２の立ち下がりに基づいてノードＮ３
が速やかに立ち上がる遅延回路を構成することができ
る。

【００５９】また、第二の実施例の第二の遅延回路１０
ｂにおいて、奇数段目のインバータ回路のＰチャネルＭ
ＯＳトランジスタのゲート幅をＮチャネルＭＯＳトラン
ジスタのゲート幅より小さくし、偶数段目のインバータ
回路をこの逆とすれば、ノードＮ３の立ち下がりに基づ
くノードＮ５の立ち上がりが十分に遅延し、ノードＮ１
の立ち下がりに基づいてノードＮ５が直ちに立ち上がる
遅延回路を構成することができる。

【００６０】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項５，６において、第一の遅延回路のリセッ
ト回路は、終段のインバータ回路のＮチャネルＭＯＳト
ランジスタのソースとグランドＧＮＤとの間に接続され
たＮチャネルＭＯＳトランジスタと、前記インバータ回
路の出力端子と電源Ｖccとの間に接続されたＰチャネル
ＭＯＳトランジスタとで構成し、前記各トランジスタに
前記検出信号を入力する。検出信号がＬレベルとなる
と、第一の遅延回路の出力信号を直ちにＨレベルとする
リセット回路を簡単に構成することができる。

【００６１】（２）請求項５，６において、第一の遅延
回路のリセット回路は、終段のインバータ回路の出力端
子と電源Ｖccとの間にＰチャネルＭＯＳトランジスタを
接続して、同トランジスタに前記検出信号を入力すると
ともに、各インバータ回路のリセット動作側のトランジ
スタのゲート幅を大きくして構成する。検出信号がＬレ
ベルとなると、第一の遅延回路の出力信号を直ちにＨレ
ベルとするリセット回路を小さなレイアウト面積で構成
することができる。

【００６２】

【発明の効果】以上詳述したように、請求項１の発明で
は、外部クロック信号と同期し、かつ所望の周波数のク
ロック信号を安定して出力し得るクロック信号生成回路
を提供することができる。

【００６３】請求項２では、第二のパルス幅設定回路の
出力信号に基づいて、入力クロック信号の立ち上がりだ
けを検出する入力回路を構成することができる。請求項
３では、出力回路から出力されるクロック信号のＨレベ
ルのパルス幅を第一の遅延回路の遅延時間により設定す
ることができる。

【００６４】請求項４では、出力回路から出力されるク
ロック信号のＬレベルのパルス幅を第二の遅延回路の遅
延時間により設定することができる。請求項５，６で
は、第一及び第二の遅延回路のインバータ回路の段数を
適宜に選択することにより、入力クロック信号に対する
分周比を任意に設定することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 データ転送装置を示すブロック図である。

【図３】 クロック信号生成回路の第一の実施例を示す
回路図である。

【図４】 図３のの動作を示すタイミング波形図であ
る。

【図５】 図３のの動作を示すタイミング波形図であ
る。

【図６】 クロック信号生成回路の第二の実施例を示す
回路図である。

【図７】 従来例を示すブロック図である。

【図８】 従来例の動作を示すタイミング波形図であ
る。

【符号の説明】

１１ 入力回路 １２ 第一のパルス幅設定回路 １３ 出力回路 １４ 第二のパルス幅設定回路 Ｃ 入力クロック信号 Ｓ１ 検出信号 Ｓ２ 第一のパルス幅設定信号 Ｓ３ 第二のパルス幅設定信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力クロック信号が入力され、該入力ク
   ロック信号の立ち上がりを検出して検出信号を出力する
   入力回路と、 前記検出信号に基づいて一定時間後に第一のパルス幅設
   定信号を出力する第一のパルス幅設定回路と、 前記検出信号に基づいて出力クロック信号を反転させ、
   前記第一のパルス幅設定信号に基づいて、前記出力クロ
   ック信号を再度反転させる出力回路と、 前記検出信号に基づいて前記入力回路を不活性化し、前
   記第一のパルス幅設定信号に基づいて、一定時間後に前
   記入力回路を活性化して前記入力回路で前記入力クロッ
   ク信号の立ち上がりを検出させる第二のパルス幅設定信
   号を出力する第二のパルス幅設定回路とを備えたことを
   特徴とするクロック信号生成回路。
2. 【請求項２】 前記入力回路は、前記入力クロック信号
   と、前記第二のパルス幅設定信号との否論理積を出力す
   ることを特徴とする請求項１記載のクロック信号生成回
   路。
3. 【請求項３】 前記第一のパルス幅設定回路は、前記検
   出信号の立ち上がり動作だけを遅延させ、かつ反転させ
   て前記第一のパルス幅設定信号として出力する第一の遅
   延回路で構成し、前記出力回路は、前記検出信号と第一
   のパルス幅設定信号との否論理積を出力することを特徴
   とする請求項１記載のクロック信号生成回路。
4. 【請求項４】 前記第二のパルス幅設定回路は、前記第
   一のパルス幅設定信号の立ち下がりだけを遅延させ、か
   つ反転させて出力する第二の遅延回路と、前記第二の遅
   延回路の出力信号と、前記検出信号との否論理積を出力
   する論理積回路とから構成することを特徴とする請求項
   １記載のクロック信号生成回路。
5. 【請求項５】 前記第一の遅延回路は、前記検出信号の
   立ち上がりを遅延させ、かつ反転させて出力する奇数段
   のインバータ回路と、前記検出信号の立ち下がりに基づ
   いて出力信号をＨレベルにリセットするリセット回路と
   から構成したことを特徴とする請求項３記載のクロック
   信号生成回路。
6. 【請求項６】 前記第二の遅延回路は、前記第一のパル
   ス幅設定信号を遅延させ、かつ反転させて出力する奇数
   段のインバータ回路と、前記検出信号に基づいてその出
   力信号をＬレベルにリセットするリセット回路とから構
   成したことを特徴とする請求項４記載のクロック信号生
   成回路。