JP2639316B2 - バスドライブシステム - Google Patents
バスドライブシステムInfo
- Publication number
- JP2639316B2 JP2639316B2 JP5241207A JP24120793A JP2639316B2 JP 2639316 B2 JP2639316 B2 JP 2639316B2 JP 5241207 A JP5241207 A JP 5241207A JP 24120793 A JP24120793 A JP 24120793A JP 2639316 B2 JP2639316 B2 JP 2639316B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- gate
- signal
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は複数の機能ブロック間で
バスを介してデータ転送を行うバスドライブ回路を複数
具備するバスドライブシステムに関する。
バスを介してデータ転送を行うバスドライブ回路を複数
具備するバスドライブシステムに関する。
【０００２】
【従来の技術】図５および図６はこの種のバスドライブ
回路の従来例を示すブロック図である（特開平３−８２
２１８号公報）。図５においては双方向性バッファの構
成が示されている。５１は、ＰチャンネルＭＯＳトラン
ジスタＴＰ４（以降、トランジスタＴＰ４と記す）とＮ
チャンネルＭＯＳトランジスタＴＮ４（以降、トランジ
スタＴＮ４と記す）からなる入力バッファである。入力
バッファ５１はバスラインＢＵＬ１に接続され、バスラ
インＢＵＬ１からの信号情報を入力する。５２は、Ｐチ
ャンネルＭＯＳトランジスタＴＰ３（以降、トランジス
タＴＰ３と記す）とＮチャンネルＭＯＳトランジスタＴ
Ｎ３（以降、トランジスタＴＮ３と記す）およびコント
ロール回路２ａから成る３ステートの出力バッファであ
り、バスラインＢＵＬ１に接続されている。
回路の従来例を示すブロック図である（特開平３−８２
２１８号公報）。図５においては双方向性バッファの構
成が示されている。５１は、ＰチャンネルＭＯＳトラン
ジスタＴＰ４（以降、トランジスタＴＰ４と記す）とＮ
チャンネルＭＯＳトランジスタＴＮ４（以降、トランジ
スタＴＮ４と記す）からなる入力バッファである。入力
バッファ５１はバスラインＢＵＬ１に接続され、バスラ
インＢＵＬ１からの信号情報を入力する。５２は、Ｐチ
ャンネルＭＯＳトランジスタＴＰ３（以降、トランジス
タＴＰ３と記す）とＮチャンネルＭＯＳトランジスタＴ
Ｎ３（以降、トランジスタＴＮ３と記す）およびコント
ロール回路２ａから成る３ステートの出力バッファであ
り、バスラインＢＵＬ１に接続されている。
【０００３】コントロール回路２ａは、入力選択信号Ｃ
１，¬Ｃ１（以降、¬は¬に続く記号の否定あるいは¬
に続く記号がロウアクティブであることを表す）に基づ
いてバスラインＢＵＬ１を出力状態、入力状態およびハ
イインピーダンス状態にしたり、ＰチャンネルＭＯＳト
ランジスタＴＰ２（以降、トランジスタＴＰ２と記す）
のゲートに印加する信号のレベルを制御をする。トラン
ジスタＴＰ２は、電源ＶＤＤとバスラインＢＵＬ１との
間に接続されている。
１，¬Ｃ１（以降、¬は¬に続く記号の否定あるいは¬
に続く記号がロウアクティブであることを表す）に基づ
いてバスラインＢＵＬ１を出力状態、入力状態およびハ
イインピーダンス状態にしたり、ＰチャンネルＭＯＳト
ランジスタＴＰ２（以降、トランジスタＴＰ２と記す）
のゲートに印加する信号のレベルを制御をする。トラン
ジスタＴＰ２は、電源ＶＤＤとバスラインＢＵＬ１との
間に接続されている。
【０００４】トランジスタＴＰ２は、入力選択信号¬Ｃ
１がＨ→ＬレベルになるとＯＦＦ→ＯＮ動作となり、プ
ルアップ抵抗として機能をする。これにより、バスライ
ンＢＵＬ１のレベルがＶＤＤのレベルに固定される。ま
たトランジスタＴＰ２は、信号¬Ｃ１がＬ→Ｈレベルに
なるとＯＮ→ＯＦＦ動作となり、プルアップとしての機
能が解除される。これにより、バスラインＢＵＬ１のレ
ベルは、バスラインＢＵＬ１に印加される電圧レベルに
依存することとなる。
１がＨ→ＬレベルになるとＯＦＦ→ＯＮ動作となり、プ
ルアップ抵抗として機能をする。これにより、バスライ
ンＢＵＬ１のレベルがＶＤＤのレベルに固定される。ま
たトランジスタＴＰ２は、信号¬Ｃ１がＬ→Ｈレベルに
なるとＯＮ→ＯＦＦ動作となり、プルアップとしての機
能が解除される。これにより、バスラインＢＵＬ１のレ
ベルは、バスラインＢＵＬ１に印加される電圧レベルに
依存することとなる。
【０００５】同様に図６においては、図５のＴＰ２の代
わりにグランドＶＳＳとバスラインＢＵＬ２間にＮチャ
ンネルＭＯＳトランジスタＴＮ２（以降、トランジスタ
ＴＮ２と記す）が接続されている。これにより入力選択
信号¬Ｃ２がＬ→ＨレベルになるとトランジスタＴＮ２
はＯＦＦ→ＯＮ動作となり、プルダウン抵抗として機能
をする。これにより、バスラインＢＵＬ２のレベルがＶ
ＳＳのレベルに固定される。
わりにグランドＶＳＳとバスラインＢＵＬ２間にＮチャ
ンネルＭＯＳトランジスタＴＮ２（以降、トランジスタ
ＴＮ２と記す）が接続されている。これにより入力選択
信号¬Ｃ２がＬ→ＨレベルになるとトランジスタＴＮ２
はＯＦＦ→ＯＮ動作となり、プルダウン抵抗として機能
をする。これにより、バスラインＢＵＬ２のレベルがＶ
ＳＳのレベルに固定される。
【０００６】図８および図９はバスドライブ回路の他の
従来例を示すブロック図である（特開平１−２７９６３
０号公報参照のこと）。図８は、出力バッファを示すブ
ロック図である。入力信号ＤＴの論理レベルを反転させ
るインバータ１と、クロック信号ＣＫと同期してレベル
変化する制御信号ＣＮと、インバータ１の出力信号との
ＮＯＲ演算をする第１のゲート回路２と、この第１のゲ
ート回路２の出力信号とクロック信号ＣＫとのＮＯＲ演
算をする第２のゲート回路３と、入力信号ＤＴと制御信
号ＣＮおよびクロック信号ＣＫのＮＯＲ演算をする第３
のゲート回路４と、ソースが第１の電源端子（グラン
ド）に接続されドレインが出力端子Ｔｏと接続されゲー
トが第３のゲート回路４の出力信号を入力してオン・オ
フするＮチャンネルＭＯＳトランジスタＱ1 と、ソース
が第２の電源端子（ＶＣＣ）に接続されドレインが出力
端子Ｔｏに接続されゲートが第２のゲート回路３の出力
信号を入力してオン・オフするＰチャンネルＭＯＳトラ
ンジスタＱ2 とを備えた構成となっている。
従来例を示すブロック図である（特開平１−２７９６３
０号公報参照のこと）。図８は、出力バッファを示すブ
ロック図である。入力信号ＤＴの論理レベルを反転させ
るインバータ１と、クロック信号ＣＫと同期してレベル
変化する制御信号ＣＮと、インバータ１の出力信号との
ＮＯＲ演算をする第１のゲート回路２と、この第１のゲ
ート回路２の出力信号とクロック信号ＣＫとのＮＯＲ演
算をする第２のゲート回路３と、入力信号ＤＴと制御信
号ＣＮおよびクロック信号ＣＫのＮＯＲ演算をする第３
のゲート回路４と、ソースが第１の電源端子（グラン
ド）に接続されドレインが出力端子Ｔｏと接続されゲー
トが第３のゲート回路４の出力信号を入力してオン・オ
フするＮチャンネルＭＯＳトランジスタＱ1 と、ソース
が第２の電源端子（ＶＣＣ）に接続されドレインが出力
端子Ｔｏに接続されゲートが第２のゲート回路３の出力
信号を入力してオン・オフするＰチャンネルＭＯＳトラ
ンジスタＱ2 とを備えた構成となっている。
【０００７】制御信号ＣＮはこのバスドライブ回路の動
作、非動作を制御し、Ｌのとき動作状態とし、Ｈのとき
Ｑ1 ，Ｑ2 を共にオフ状態として非動作状態とする。ま
た、この制御信号ＣＮはクロック信号ＣＫと同期し、ク
ロック信号ＣＫの立上りで変化する。
作、非動作を制御し、Ｌのとき動作状態とし、Ｈのとき
Ｑ1 ，Ｑ2 を共にオフ状態として非動作状態とする。ま
た、この制御信号ＣＮはクロック信号ＣＫと同期し、ク
ロック信号ＣＫの立上りで変化する。
【０００８】クロック信号ＣＫはＨのときＱ2 を強制的
にオンとし、出力信号ＶｏをＨとする。従って、非動作
状態から動作状態へ移行する場合、クロック信号ＣＫが
立上ると出力信号ＶｏがＨとなると共に制御信号ＣＮが
Ｌとなり、クロック信号ＣＫがＬになってから入力信号
ＤＴの伝達が行われるので、図９に示すように複数の機
能ブロック２０Ａ〜２０Ｃの出力端にこのバスドライブ
回路１０をそれぞれ接続し、これらバスドライブ回路１
０の出力端子を共通接続して次段と接続するような場合
でも、これらバスドライブ回路１０の切換え時にＱ1 ，
Ｑ2 が同時にオンとなることがないので、これらバスド
ライブ回路１０間で貫通電流が流れることはない。
にオンとし、出力信号ＶｏをＨとする。従って、非動作
状態から動作状態へ移行する場合、クロック信号ＣＫが
立上ると出力信号ＶｏがＨとなると共に制御信号ＣＮが
Ｌとなり、クロック信号ＣＫがＬになってから入力信号
ＤＴの伝達が行われるので、図９に示すように複数の機
能ブロック２０Ａ〜２０Ｃの出力端にこのバスドライブ
回路１０をそれぞれ接続し、これらバスドライブ回路１
０の出力端子を共通接続して次段と接続するような場合
でも、これらバスドライブ回路１０の切換え時にＱ1 ，
Ｑ2 が同時にオンとなることがないので、これらバスド
ライブ回路１０間で貫通電流が流れることはない。
【０００９】
【発明が解決しようとする課題】特開平３−８２２１８
号公報（図５，図６）に開示されたバスライン・プルア
ップ・プルダウンの技術により貫通電流は回避できる
が、図７のように複数のバッファがバスラインＸ3 で接
続され、ハイ・インピーダンス状態が解除された時、バ
スファイトが発生する。その際の対策がなされていな
い。出力バッファ５２の出力がＨ、出力バッファ５６の
出力がＬであるとすると、トランジスタＴＰ３がオン、
トランジスタＴＮ７がオンであるから電源ＶＤＤから電
源ＶＳＳに矢印で示されるように貫通電流が流れてしま
う。
号公報（図５，図６）に開示されたバスライン・プルア
ップ・プルダウンの技術により貫通電流は回避できる
が、図７のように複数のバッファがバスラインＸ3 で接
続され、ハイ・インピーダンス状態が解除された時、バ
スファイトが発生する。その際の対策がなされていな
い。出力バッファ５２の出力がＨ、出力バッファ５６の
出力がＬであるとすると、トランジスタＴＰ３がオン、
トランジスタＴＮ７がオンであるから電源ＶＤＤから電
源ＶＳＳに矢印で示されるように貫通電流が流れてしま
う。
【００１０】また特開平１−２７９６３０号（図８，
９）では、クロック信号ＣＫと制御信号ＣＮのタイミン
グ設計が難しく、またクロック信号ＣＫの後縁が立下が
って遅延が決まりデータ伝播時間が遅くなる。素子数も
クロックの制御のための３個のＮＯＲゲートが増加す
る。貫通電流に関しては制御信号がいずれか１ケのみ選
択された時は流れないが、間違って２ケ以上選択された
場合、例えば図９においてＣＮＡ＝Ｌ，ＣＮＢ＝Ｌ，Ｃ
ＮＣ＝Ｈ，ＤＴＡ＝Ｈ，ＤＴＢ＝Ｌ，ＤＴＣ＝Ｌまたは
Ｈの場合、１０Ａ内のＰチャンネルＭＯＳトランジスタ
Ｑ2 がオン、１０Ｂ内のＮチャンネルＭＯＳトランジス
タＱ1 がオンで貫通電流が流れてしまう。
９）では、クロック信号ＣＫと制御信号ＣＮのタイミン
グ設計が難しく、またクロック信号ＣＫの後縁が立下が
って遅延が決まりデータ伝播時間が遅くなる。素子数も
クロックの制御のための３個のＮＯＲゲートが増加す
る。貫通電流に関しては制御信号がいずれか１ケのみ選
択された時は流れないが、間違って２ケ以上選択された
場合、例えば図９においてＣＮＡ＝Ｌ，ＣＮＢ＝Ｌ，Ｃ
ＮＣ＝Ｈ，ＤＴＡ＝Ｈ，ＤＴＢ＝Ｌ，ＤＴＣ＝Ｌまたは
Ｈの場合、１０Ａ内のＰチャンネルＭＯＳトランジスタ
Ｑ2 がオン、１０Ｂ内のＮチャンネルＭＯＳトランジス
タＱ1 がオンで貫通電流が流れてしまう。
【００１１】本発明は上記問題に鑑み、バスファイトの
発生を防止できるとともに、バスラインをハイインピー
ダンスにさせないバスドライブシステムを提供すること
を目的とする。
発生を防止できるとともに、バスラインをハイインピー
ダンスにさせないバスドライブシステムを提供すること
を目的とする。
【００１２】
【課題を解決するための手段】本発明のバスドライブシ
ステムは、出力段がＰチャンネルＭＯＳトランジスタと
ＮチャンネルＭＯＳトランジスタで構成された複数のバ
スドライブ回路の出力端が共通のバスラインに接続され
ており、前記バスドライブ回路の出力端の電位で制御さ
れ、前記バスドライブ回路の出力段におけるＰチャンネ
ルＭＯＳトランジスタと直列に接続されたスイッチ回路
と、前記各バスドライブ回路の出力段におけるＮチャン
ネルＭＯＳトランジスタへの入力に対応した信号が入力
され、出力が前記バスラインに接続されたノアゲートと
を有するか、前記バスドライブ回路の出力端の電位で制
御され、前記バスドライブ回路の出力段におけるＮチャ
ンネルＭＯＳトランジスタと直列に接続されたスイッチ
回路と、前記各バスドライブ回路の出力段におけるＰチ
ャンネルＭＯＳトランジスタへの入力に対応した信号が
入力され、出力が前記バスラインに接続されたナンドゲ
ートとを有する。
ステムは、出力段がＰチャンネルＭＯＳトランジスタと
ＮチャンネルＭＯＳトランジスタで構成された複数のバ
スドライブ回路の出力端が共通のバスラインに接続され
ており、前記バスドライブ回路の出力端の電位で制御さ
れ、前記バスドライブ回路の出力段におけるＰチャンネ
ルＭＯＳトランジスタと直列に接続されたスイッチ回路
と、前記各バスドライブ回路の出力段におけるＮチャン
ネルＭＯＳトランジスタへの入力に対応した信号が入力
され、出力が前記バスラインに接続されたノアゲートと
を有するか、前記バスドライブ回路の出力端の電位で制
御され、前記バスドライブ回路の出力段におけるＮチャ
ンネルＭＯＳトランジスタと直列に接続されたスイッチ
回路と、前記各バスドライブ回路の出力段におけるＰチ
ャンネルＭＯＳトランジスタへの入力に対応した信号が
入力され、出力が前記バスラインに接続されたナンドゲ
ートとを有する。
【００１３】
【作用】バスラインに接続されているバスドライブ回路
の出力端が全てハイインピーダンスになっても、ノアゲ
ートあるいはナンドゲートがバスラインを０あるいは１
のいずれかの論理レベルに設定する。ノアゲートあるい
はナンドゲートが設定するバスラインの論理レベルと異
なる論理レベルの出力を、いずれかのバスドライブ回路
が出力しようとすると、スイッチ回路がそれを阻止し、
バスファイトの発生を防止する。
の出力端が全てハイインピーダンスになっても、ノアゲ
ートあるいはナンドゲートがバスラインを０あるいは１
のいずれかの論理レベルに設定する。ノアゲートあるい
はナンドゲートが設定するバスラインの論理レベルと異
なる論理レベルの出力を、いずれかのバスドライブ回路
が出力しようとすると、スイッチ回路がそれを阻止し、
バスファイトの発生を防止する。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のバスドライブ回路の第１の
実施例を示すブロック図である。
て説明する。図１は本発明のバスドライブ回路の第１の
実施例を示すブロック図である。
【００１５】ドライブ回路Ａ10は、データ信号Ａ11およ
び制御信号Ａ12を入力し、出力段のＰチャンネルＭＯＳ
トランジスタ（以下ＰＭＯＳという）ａ13と、Ｎチャン
ネルＭＯＳトランジスタ（以下ＮＭＯＳという）ａ14を
介してバス配線Ｘ10に接続される負荷を駆動する。この
場合、電源端子ＶＤＤとＰＭＯＳａ13のソース間に電流
経路を切るスイッチ回路としてＰＭＯＳａ12を挿入し、
バス配線Ｘ10の信号を入力とするインバータａ11でＰＭ
ＯＳａ12を制御している。
び制御信号Ａ12を入力し、出力段のＰチャンネルＭＯＳ
トランジスタ（以下ＰＭＯＳという）ａ13と、Ｎチャン
ネルＭＯＳトランジスタ（以下ＮＭＯＳという）ａ14を
介してバス配線Ｘ10に接続される負荷を駆動する。この
場合、電源端子ＶＤＤとＰＭＯＳａ13のソース間に電流
経路を切るスイッチ回路としてＰＭＯＳａ12を挿入し、
バス配線Ｘ10の信号を入力とするインバータａ11でＰＭ
ＯＳａ12を制御している。
【００１６】ドライブ回路Ｂ10，Ｃ10は、ドライブ回路
Ａ10と同様な回路であり出力はバス配線Ｘ10に接続され
ている。ドライブＤ１，Ｄ２は、バス配線Ｘ10を入力と
している。また、ＮＯＲゲートＹ10は、各ドライブ
Ａ10，Ｂ10，Ｃ10のＮＯＲゲートａ16，ｂ16，・・の出
力Ａ13，Ｂ13，Ｃ13を入力としている。ＮＡＮＤゲート
ａ 15，ＮＯＲゲートａ16，インバータａ17によりデータ
信号Ａ11を制御信号Ａ12に従って制御している。
Ａ10と同様な回路であり出力はバス配線Ｘ10に接続され
ている。ドライブＤ１，Ｄ２は、バス配線Ｘ10を入力と
している。また、ＮＯＲゲートＹ10は、各ドライブ
Ａ10，Ｂ10，Ｃ10のＮＯＲゲートａ16，ｂ16，・・の出
力Ａ13，Ｂ13，Ｃ13を入力としている。ＮＡＮＤゲート
ａ 15，ＮＯＲゲートａ16，インバータａ17によりデータ
信号Ａ11を制御信号Ａ12に従って制御している。
【００１７】次に図１の実施例の動作について図３に示
された真理値表を参照しつつ説明する。図３において、
ドライブＣ10については説明を簡単にするため省略して
ある。バス配線Ｘ10が通常のハイインピーダンス状態
時、即ち制御信号Ａ12＝０，制御信号Ｂ12＝０の時、出
力Ａ13＝０，出力Ｂ13＝０となり、ＮＯＲゲートＹ10に
より、バス配線Ｘ10＝１となる。従ってインバータ
ａ11，ｂ11を介し、ＰＭＯＳａ12，ｂ12はオンするがＮ
ＭＯＳａ14，ｂ14はオフであるため、バス配線Ｘ10は１
に保持され、フローティングにはならない。
された真理値表を参照しつつ説明する。図３において、
ドライブＣ10については説明を簡単にするため省略して
ある。バス配線Ｘ10が通常のハイインピーダンス状態
時、即ち制御信号Ａ12＝０，制御信号Ｂ12＝０の時、出
力Ａ13＝０，出力Ｂ13＝０となり、ＮＯＲゲートＹ10に
より、バス配線Ｘ10＝１となる。従ってインバータ
ａ11，ｂ11を介し、ＰＭＯＳａ12，ｂ12はオンするがＮ
ＭＯＳａ14，ｂ14はオフであるため、バス配線Ｘ10は１
に保持され、フローティングにはならない。
【００１８】制御信号Ａ12，Ｂ12が両方とも選択され
（Ａ12＝１，Ｂ12＝１）、データ信号Ａ11＝１，Ｂ11＝
０の時、いわゆる通常でのバスファイト時、ゲート出力
Ａ13＝０，Ｂ13＝１となり、バス配線Ｘ10＝０となる。
ＰＭＯＳａ12，ｂ12はオフとなり、ＶＤＤ→ａ12→ａ13
→Ｘ10→ｂ14→ＧＮＤの電流経路をＰＭＯＳａ12で切る
ことになる。同様に制御信号Ａ12＝１，Ｂ12＝１、デー
タ信号Ａ11＝０，Ｂ11＝１の時も、ＶＤＤ→ｂ12→ｂ13
→Ｘ10→ａ14→ＧＮＤの電流経路をＰＭＯＳｂ12がオフ
となることで切ることになる。なお、この第１の実施例
の場合、電源端子ＶＤＤとＰＭＯＳａ 13 のソース間に電
流経路を切るスイッチ回路としてＰＭＯＳａ 12 を挿入し
たが、ＰＭＯＳａ 13 のソースとバスドライブ回路の出力
端間に電流経路を切るスイッチ回路としてＰＭＯＳａ 12
を挿入しても同様の効果が得られることは、縦積みのＭ
ＯＳトランジスタの位置を入れ替えても同じ動作をする
ことはＭＯＳトランジスタの特徴であることから明らか
である。
（Ａ12＝１，Ｂ12＝１）、データ信号Ａ11＝１，Ｂ11＝
０の時、いわゆる通常でのバスファイト時、ゲート出力
Ａ13＝０，Ｂ13＝１となり、バス配線Ｘ10＝０となる。
ＰＭＯＳａ12，ｂ12はオフとなり、ＶＤＤ→ａ12→ａ13
→Ｘ10→ｂ14→ＧＮＤの電流経路をＰＭＯＳａ12で切る
ことになる。同様に制御信号Ａ12＝１，Ｂ12＝１、デー
タ信号Ａ11＝０，Ｂ11＝１の時も、ＶＤＤ→ｂ12→ｂ13
→Ｘ10→ａ14→ＧＮＤの電流経路をＰＭＯＳｂ12がオフ
となることで切ることになる。なお、この第１の実施例
の場合、電源端子ＶＤＤとＰＭＯＳａ 13 のソース間に電
流経路を切るスイッチ回路としてＰＭＯＳａ 12 を挿入し
たが、ＰＭＯＳａ 13 のソースとバスドライブ回路の出力
端間に電流経路を切るスイッチ回路としてＰＭＯＳａ 12
を挿入しても同様の効果が得られることは、縦積みのＭ
ＯＳトランジスタの位置を入れ替えても同じ動作をする
ことはＭＯＳトランジスタの特徴であることから明らか
である。
【００１９】次に本発明の第２の実施例について図２お
よび図４を参照して説明する。本実施例は図１の実施例
と同じ原理に基づいて構成されている。電流経路を切る
スイッチ回路を出力段のＮＭＯＳのソースとＧＮＤとの
間に挿入したものである。ドライブ回路Ａ20は、データ
信号Ａ21および制御信号Ａ22を入力し、出力段のＰＭＯ
Ｓａ23と、ＮＭＯＳａ24を介してバス配線Ｘ20に接続さ
れる負荷を駆動する。ＮＭＯＳａ24のソースとグランド
（ＧＮＤ）との間にＮＭＯＳａ22をいれ、バス配線Ｘ20
の信号を入力とするインバータａ21でＮＭＯＳａ22を制
御している。
よび図４を参照して説明する。本実施例は図１の実施例
と同じ原理に基づいて構成されている。電流経路を切る
スイッチ回路を出力段のＮＭＯＳのソースとＧＮＤとの
間に挿入したものである。ドライブ回路Ａ20は、データ
信号Ａ21および制御信号Ａ22を入力し、出力段のＰＭＯ
Ｓａ23と、ＮＭＯＳａ24を介してバス配線Ｘ20に接続さ
れる負荷を駆動する。ＮＭＯＳａ24のソースとグランド
（ＧＮＤ）との間にＮＭＯＳａ22をいれ、バス配線Ｘ20
の信号を入力とするインバータａ21でＮＭＯＳａ22を制
御している。
【００２０】ドライブ回路Ｂ20，Ｃ20はドライブ回路Ａ
20と同様な回路であり、出力はバス配線Ｘ20に接続され
ている。ＮＡＮＤゲートＹ20は各ドライブ回路Ａ20，Ｂ
20，Ｃ20のＮＡＮＤゲートａ25，ｂ25，・・のゲート出
力Ａ23，Ｂ23，Ｃ23を入力としている。ＮＡＮＤゲート
ａ25、ＮＯＲゲートａ26、インバータａ27によりデータ
信号Ａ21を制御信号Ａ22に従って制御している。
20と同様な回路であり、出力はバス配線Ｘ20に接続され
ている。ＮＡＮＤゲートＹ20は各ドライブ回路Ａ20，Ｂ
20，Ｃ20のＮＡＮＤゲートａ25，ｂ25，・・のゲート出
力Ａ23，Ｂ23，Ｃ23を入力としている。ＮＡＮＤゲート
ａ25、ＮＯＲゲートａ26、インバータａ27によりデータ
信号Ａ21を制御信号Ａ22に従って制御している。
【００２１】次に本実施例の動作について図４の真理値
表を参照しつつ説明する。ドライブ回路Ｃ20については
説明を簡単にするために図４より省略する。バス配線Ｘ
20が通常のハイインピーダンス状態時、即ち制御信号Ａ
22＝０，Ｂ22＝０の時、ゲート出力Ａ23＝１，Ｂ23＝１
となりＮＡＮＤゲートＹ20によりバス配線Ｘ20＝０とな
る。従ってインバータａ21，ｂ21を介し、ＮＭＯＳ
ａ22，ｂ22はオンするが、ＰＭＯＳａ23，ｂ23はオフで
あるため、バス配線Ｘ20は０のままでフローティングに
ならない。制御信号Ａ22，Ｂ22が両方とも選択され（Ａ
22＝１，Ｂ22＝１）、データ信号Ａ21＝１，Ｂ21＝０の
時、いわゆる通常でのバスファイト時、ゲート出力Ａ23
＝０，Ｂ23＝１となり、ＮＡＮＤゲートＹ20を介しバス
配線Ｘ20は１となる。そしてＮＭＯＳａ22，ｂ22はオフ
となり、ＶＤＤ→ａ23→Ｘ20→ｂ24→ｂ22→ＧＮＤの電
流経路をＮＭＯＳｂ22で切ることになる。同様に制御信
号Ａ22＝１，Ｂ22＝１、データ信号Ａ21＝０，Ａ11＝１
の時も、ＶＤＤ→ｂ23→ｂ13→Ｘ20→ａ24→ａ22→ＧＮ
Ｄの電流経路をＮＭＯＳａ22がオフとなることで切るこ
とになる。なお、この第２の実施例の場合、グランド
（ＧＮＤ）とＮＭＯＳａ 24 のソース間に電流経路を切る
スイッチ回路としてＮＭＯＳａ 22 を挿入したが、ＮＭＯ
Ｓａ 24 のソースとバスドライブ回路の出力端間に電流経
路を切るスイッチ回路としてＮＭＯＳａ 22 を挿入しても
同様の効果が得られることは、縦積みのＭＯＳトランジ
スタの位置を入れ替えても同じ動作をすることはＭＯＳ
トランジスタの特徴であることから明らかである。
表を参照しつつ説明する。ドライブ回路Ｃ20については
説明を簡単にするために図４より省略する。バス配線Ｘ
20が通常のハイインピーダンス状態時、即ち制御信号Ａ
22＝０，Ｂ22＝０の時、ゲート出力Ａ23＝１，Ｂ23＝１
となりＮＡＮＤゲートＹ20によりバス配線Ｘ20＝０とな
る。従ってインバータａ21，ｂ21を介し、ＮＭＯＳ
ａ22，ｂ22はオンするが、ＰＭＯＳａ23，ｂ23はオフで
あるため、バス配線Ｘ20は０のままでフローティングに
ならない。制御信号Ａ22，Ｂ22が両方とも選択され（Ａ
22＝１，Ｂ22＝１）、データ信号Ａ21＝１，Ｂ21＝０の
時、いわゆる通常でのバスファイト時、ゲート出力Ａ23
＝０，Ｂ23＝１となり、ＮＡＮＤゲートＹ20を介しバス
配線Ｘ20は１となる。そしてＮＭＯＳａ22，ｂ22はオフ
となり、ＶＤＤ→ａ23→Ｘ20→ｂ24→ｂ22→ＧＮＤの電
流経路をＮＭＯＳｂ22で切ることになる。同様に制御信
号Ａ22＝１，Ｂ22＝１、データ信号Ａ21＝０，Ａ11＝１
の時も、ＶＤＤ→ｂ23→ｂ13→Ｘ20→ａ24→ａ22→ＧＮ
Ｄの電流経路をＮＭＯＳａ22がオフとなることで切るこ
とになる。なお、この第２の実施例の場合、グランド
（ＧＮＤ）とＮＭＯＳａ 24 のソース間に電流経路を切る
スイッチ回路としてＮＭＯＳａ 22 を挿入したが、ＮＭＯ
Ｓａ 24 のソースとバスドライブ回路の出力端間に電流経
路を切るスイッチ回路としてＮＭＯＳａ 22 を挿入しても
同様の効果が得られることは、縦積みのＭＯＳトランジ
スタの位置を入れ替えても同じ動作をすることはＭＯＳ
トランジスタの特徴であることから明らかである。
【００２２】
【発明の効果】以上説明したように本発明は、競合した
ドライブ出力段のＰＭＯＳ，ＮＭＯＳがオフとなっても
ＮＯＲ論理ドライブＹ10あるいはＮＡＮＤ論理ドライブ
Ｙ20で１および０に固定し、フローティングを防止す
る。それによりバス配線Ｘ10，Ｘ 20を入力とするドライ
ブはゲート電位は前記により１および０であるため貫通
電流は流れない。
ドライブ出力段のＰＭＯＳ，ＮＭＯＳがオフとなっても
ＮＯＲ論理ドライブＹ10あるいはＮＡＮＤ論理ドライブ
Ｙ20で１および０に固定し、フローティングを防止す
る。それによりバス配線Ｘ10，Ｘ 20を入力とするドライ
ブはゲート電位は前記により１および０であるため貫通
電流は流れない。
【００２３】また２ケ以上のドライブが選択された場合
でも前記のスイッチ回路の制御により電流を切りバス配
線を介しての貫通電流は流れなくなる。
でも前記のスイッチ回路の制御により電流を切りバス配
線を介しての貫通電流は流れなくなる。
【００２４】従って貫通電流によるラッチアップ等の誤
動作、消費電流の増大を防ぐ効果がある。
動作、消費電流の増大を防ぐ効果がある。
【図１】本発明のバスドライブ回路の第１の実施例を示
すブロック図である。
すブロック図である。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】図１の実施例の動作を説明するための図であ
る。
る。
【図４】図２の実施例の動作を説明するための図であ
る。
る。
【図５】従来例（特開平３−８２２１８号）におけるバ
ッファ回路を示すブロック図である。
ッファ回路を示すブロック図である。
【図６】従来例（特開平３−８２２１８号）における他
のバッファ回路を示すブロック図である。
のバッファ回路を示すブロック図である。
【図７】従来例（特開平３−８２２１８号）のバス構成
を示すブロック図である。
を示すブロック図である。
【図８】従来例（特開平１−２７９６３０号）における
バッファ回路を示すブロック図である。
バッファ回路を示すブロック図である。
【図９】従来例（特開平１−２７９６３０号）のバス構
成を示すブロック図である。
成を示すブロック図である。
Ａ10，Ｂ10，Ｃ10，Ａ20，Ｂ20，Ｃ20 ドライブ回路 Ａ11，Ｂ11，Ｃ11，Ａ21，Ｂ21，Ｃ21 データ信号 Ａ12，Ｂ12，Ｃ12，Ａ22，Ｂ22，Ｃ22 制御信号 Ａ13，Ｂ13，Ｃ13，Ａ23，Ｂ23，Ｃ23 ゲート出力 Ｄ１，Ｄ２ ドライバ Ｘ10，Ｘ20 バス配線 Ｙ10，ａ16，ｂ16，ａ26，ｂ26 ＮＯＲゲート Ｙ20，ａ15，ｂ15，ａ25，ｂ25 ＮＡＮＤゲート ａ11，ｂ11，ａ17，ｂ17，ａ21，ｂ21，ａ27，ｂ27
インバータ ａ12，ｂ12，ａ13，ｂ13，ａ23，ｂ23 Ｐチャンネ
ルＭＯＳトランジスタ（ＰＭＯＳ） ａ14，ｂ14，ａ22，ｂ22，ａ24，ｂ24 Ｎチャンネ
ルＭＯＳトランジスタ（ＮＭＯＳ）
インバータ ａ12，ｂ12，ａ13，ｂ13，ａ23，ｂ23 Ｐチャンネ
ルＭＯＳトランジスタ（ＰＭＯＳ） ａ14，ｂ14，ａ22，ｂ22，ａ24，ｂ24 Ｎチャンネ
ルＭＯＳトランジスタ（ＮＭＯＳ）
Claims (4)
- 【請求項１】 出力段がＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタで構成された複数
のバスドライブ回路の出力端が共通のバスラインに接続
されたバスドライブシステムにおいて、前記バスドライブ回路の出力端の電位で制御され、前記
バスドライブ回路の出力段におけるＰチャンネルＭＯＳ
トランジスタと直列に接続された スイッチ回路と、 前記各バスドライブ回路の出力段におけるＮチャンネル
ＭＯＳトランジスタへの入力に対応した信号が入力さ
れ、出力が前記バスラインに接続されたノアゲートとを
有することを特徴とするバスドライブシステム。 - 【請求項２】 出力段がＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタで構成された複数
のバスドライブ回路の出力端が共通のバスラインに接続
されたバスドライブシステムにおいて、前記バスドライブ回路の出力端の電位で制御され、前記
バスドライブ回路の出力段におけるＮチャンネルＭＯＳ
トランジスタと直列に接続された スイッチ回路と、 前記各バスドライブ回路の出力段におけるＰチャンネル
ＭＯＳトランジスタへの入力に対応した信号が入力さ
れ、出力が前記バスラインに接続されたナンドゲートと
を有することを特徴とするバスドライブシステム。 - 【請求項３】 第１の電源と出力端との間に接続された
ＰチャンネルＭＯＳトランジスタと、第２の電源と出力
端との間に接続されたＮチャンネルＭＯＳトランジスタ
とからなる出力段を有し、データ信号と制御信号とを入
力するバスドライブ回路が、複数個それぞれの出力端を
介して同一のバスラインに接続されているバスドライブ
システムにおいて、 前記各バスドライブ回路にそれぞれ配設され、入力する
制御信号がアクティブのときは、データ信号の論理レベ
ルを反転して第１のゲート駆動信号として出力段のＮチ
ャンネルＭＯＳトランジスタのゲートに印加し、入力す
る制御信号がインアクティブのときは、第１のゲート駆
動信号を論理レベル０にする第１のゲート回路と、 前記各バスドライブ回路にそれぞれ配設され、入力する
制御信号がアクティブのときは、データ信号の論理レベ
ルを反転して第２のゲート駆動信号として出力段のＰチ
ャンネルＭＯＳトランジスタのゲートに印加し、入力す
る制御信号がインアクティブのときは、第２のゲート駆
動信号を論理レベル１にする第２のゲート回路と、 前記各バスドライブ回路にそれぞれ配設され、出力端が
論理レベル０のとき前記バスドライブ回路の出力端と第
１の電源とを切り離すスイッチ回路と、 前記各バスドライブ回路の出力する第１のゲート駆動信
号のノアをとり、その結果を前記バスラインに出力する
ノアゲートとを有することを特徴とするバスドライブシ
ステム。 - 【請求項４】 第１の電源と出力端との間に接続された
ＰチャンネルＭＯＳトランジスタと、第２の電源と出力
端との間に接続されたＮチャンネルＭＯＳトランジスタ
とからなる出力段を有し、データ信号と制御信号とを入
力するバスドライブ回路が、複数個それぞれの出力端を
介して同一のバスラインに接続されているバスドライブ
システムにおいて、 前記各バスドライブ回路にそれぞれ配設され、入力する
制御信号がアクティブのときは、データ信号の論理レベ
ルを反転して第１のゲート駆動信号として出力段のＮチ
ャンネルＭＯＳトランジスタのゲートに印加し、入力す
る制御信号がインアクティブのときは、第１のゲート駆
動信号を論理レベル０にする第１のゲート回路と、 前記各バスドライブ回路にそれぞれ配設され、入力する
制御信号がアクティブのときは、データ信号の論理レベ
ルを反転して第２のゲート駆動信号として出力段のＰチ
ャンネルＭＯＳトランジスタのゲートに印加し、入力す
る制御信号がインアクティブのときは、第２のゲート駆
動信号を論理レベル１にする第２のゲート回路と、 前記各バスドライブ回路にそれぞれ配設され、出力端が
論理レベル１のとき前記バスドライブ回路の出力端と第
２の電源とを切り離すスイッチ回路と、 前記各バスドライブ回路の出力する第２のゲート駆動信
号のナンドをとり、その結果を前記バスラインに出力す
るナンドゲートとを有することを特徴とするバスドライ
ブシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241207A JP2639316B2 (ja) | 1993-09-28 | 1993-09-28 | バスドライブシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241207A JP2639316B2 (ja) | 1993-09-28 | 1993-09-28 | バスドライブシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0799435A JPH0799435A (ja) | 1995-04-11 |
| JP2639316B2 true JP2639316B2 (ja) | 1997-08-13 |
Family
ID=17070801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5241207A Expired - Lifetime JP2639316B2 (ja) | 1993-09-28 | 1993-09-28 | バスドライブシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2639316B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003207896A (ja) | 2002-01-16 | 2003-07-25 | Fuji Photo Film Co Ltd | ポジ型レジスト組成物 |
-
1993
- 1993-09-28 JP JP5241207A patent/JP2639316B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799435A (ja) | 1995-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07183771A (ja) | フリップフロップ回路 | |
| US7262642B2 (en) | Semiconductor integrated circuit comprising first and second transmission systems | |
| JP3341681B2 (ja) | 半導体集積論理回路 | |
| EP0341740B1 (en) | Complementary output circuit for logic circuit | |
| WO1999034511A1 (en) | Differential, mixed swing, tristate driver circuit for high performance and low power on-chip interconnects | |
| US6617881B2 (en) | Semiconductor integrated circuit | |
| US4314166A (en) | Fast level shift circuits | |
| JP3143750B2 (ja) | クロック回路 | |
| EP1006656A2 (en) | MOS transistor output circuit | |
| EP0174266B1 (en) | Cmos output buffer | |
| JP2639316B2 (ja) | バスドライブシステム | |
| JP2771375B2 (ja) | レベルシフト回路 | |
| JPH0389624A (ja) | 半導体集積回路 | |
| JP3120492B2 (ja) | 半導体集積回路 | |
| US5767696A (en) | Tri-state devices having exclusive gate output control | |
| US5748541A (en) | Latch circuit operating in synchronization with clock signals | |
| US5495182A (en) | Fast-fully restoring polarity control circuit | |
| US5436584A (en) | Noise suppressing circuit for VLSI | |
| JP3173489B2 (ja) | 半導体集積回路 | |
| JP3195257B2 (ja) | 半導体集積回路 | |
| JP2003110418A (ja) | 出力回路 | |
| KR100278992B1 (ko) | 전가산기 | |
| KR100407984B1 (ko) | 멀티플렉서_ | |
| JP3242226B2 (ja) | 全加算器 | |
| JPH0946212A (ja) | Ｃｍｏｓ回路 |