JP3475903B2 - 差動増幅装置、半導体装置、電源回路及びそれを用いた電子機器 - Google Patents
差動増幅装置、半導体装置、電源回路及びそれを用いた電子機器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、２組の差動増幅回
路を有する差動増幅装置、半導体装置、電源回路及びそ
れを用いた電子機器に関する。
路を有する差動増幅装置、半導体装置、電源回路及びそ
れを用いた電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】図７に、
従来の差動増幅装置を示し、２組の第１，第２の差動増
幅回路２００，２１０を有する。第１，第２の差動増幅
回路２００，２１０には、抵抗分割回路２２０にて設定
されるオフセットのある第１，第２の入力電圧ＶIN1，
ＶIN2がそれぞれ入力される。第１の差動増幅回路２０
０の後段には、第１の差動増幅回路２００からの第１の
信号Ｓ１によって駆動されるＰ型ＭＯＳトランジスタ２
０２が設けられている。同様に、第２の差動増幅回路２
１０の後段には、第２の差動増幅回路２１０からの第２
の信号Ｓ２によって駆動されるＮ型ＭＯＳトランジスタ
２１２が設けられている。これらＰ型ＭＯＳトランジス
タ２０２及びＮ型ＭＯＳトランジスタ２１２が引き合う
ことで、出力電圧ＶOUTが定まるようになっている。
従来の差動増幅装置を示し、２組の第１，第２の差動増
幅回路２００，２１０を有する。第１，第２の差動増幅
回路２００，２１０には、抵抗分割回路２２０にて設定
されるオフセットのある第１，第２の入力電圧ＶIN1，
ＶIN2がそれぞれ入力される。第１の差動増幅回路２０
０の後段には、第１の差動増幅回路２００からの第１の
信号Ｓ１によって駆動されるＰ型ＭＯＳトランジスタ２
０２が設けられている。同様に、第２の差動増幅回路２
１０の後段には、第２の差動増幅回路２１０からの第２
の信号Ｓ２によって駆動されるＮ型ＭＯＳトランジスタ
２１２が設けられている。これらＰ型ＭＯＳトランジス
タ２０２及びＮ型ＭＯＳトランジスタ２１２が引き合う
ことで、出力電圧ＶOUTが定まるようになっている。
【０００３】このように、従来の差動増幅装置では、入
力電圧にオフセットをつけることで所定の出力電圧Ｖ
OUTを生成するようにしていた。
力電圧にオフセットをつけることで所定の出力電圧Ｖ
OUTを生成するようにしていた。
【０００４】ところで、図７に示す抵抗分割回路２２０
に印加される電源電圧ＶDDの値を変更した場合には、第
１，第２の入力電圧ＶIN1，ＶIN2のオフセットの大きさ
も変わってしまう。例えば、電源電圧ＶDDを５Ｖとした
ときのオフセットをＯ．１Ｖとした時、電源電圧ＶDDを
１０Ｖと大きくしたときにはオフセットは０．２Ｖと２
倍となる。逆に、電源電圧ＶDDを２．５Ｖと大きくした
ときにはオフセットは０．０５Ｖと１／２倍となる。
に印加される電源電圧ＶDDの値を変更した場合には、第
１，第２の入力電圧ＶIN1，ＶIN2のオフセットの大きさ
も変わってしまう。例えば、電源電圧ＶDDを５Ｖとした
ときのオフセットをＯ．１Ｖとした時、電源電圧ＶDDを
１０Ｖと大きくしたときにはオフセットは０．２Ｖと２
倍となる。逆に、電源電圧ＶDDを２．５Ｖと大きくした
ときにはオフセットは０．０５Ｖと１／２倍となる。
【０００５】ここで、第１，第２の入力電圧ＶIN1，Ｖ
IN2間のオフセットが小さいほど、図７に示すＰ型ＭＯ
Ｓトランジスタ２０２及びＮ型ＭＯＳトランジスタ２１
２に流れる電流が増えて消費電流が大きくなる。従っ
て、図７に示す従来装置では、電源電圧ＶDDが低い時
に、消費電力が大きくなるという問題があった。一方電
源電圧ＶDDが高い時には、オフセットが大きくなるの
で、図８に示す出力電圧の振れが大きくなるという欠点
が生ずる。
IN2間のオフセットが小さいほど、図７に示すＰ型ＭＯ
Ｓトランジスタ２０２及びＮ型ＭＯＳトランジスタ２１
２に流れる電流が増えて消費電流が大きくなる。従っ
て、図７に示す従来装置では、電源電圧ＶDDが低い時
に、消費電力が大きくなるという問題があった。一方電
源電圧ＶDDが高い時には、オフセットが大きくなるの
で、図８に示す出力電圧の振れが大きくなるという欠点
が生ずる。
【０００６】このため、図７に示す従来の差動増幅装置
は、電源電圧ＶDDを変更する範囲に自ずから制限があ
り、汎用性が低いという問題も生ずる。
は、電源電圧ＶDDを変更する範囲に自ずから制限があ
り、汎用性が低いという問題も生ずる。
【０００７】そこで、本発明の目的とするところは、入
力電圧にオフセットを設けずに所定の出力電圧を生成す
ることができる差動増幅装置、半導体装置、電源回路及
びそれを用いた電子機器。
力電圧にオフセットを設けずに所定の出力電圧を生成す
ることができる差動増幅装置、半導体装置、電源回路及
びそれを用いた電子機器。
【０００８】本発明の他の目的は、電源電圧を変更して
も、消費電力の増大と出力電圧の振れの増大とを低減で
きる汎用性の高い差動増幅装置、半導体装置、電源回路
及びそれを用いた電子機器を提供することにある。
も、消費電力の増大と出力電圧の振れの増大とを低減で
きる汎用性の高い差動増幅装置、半導体装置、電源回路
及びそれを用いた電子機器を提供することにある。
【０００９】
【課題を解決するための手段】本発明の一態様は、第１
の差動対を有し、共通入力電圧に基づいて動作する第１
の差動増幅回路と、第２の差動対を有し、前記共通入力
電圧に基づいて動作する第２の差動増幅回路と、を有
し、前記第１の差動対及び前記第２の差動対の少なくと
も一方は、能力差を有する一対のトランジスタを有する
ことを特徴とする。ここで、第１の差動増幅回路は、第
１の第１導電型トランジスタと、前記第１の第１導電型
トランジスタと共にカレントミラー回路を構成する第２
の第１導電型トランジスタとを含む。第２の差動増幅回
路は、第１の第２導電型トランジスタと、前記第１の第
２導電型トランジスタと共にカレントミラー回路を構成
する第２の第２導電型トランジスタとを含む。さらに
は、前記第１の差動増幅器の第１の出力線がゲートに接
続された第３の第１導電型トランジスタと、前記第３の
第１導電型トランジスタと直列接続され、前記第２の差
動増幅回路の第２の出力線がゲートに接続された第３の
第２導電型トランジスタとを有し、前記第３の第１導電
型トランジスタと前記第３の第２導電型トランジスタと
の間に接続された第３の出力線の電圧を出力電圧とし、
かつ、前記第１〜第３の出力線同士がショートされてい
る。ここで、前記第１の差動増幅回路は、前記第１の第
１導電型トランジスタと直列に接続される第４の第２導
電型トランジスタと、前記第２の第１導電型トランジス
タと直列に接続され、前記第４の第２導電型トランジス
タとは能力の異なる第５の第２導電型トランジスタとを
有する。
の差動対を有し、共通入力電圧に基づいて動作する第１
の差動増幅回路と、第２の差動対を有し、前記共通入力
電圧に基づいて動作する第２の差動増幅回路と、を有
し、前記第１の差動対及び前記第２の差動対の少なくと
も一方は、能力差を有する一対のトランジスタを有する
ことを特徴とする。ここで、第１の差動増幅回路は、第
１の第１導電型トランジスタと、前記第１の第１導電型
トランジスタと共にカレントミラー回路を構成する第２
の第１導電型トランジスタとを含む。第２の差動増幅回
路は、第１の第２導電型トランジスタと、前記第１の第
２導電型トランジスタと共にカレントミラー回路を構成
する第２の第２導電型トランジスタとを含む。さらに
は、前記第１の差動増幅器の第１の出力線がゲートに接
続された第３の第１導電型トランジスタと、前記第３の
第１導電型トランジスタと直列接続され、前記第２の差
動増幅回路の第２の出力線がゲートに接続された第３の
第２導電型トランジスタとを有し、前記第３の第１導電
型トランジスタと前記第３の第２導電型トランジスタと
の間に接続された第３の出力線の電圧を出力電圧とし、
かつ、前記第１〜第３の出力線同士がショートされてい
る。ここで、前記第１の差動増幅回路は、前記第１の第
１導電型トランジスタと直列に接続される第４の第２導
電型トランジスタと、前記第２の第１導電型トランジス
タと直列に接続され、前記第４の第２導電型トランジス
タとは能力の異なる第５の第２導電型トランジスタとを
有する。
【００１０】第１の差動増幅回路では、第１の差動対を
構成する第４，第５の第２導電型トランジスタ間に能力
差がある。このため、第１，第２の差動増幅回路の入力
電圧にオフセットを設けなくても、差動対を構成するト
ランジスタ間に能力差のない第２の差動増幅回路からの
出力電圧に対してオフセットのある出力電圧を第１の差
動増幅回路にて生成でき、結果として入力電圧間にオフ
セットのある場合と同様に動作させることができる。
構成する第４，第５の第２導電型トランジスタ間に能力
差がある。このため、第１，第２の差動増幅回路の入力
電圧にオフセットを設けなくても、差動対を構成するト
ランジスタ間に能力差のない第２の差動増幅回路からの
出力電圧に対してオフセットのある出力電圧を第１の差
動増幅回路にて生成でき、結果として入力電圧間にオフ
セットのある場合と同様に動作させることができる。
【００１１】しかも、入力電圧間にオフセットがないた
め、入力電圧を設定する回路の電源電圧を変更しても、
入力電圧間のオフセットのばらつきに伴う従来の問題が
生ずることがない。
め、入力電圧を設定する回路の電源電圧を変更しても、
入力電圧間のオフセットのばらつきに伴う従来の問題が
生ずることがない。
【００１２】ここで、第１の差動増幅回路では、第５の
第２導電型トランジスタの能力が第４の第２導電型トラ
ンジスタよりも大きく設定される。
第２導電型トランジスタの能力が第４の第２導電型トラ
ンジスタよりも大きく設定される。
【００１３】さらに、第１の差動増幅回路と同様に、第
２の差動増幅回路は、前記第１の第２導電型トランジス
タと直列に接続される第４の第１導電型トランジスタ
と、前記第２の第２導電型トランジスタと直列に接続さ
れ、前記第４の第１導電型トランジスタとは能力の異な
る第５の第１導電型トランジスタとを有することができ
る。こうしても、第１，第２の差動増幅回路の出力電圧
間にオフセットを生じさせることができるからである。
２の差動増幅回路は、前記第１の第２導電型トランジス
タと直列に接続される第４の第１導電型トランジスタ
と、前記第２の第２導電型トランジスタと直列に接続さ
れ、前記第４の第１導電型トランジスタとは能力の異な
る第５の第１導電型トランジスタとを有することができ
る。こうしても、第１，第２の差動増幅回路の出力電圧
間にオフセットを生じさせることができるからである。
【００１４】この場合は、第２の差動増幅回路では、第
５の第１導電型トランジスタの能力が前記第４の第１導
電型トランジスタよりも大きく設定される。
５の第１導電型トランジスタの能力が前記第４の第１導
電型トランジスタよりも大きく設定される。
【００１５】なお、トランジスタ間に能力差をつけるに
は、サイズを変更すれば良く、チャネル幅を大きくすれ
ば能力は大きくなり、チャネル長を大きくすれば能力は
小さくなる。
は、サイズを変更すれば良く、チャネル幅を大きくすれ
ば能力は大きくなり、チャネル長を大きくすれば能力は
小さくなる。
【００１６】本発明の他の態様によれば、上述した差動
増幅装置を少なくとも含んで１チップの半導体装置を構
成できる。
増幅装置を少なくとも含んで１チップの半導体装置を構
成できる。
【００１７】このような差動増幅装置を少なくとも一つ
含んで電源回路を構成することもでき、あるいはその電
源回路を含んだ電子機器を構成することもできる。
含んで電源回路を構成することもでき、あるいはその電
源回路を含んだ電子機器を構成することもできる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１９】＜第１の実施の形態＞本発明の一実施の形
態に係る差動増幅装置の構成及び動作について、図１〜
図４を参照して説明する。
態に係る差動増幅装置の構成及び動作について、図１〜
図４を参照して説明する。
【００２０】（差動増幅装置の構成）図１は、本実施の
形態に係る差動増幅装置の回路図である。この差動増幅
装置は、共通入力電圧ＶINに基づいて動作するボルテー
ジフォロア型の第１の差動増幅回路１０と、共通入力電
圧ＶINに基づいて動作するボルテージフォロア型の第２
の差動増幅回路３０とを有する。
形態に係る差動増幅装置の回路図である。この差動増幅
装置は、共通入力電圧ＶINに基づいて動作するボルテー
ジフォロア型の第１の差動増幅回路１０と、共通入力電
圧ＶINに基づいて動作するボルテージフォロア型の第２
の差動増幅回路３０とを有する。
【００２１】第１の差動増幅回路１０は、図２に示すよ
うに、第１導電型例えばＰ型のＭＯＳトランジスタ（第
１のＰ型トランジスタ）１２と、Ｐ型ＭＯＳトランジス
タ１２と共にカレントミラーを構成するＰ型ＭＯＳトラ
ンジスタ（第２のＰ型トランジスタ）１４とを含む。こ
れらＰ型ＭＯＳトランジスタ１２，１４は、サイズが同
一で同一能力を有するため、第１のカレントミラー回路
を構成する。一例として、Ｐ型ＭＯＳトランジスタ１
２，１４は、そのチャネル幅ｗが５０μｍであり、チャ
ネル長Ｌが７μｍである。
うに、第１導電型例えばＰ型のＭＯＳトランジスタ（第
１のＰ型トランジスタ）１２と、Ｐ型ＭＯＳトランジス
タ１２と共にカレントミラーを構成するＰ型ＭＯＳトラ
ンジスタ（第２のＰ型トランジスタ）１４とを含む。こ
れらＰ型ＭＯＳトランジスタ１２，１４は、サイズが同
一で同一能力を有するため、第１のカレントミラー回路
を構成する。一例として、Ｐ型ＭＯＳトランジスタ１
２，１４は、そのチャネル幅ｗが５０μｍであり、チャ
ネル長Ｌが７μｍである。
【００２２】第２の差動増幅回路３０は、第２導電型例
えばＮ型のＭＯＳトランジスタ（第１のＮ型トランジス
タ）３２と、Ｎ型ＭＯＳトランジスタ３２と共にカレン
トミラーを構成するＮ型ＭＯＳトランジスタ（第２のＮ
型トランジスタ）３４とを含む。これらＮ型ＭＯＳトラ
ンジスタ３２，３４も、サイズが同一で同一能力を有す
るため、第２のカレントミラー回路を構成する。一例と
して、Ｎ型ＭＯＳトランジスタ３２，３４は、そのチャ
ネル幅Ｗは２５μｍであり、チャネル長Ｌは７μｍであ
る。
えばＮ型のＭＯＳトランジスタ（第１のＮ型トランジス
タ）３２と、Ｎ型ＭＯＳトランジスタ３２と共にカレン
トミラーを構成するＮ型ＭＯＳトランジスタ（第２のＮ
型トランジスタ）３４とを含む。これらＮ型ＭＯＳトラ
ンジスタ３２，３４も、サイズが同一で同一能力を有す
るため、第２のカレントミラー回路を構成する。一例と
して、Ｎ型ＭＯＳトランジスタ３２，３４は、そのチャ
ネル幅Ｗは２５μｍであり、チャネル長Ｌは７μｍであ
る。
【００２３】第１の差動増幅回路１０はさらに、電源電
圧ＶDD，ＶSSの間にて、Ｐ型ＭＯＳトランジスタ１２に
直列接続されたＮ型ＭＯＳトランジスタ１６（第４のＮ
型トランジスタ）と、電源電圧ＶＤＤ，ＶＳＳ間にてＰ
型ＭＯＳトランジスタ１４に直列接続されたＮ型ＭＯＳ
トランジスタ１８（第５のＮ型トランジスタ）とを有す
る。なお、Ｎ型ＭＯＳトランジスタ１６，１８は定電流
源２０を介して電源電圧ＶSSと接続されている。
圧ＶDD，ＶSSの間にて、Ｐ型ＭＯＳトランジスタ１２に
直列接続されたＮ型ＭＯＳトランジスタ１６（第４のＮ
型トランジスタ）と、電源電圧ＶＤＤ，ＶＳＳ間にてＰ
型ＭＯＳトランジスタ１４に直列接続されたＮ型ＭＯＳ
トランジスタ１８（第５のＮ型トランジスタ）とを有す
る。なお、Ｎ型ＭＯＳトランジスタ１６，１８は定電流
源２０を介して電源電圧ＶSSと接続されている。
【００２４】Ｎ型ＭＯＳトランジスタ１６，１８は、サ
イズが異なることで能力差を有する第１の差動対であ
る。一例として、Ｎ型ＭＯＳトランジスタ１６，１８
は、チャネル長Ｌは７μｍと共通するが、Ｎ型ＭＯＳト
ランジスタ１６のチャネル幅Ｗは２５μｍであるのに対
して、Ｎ型ＭＯＳトランジスタ１８のチャネル幅Ｗは２
８μｍとなっている。すなわち、Ｎ型ＭＯＳトランジス
タ１８の方がＮ型ＭＯＳトランジスタ１６よりも能力が
大きい。Ｎ型ＭＯＳトランジスタ１８の能力をＮ型ＭＯ
Ｓトランジスタ１６よりも大きくするために、Ｎ型ＭＯ
Ｓトランジスタ１８のゲート長をＮ型ＭＯＳトランジス
タ１６よりも小さくしても良い。
イズが異なることで能力差を有する第１の差動対であ
る。一例として、Ｎ型ＭＯＳトランジスタ１６，１８
は、チャネル長Ｌは７μｍと共通するが、Ｎ型ＭＯＳト
ランジスタ１６のチャネル幅Ｗは２５μｍであるのに対
して、Ｎ型ＭＯＳトランジスタ１８のチャネル幅Ｗは２
８μｍとなっている。すなわち、Ｎ型ＭＯＳトランジス
タ１８の方がＮ型ＭＯＳトランジスタ１６よりも能力が
大きい。Ｎ型ＭＯＳトランジスタ１８の能力をＮ型ＭＯ
Ｓトランジスタ１６よりも大きくするために、Ｎ型ＭＯ
Ｓトランジスタ１８のゲート長をＮ型ＭＯＳトランジス
タ１６よりも小さくしても良い。
【００２５】第２の差動増幅回路３０も同様に、電源電
圧ＶDD，ＶSS間にてＮ型ＭＯＳトランジスタ３２に直列
接続されたＰ型ＭＯＳトランジスタ３６（第４のＰ型ト
ランジスタ）と、電源電圧ＶＤＤ，ＶＳＳ間にてＮ型Ｍ
ＯＳトランジスタ３４に直列接続されたＰ型ＭＯＳトラ
ンジスタ３８（第５のＰ型トランジスタ）とを第２の差
動対として有する。なお、Ｐ型ＭＯＳトランジスタ３
６，３８は定電流源４０を介して電源電圧ＶDDと接続さ
れている。
圧ＶDD，ＶSS間にてＮ型ＭＯＳトランジスタ３２に直列
接続されたＰ型ＭＯＳトランジスタ３６（第４のＰ型ト
ランジスタ）と、電源電圧ＶＤＤ，ＶＳＳ間にてＮ型Ｍ
ＯＳトランジスタ３４に直列接続されたＰ型ＭＯＳトラ
ンジスタ３８（第５のＰ型トランジスタ）とを第２の差
動対として有する。なお、Ｐ型ＭＯＳトランジスタ３
６，３８は定電流源４０を介して電源電圧ＶDDと接続さ
れている。
【００２６】これらＰ型ＭＯＳトランジスタ３６，３８
も、サイズが異なるため能力差を有する。一例として、
Ｐ型ＭＯＳトランジスタ３６，３８は、チャネル長Ｌは
７μｍと共通するが、Ｐ型ＭＯＳトランジスタ３６のチ
ャネル幅Ｗは５０μｍであるのに対して、Ｐ型ＭＯＳト
ランジスタ１８のチャネル幅Ｗは５５μｍとなってい
る。すなわち、Ｐ型ＭＯＳトランジスタ３８の方がＰ型
ＭＯＳトランジスタ３６よりも能力が大きい。Ｐ型ＭＯ
Ｓトランジスタ３８の能力をＰ型ＭＯＳトランジスタ３
６よりも大きくするために、Ｐ型ＭＯＳトランジスタ３
８のゲート長をＰ型ＭＯＳトランジスタ３６よりも小さ
くしても良い。
も、サイズが異なるため能力差を有する。一例として、
Ｐ型ＭＯＳトランジスタ３６，３８は、チャネル長Ｌは
７μｍと共通するが、Ｐ型ＭＯＳトランジスタ３６のチ
ャネル幅Ｗは５０μｍであるのに対して、Ｐ型ＭＯＳト
ランジスタ１８のチャネル幅Ｗは５５μｍとなってい
る。すなわち、Ｐ型ＭＯＳトランジスタ３８の方がＰ型
ＭＯＳトランジスタ３６よりも能力が大きい。Ｐ型ＭＯ
Ｓトランジスタ３８の能力をＰ型ＭＯＳトランジスタ３
６よりも大きくするために、Ｐ型ＭＯＳトランジスタ３
８のゲート長をＰ型ＭＯＳトランジスタ３６よりも小さ
くしても良い。
【００２７】図１及び図２に示すように、第１の差動増
幅器１０からの第１の信号Ｓ1に基づいて動作するＰ型
ＭＯＳトランジスタ（第３のＰ型トランジスタ）５０
と、第２の差動増幅器３０からの第２の信号Ｓ2に基づ
いて動作するＮ型ＭＯＳトランジスタ（第３のＮ型トラ
ンジスタ）５２とが設けられている。
幅器１０からの第１の信号Ｓ1に基づいて動作するＰ型
ＭＯＳトランジスタ（第３のＰ型トランジスタ）５０
と、第２の差動増幅器３０からの第２の信号Ｓ2に基づ
いて動作するＮ型ＭＯＳトランジスタ（第３のＮ型トラ
ンジスタ）５２とが設けられている。
【００２８】これらＰ型ＭＯＳトランジスタ５０とＮ型
ＭＯＳトランジスタ５２とは、電源電圧ＶDD，ＶSS間に
て直列に接続され、Ｐ型ＭＯＳトランジスタ５０とＮ型
ＭＯＳトランジスタ５２との間の電圧が、差動増幅装置
の出力電圧ＶOUTとなる。
ＭＯＳトランジスタ５２とは、電源電圧ＶDD，ＶSS間に
て直列に接続され、Ｐ型ＭＯＳトランジスタ５０とＮ型
ＭＯＳトランジスタ５２との間の電圧が、差動増幅装置
の出力電圧ＶOUTとなる。
【００２９】また、図２に示すように、第１，第２の増
幅回路１０，３０には、発振防止用容量Ｃ１，Ｃ２と、
静電気保護用抵抗Ｒ１，Ｒ２とが設けられている。
幅回路１０，３０には、発振防止用容量Ｃ１，Ｃ２と、
静電気保護用抵抗Ｒ１，Ｒ２とが設けられている。
【００３０】（差動増幅装置の動作）図７に示すよう
に、第１，第２の入力電圧ＶIN1，ＶIN2に基づいて動作
する従来の差動増幅装置の出力電圧ＶOUTは、安定状態
にあっては、図８に示すように、中間電圧（ＶIN1−Ｎ
IN2）／２で安定するか、あるいはその中間電圧を境に
電圧ＶIN1と電圧ＶIN2との間で振れる電圧となる。
に、第１，第２の入力電圧ＶIN1，ＶIN2に基づいて動作
する従来の差動増幅装置の出力電圧ＶOUTは、安定状態
にあっては、図８に示すように、中間電圧（ＶIN1−Ｎ
IN2）／２で安定するか、あるいはその中間電圧を境に
電圧ＶIN1と電圧ＶIN2との間で振れる電圧となる。
【００３１】本実施の形態の差動増幅装置は、共通入力
電圧ＶINを第１，第２の差動増幅回路１０，３０に入力
させる一方で、この第１，第２の差動増幅回路１０，３
０の作動対を構成する２つのトランジスタ１６，１８間
及び３６，３８間にそれぞれ能力差をつけている。これ
により、第１の差動増幅回路１０側では第１の出力電圧
ＶOUT1を出力電圧ＶOUTとするように動作し、第２の差
動増幅回路３０側では第２の出力電圧ＶOUT2を出力電圧
ＶOUTとするように動作する。
電圧ＶINを第１，第２の差動増幅回路１０，３０に入力
させる一方で、この第１，第２の差動増幅回路１０，３
０の作動対を構成する２つのトランジスタ１６，１８間
及び３６，３８間にそれぞれ能力差をつけている。これ
により、第１の差動増幅回路１０側では第１の出力電圧
ＶOUT1を出力電圧ＶOUTとするように動作し、第２の差
動増幅回路３０側では第２の出力電圧ＶOUT2を出力電圧
ＶOUTとするように動作する。
【００３２】実際には、第１，第２の差動増幅回路１
０，３０の出力線はショートされているため、差動増幅
装置の出力ＶOUTとして、図３に示すように、その中間
電圧｜ＶOUT1−ＶOUT2｜／２で安定する（入力電圧ＶIN
と同じ）か、あるいはその中間電圧を境に第１の出力電
圧ＶOUT1と第２の出力電圧ＶOUT2との間で振れる電圧と
なる。
０，３０の出力線はショートされているため、差動増幅
装置の出力ＶOUTとして、図３に示すように、その中間
電圧｜ＶOUT1−ＶOUT2｜／２で安定する（入力電圧ＶIN
と同じ）か、あるいはその中間電圧を境に第１の出力電
圧ＶOUT1と第２の出力電圧ＶOUT2との間で振れる電圧と
なる。
【００３３】このように、本実施の形態の差動増幅装置
によれば、共通入力電圧を第１，第２の差動増幅回路１
０，３０に入力させながらも、２種の入力電圧を入力さ
せる従来の差動増幅装置と同様な出力を得ることができ
る。
によれば、共通入力電圧を第１，第２の差動増幅回路１
０，３０に入力させながらも、２種の入力電圧を入力さ
せる従来の差動増幅装置と同様な出力を得ることができ
る。
【００３４】ここで、第１の差動増幅回路１０では、入
力電圧ＶINよりも低い出力電圧ＶOU T1を出力させるよう
に、Ｐ型トランジスタ５０のゲート電圧が制御される。
第１の差動増幅回路３０では、入力電圧ＶINよりも高い
出力電圧ＶOUT2を出力させるように、Ｎ型トランジスタ
５２のゲート電圧が制御される。
力電圧ＶINよりも低い出力電圧ＶOU T1を出力させるよう
に、Ｐ型トランジスタ５０のゲート電圧が制御される。
第１の差動増幅回路３０では、入力電圧ＶINよりも高い
出力電圧ＶOUT2を出力させるように、Ｎ型トランジスタ
５２のゲート電圧が制御される。
【００３５】このような制御動作について、以下に説明
する。まず、第１の差動増幅回路１０では、カレントミ
ラー回路を構成するＰ型ＭＯＳトランジスタ１２，１４
は能力が同じであるため、第１の差動増幅回路１０が安
定するときに、Ｎ型ＭＯＳトランジスタ１６，１８に流
れる電流は同じとなる。
する。まず、第１の差動増幅回路１０では、カレントミ
ラー回路を構成するＰ型ＭＯＳトランジスタ１２，１４
は能力が同じであるため、第１の差動増幅回路１０が安
定するときに、Ｎ型ＭＯＳトランジスタ１６，１８に流
れる電流は同じとなる。
【００３６】ここでもし２つのＮ型トランジスタ１６，
１８の能力が同じであるときを考えると、このときの第
１の差動増幅回路１０の出力電圧は、入力電圧ＶINに等
しく、そのときのＰ型ＭＯＳトランジスタ５０のゲート
電位をＶ１とする。
１８の能力が同じであるときを考えると、このときの第
１の差動増幅回路１０の出力電圧は、入力電圧ＶINに等
しく、そのときのＰ型ＭＯＳトランジスタ５０のゲート
電位をＶ１とする。
【００３７】本実施の形態では、２つのＮ型トランジス
タ１６，１８間には能力差があり、Ｎ型ＭＯＳトランジ
スタ１８の能力がＮ型ＭＯＳトランジスタ１６よりも高
くなっている。
タ１６，１８間には能力差があり、Ｎ型ＭＯＳトランジ
スタ１８の能力がＮ型ＭＯＳトランジスタ１６よりも高
くなっている。
【００３８】従って、Ｎ型ＭＯＳトランジスタ１６，１
８に同一電流が流れる安定時にあっては、Ｎ型ＭＯＳト
ランジスタ１８のゲート−ソース間電圧は、Ｎ型ＭＯＳ
トランジスタ１６のゲートソース間電圧よりも低くて済
む。
８に同一電流が流れる安定時にあっては、Ｎ型ＭＯＳト
ランジスタ１８のゲート−ソース間電圧は、Ｎ型ＭＯＳ
トランジスタ１６のゲートソース間電圧よりも低くて済
む。
【００３９】このため、もし第１，第２の差動増幅回路
１０，３０の出力同士がショートされていなければ、第
１の差動増幅回路１０の出力電圧ＶOUT1は入力電圧ＶIN
よりも低くなる。
１０，３０の出力同士がショートされていなければ、第
１の差動増幅回路１０の出力電圧ＶOUT1は入力電圧ＶIN
よりも低くなる。
【００４０】しかし実際には、第１，第２の差動増幅回
路１０，３０の出力同士がショートされているので、Ｎ
型ＭＯＳトランジスタ１６，１８に同一電流が流れる安
定時にあっては、Ｎ型ＭＯＳトランジスタ１６，１８の
ゲート−ソース間電圧は共に等しくなる。このとき、Ｎ
型ＭＯＳトランジスタ１８の方が電流を多く流す能力が
あるにも拘わらず、Ｎ型ＭＯＳトランジスタ１６，１８
には同一電流が流れる。このため、Ｐ型ＭＯＳトランジ
スタ１２，１４のゲート電位が上述のゲート電位Ｖ１よ
りも低くなり、電位的にはＰ型ＭＯＳトランジスタ５０
のゲート電位が上述の電位Ｖ１よりも高くなる。
路１０，３０の出力同士がショートされているので、Ｎ
型ＭＯＳトランジスタ１６，１８に同一電流が流れる安
定時にあっては、Ｎ型ＭＯＳトランジスタ１６，１８の
ゲート−ソース間電圧は共に等しくなる。このとき、Ｎ
型ＭＯＳトランジスタ１８の方が電流を多く流す能力が
あるにも拘わらず、Ｎ型ＭＯＳトランジスタ１６，１８
には同一電流が流れる。このため、Ｐ型ＭＯＳトランジ
スタ１２，１４のゲート電位が上述のゲート電位Ｖ１よ
りも低くなり、電位的にはＰ型ＭＯＳトランジスタ５０
のゲート電位が上述の電位Ｖ１よりも高くなる。
【００４１】従って、Ｐ型ＭＯＳトランジスタ５０のゲ
ート−ソース間電圧が低くなり、Ｐ型ＭＯＳトランジス
タ５０に流れる電流が減少して低消費となる。
ート−ソース間電圧が低くなり、Ｐ型ＭＯＳトランジス
タ５０に流れる電流が減少して低消費となる。
【００４２】一方、第２の差動増幅回路３０において
も、同様の理由により、Ｎ型ＭＯＳトランジスタ５２の
ゲート−ソース間電圧が低くなり、Ｎ型ＭＯＳトランジ
スタ５２に流れる電流が減少して低消費となる。結果と
して、図２の電源電圧ＶＤＤからＰ型ＭＯＳトランジス
タ５０，Ｎ型ＭＯＳトランジスタ５２を介して電源電圧
ＶＳＳ側に流れる電流を少なくすることができる。
も、同様の理由により、Ｎ型ＭＯＳトランジスタ５２の
ゲート−ソース間電圧が低くなり、Ｎ型ＭＯＳトランジ
スタ５２に流れる電流が減少して低消費となる。結果と
して、図２の電源電圧ＶＤＤからＰ型ＭＯＳトランジス
タ５０，Ｎ型ＭＯＳトランジスタ５２を介して電源電圧
ＶＳＳ側に流れる電流を少なくすることができる。
【００４３】以上のことにより、本実施の形態では入力
電圧をオフセットさせなくても、図７に示す従来の差動
増幅回路の出力電圧Ｖ0UTと同じ電圧を出力させること
ができ、しかも低消費電力を実現できる。る。
電圧をオフセットさせなくても、図７に示す従来の差動
増幅回路の出力電圧Ｖ0UTと同じ電圧を出力させること
ができ、しかも低消費電力を実現できる。る。
【００４４】＜第２の実施の形態＞この第２の実施の形
態では、第１の差動増幅回路１０のＮ型ＭＯＳトランジ
スタ１６とＮ型ＭＯＳトランジスタ１８との間にのみ能
力差をつけ、第２の差動増幅回路２０のＰ型ＭＯＳトラ
ンジスタ３６及びＰ型ＭＯＳトランジスタ３８間に能力
差を設けずに、トランジスタ３６，３８で差動対を構成
している。
態では、第１の差動増幅回路１０のＮ型ＭＯＳトランジ
スタ１６とＮ型ＭＯＳトランジスタ１８との間にのみ能
力差をつけ、第２の差動増幅回路２０のＰ型ＭＯＳトラ
ンジスタ３６及びＰ型ＭＯＳトランジスタ３８間に能力
差を設けずに、トランジスタ３６，３８で差動対を構成
している。
【００４５】この場合、例えば入力電圧ＶINを４Ｖとす
ると、第２の差動増幅回路３０の出力電圧ＶOUT2として
４Ｖが得られるが、第１の差動増幅回路１０の出力電圧
ＶOU T1としては、Ｎ型ＭＯＳトランジスタ１６よりもＮ
型ＭＯＳトランジスタ１８の能力の方が大きいため、４
Ｖよりも低い電圧が得られ、第１，第２の実施の形態と
同様にして出力電圧ＶOUT1，ＶOUT2間にオフセットが得
られる。
ると、第２の差動増幅回路３０の出力電圧ＶOUT2として
４Ｖが得られるが、第１の差動増幅回路１０の出力電圧
ＶOU T1としては、Ｎ型ＭＯＳトランジスタ１６よりもＮ
型ＭＯＳトランジスタ１８の能力の方が大きいため、４
Ｖよりも低い電圧が得られ、第１，第２の実施の形態と
同様にして出力電圧ＶOUT1，ＶOUT2間にオフセットが得
られる。
【００４６】上記とは逆に、第１の差動増幅回路１０の
Ｎ型ＭＯＳトランジスタ１６及びＮ型ＭＯＳトランジス
タ１８間に能力差を設けずに、第２の差動増幅回路２０
のＰ型ＭＯＳトランジスタ３６とＰ型ＭＯＳトランジス
タ３８との間にのみ能力差をつけても良い。
Ｎ型ＭＯＳトランジスタ１６及びＮ型ＭＯＳトランジス
タ１８間に能力差を設けずに、第２の差動増幅回路２０
のＰ型ＭＯＳトランジスタ３６とＰ型ＭＯＳトランジス
タ３８との間にのみ能力差をつけても良い。
【００４７】＜第３の実施の形態＞次に、本発明の第３
の実施の形態に係る液晶表示装置の電源回路について、
図４〜図６をも参照に加えて説明する。
の実施の形態に係る液晶表示装置の電源回路について、
図４〜図６をも参照に加えて説明する。
【００４８】（液晶表示装置の構成及び動作）図４は、
液晶表示装置の主要部の構成を示している。図４におい
て、液晶表示部例えば単純マトリックス型液晶表示部１
００は、コモン電極Ｃ０〜Ｃｍが形成された第１の基板
と、セグメント電極Ｓ０〜Ｓｎが形成された第２の基板
との間に、液晶を封止することで形成されている。コモ
ン電極の一本とセグメント電極の一本とが交差する交点
が表示画素となり、液晶表示部１００には（ｍ＋１）×
（ｎ＋１）の表示画素が存在する。
液晶表示装置の主要部の構成を示している。図４におい
て、液晶表示部例えば単純マトリックス型液晶表示部１
００は、コモン電極Ｃ０〜Ｃｍが形成された第１の基板
と、セグメント電極Ｓ０〜Ｓｎが形成された第２の基板
との間に、液晶を封止することで形成されている。コモ
ン電極の一本とセグメント電極の一本とが交差する交点
が表示画素となり、液晶表示部１００には（ｍ＋１）×
（ｎ＋１）の表示画素が存在する。
【００４９】なお、第２の実施の形態に係る液晶表示装
置は、単純マトリックス液晶表示部１００に代えて、ア
クティブマトリックス型液晶表示装置など、他の液晶表
示部を用いることもできる。
置は、単純マトリックス液晶表示部１００に代えて、ア
クティブマトリックス型液晶表示装置など、他の液晶表
示部を用いることもできる。
【００５０】コモン電極Ｃ０〜Ｃｍにはコモンドライバ
１０２が接続され、セグメント電極Ｓ０〜Ｓｎにはセグ
メントドライバ１０４が接続されている。これらコモン
ドライバ１０２，セグメントドライバ１０４は、電源回
路１０６から所定の電圧が供給されると共に、駆動制御
回路１０８からの信号に基づいて、その所定の電圧をコ
モン電極Ｃ０〜Ｃｍまたはセグメント電極Ｓ０〜Ｓｎに
選択的に供給するものである。
１０２が接続され、セグメント電極Ｓ０〜Ｓｎにはセグ
メントドライバ１０４が接続されている。これらコモン
ドライバ１０２，セグメントドライバ１０４は、電源回
路１０６から所定の電圧が供給されると共に、駆動制御
回路１０８からの信号に基づいて、その所定の電圧をコ
モン電極Ｃ０〜Ｃｍまたはセグメント電極Ｓ０〜Ｓｎに
選択的に供給するものである。
【００５１】ここで、図４に示す液晶表示部１００のコ
モン電極Ｃ３を選択するフレーム期間の駆動波形の一例
を図５に示す。
モン電極Ｃ３を選択するフレーム期間の駆動波形の一例
を図５に示す。
【００５２】図５において、太線はコモンドライバ１０
２より各コモン電極Ｃ０〜Ｃｍに供給される駆動波形で
あり、細線はセグメントドライバ１０４より各セグメン
ト電極Ｓ０〜Ｓｎに供給される駆動波形を示している。
２より各コモン電極Ｃ０〜Ｃｍに供給される駆動波形で
あり、細線はセグメントドライバ１０４より各セグメン
ト電極Ｓ０〜Ｓｎに供給される駆動波形を示している。
【００５３】図５に示すように、コモンドライバ１０２
から供給される駆動波形は、電圧Ｖ０，Ｖ１，Ｖ４，Ｖ
５の間で変化する。一方、セグメントドライバ１０４か
ら供給される駆動波形は、電圧Ｖ０，Ｖ２，Ｖ３，Ｖ５
の間で変化する。
から供給される駆動波形は、電圧Ｖ０，Ｖ１，Ｖ４，Ｖ
５の間で変化する。一方、セグメントドライバ１０４か
ら供給される駆動波形は、電圧Ｖ０，Ｖ２，Ｖ３，Ｖ５
の間で変化する。
【００５４】（電源回路の構成）図６は、図４に示す電
源回路１０６の詳細を示している。図６に示すように、
スイッチＳＷ１〜ＳＷ６のいずれか２つをオンすること
で、コモンドライバ１０２に供給される電圧Ｖ０，Ｖ
１，Ｖ４，Ｖ５の一つと、セグメントドライバ１０４に
供給される電圧Ｖ０，Ｖ２，Ｖ３，Ｖ５の一つとを選択
できる。
源回路１０６の詳細を示している。図６に示すように、
スイッチＳＷ１〜ＳＷ６のいずれか２つをオンすること
で、コモンドライバ１０２に供給される電圧Ｖ０，Ｖ
１，Ｖ４，Ｖ５の一つと、セグメントドライバ１０４に
供給される電圧Ｖ０，Ｖ２，Ｖ３，Ｖ５の一つとを選択
できる。
【００５５】ここで、電圧Ｖ５には電源電圧ＶDDを、電
圧Ｖ０には電源電圧ＶSSをそれぞれ用い、電圧Ｖ４〜Ｖ
１は、電圧（Ｖ５−Ｖ０）を抵抗分割することで生成し
ている。このために、電源回路１０６は、抵抗分割回路
１１０と、４つの差動増幅装置１２０，１２２，１２
４，１２６とを有する。４つの差動増幅装置１２０〜１
２６は、抵抗分割回路１１０を介して、それぞれ異なる
レベルの入力電圧ＶINが入力され、その出力電圧として
Ｖ４，Ｖ３，Ｖ２，Ｖ１をそれぞれ出力する。そして、
これら４つの差動増幅装置１２０〜１２６は、それぞれ
図２の構成を有する。なお、図６に示す電源回路１０６
は単独で、あるいは図４に示すコモンドライバ１０２及
びセグメントドライバ１０４と共に１チップＩＣにて構
成することができる。
圧Ｖ０には電源電圧ＶSSをそれぞれ用い、電圧Ｖ４〜Ｖ
１は、電圧（Ｖ５−Ｖ０）を抵抗分割することで生成し
ている。このために、電源回路１０６は、抵抗分割回路
１１０と、４つの差動増幅装置１２０，１２２，１２
４，１２６とを有する。４つの差動増幅装置１２０〜１
２６は、抵抗分割回路１１０を介して、それぞれ異なる
レベルの入力電圧ＶINが入力され、その出力電圧として
Ｖ４，Ｖ３，Ｖ２，Ｖ１をそれぞれ出力する。そして、
これら４つの差動増幅装置１２０〜１２６は、それぞれ
図２の構成を有する。なお、図６に示す電源回路１０６
は単独で、あるいは図４に示すコモンドライバ１０２及
びセグメントドライバ１０４と共に１チップＩＣにて構
成することができる。
【００５６】（電源回路の動作）図２を用いて既に説明
した差動増幅装置の動作は、それぞれ異なる単一の入力
電圧ＶINに基づいて電圧Ｖ１〜Ｖ４をそれぞれ出力電圧
ＶOUTとして出力する図６に示す差動増幅装置１２０〜
１２６の動作にそのまま適合する。
した差動増幅装置の動作は、それぞれ異なる単一の入力
電圧ＶINに基づいて電圧Ｖ１〜Ｖ４をそれぞれ出力電圧
ＶOUTとして出力する図６に示す差動増幅装置１２０〜
１２６の動作にそのまま適合する。
【００５７】例えば、図６のスイッチＳＷ３がオンする
と、差動増幅装置１２６の出力線は、コモンドライバ１
０２を介して、液晶表示部１００のコモン電極Ｃ３とシ
ョートされる。このとき、コモン電極の電圧は、極性反
転駆動のため図５に示す通り電圧Ｖ５であったため、シ
ョートによって差動増幅装置１２６の出力電圧ＶOUTは
電圧Ｖ１よりも下降する。しかし、この出力電圧ＶOUT
は差動増幅装置の動作によって上昇され、速やかに電圧
Ｖ１にて安定される。他の差動増幅装置１２０〜１２４
についても、入力電圧ＶIN及び出力電圧ＶOUTの値が異
なるだけで、上記と同様に動作する。
と、差動増幅装置１２６の出力線は、コモンドライバ１
０２を介して、液晶表示部１００のコモン電極Ｃ３とシ
ョートされる。このとき、コモン電極の電圧は、極性反
転駆動のため図５に示す通り電圧Ｖ５であったため、シ
ョートによって差動増幅装置１２６の出力電圧ＶOUTは
電圧Ｖ１よりも下降する。しかし、この出力電圧ＶOUT
は差動増幅装置の動作によって上昇され、速やかに電圧
Ｖ１にて安定される。他の差動増幅装置１２０〜１２４
についても、入力電圧ＶIN及び出力電圧ＶOUTの値が異
なるだけで、上記と同様に動作する。
【００５８】このように、本実施の形態に係る液晶表示
装置用の電源回路１０６によれば、差動増幅装置１２０
〜１２６にそれぞれ単一の入力電圧ＶINが入力されるだ
けで、各々の出力電圧ＶOUT（Ｖ１〜Ｖ４）を出力する
ことができる。
装置用の電源回路１０６によれば、差動増幅装置１２０
〜１２６にそれぞれ単一の入力電圧ＶINが入力されるだ
けで、各々の出力電圧ＶOUT（Ｖ１〜Ｖ４）を出力する
ことができる。
【００５９】ここで、図７に示す従来の差動増幅装置と
比較すると、図７の従来装置にて電源電圧ＶDDを５Ｖと
した時であって、出力電圧ＶOUTを４Ｖとするには、第
１の入力電圧ＶIN1は例えば３．９５Ｖと設定され、第
２の入力電圧ＶIN2は例えば４．０５Ｖと設定され、そ
の間のオフセットは０．１Ｖとなる。
比較すると、図７の従来装置にて電源電圧ＶDDを５Ｖと
した時であって、出力電圧ＶOUTを４Ｖとするには、第
１の入力電圧ＶIN1は例えば３．９５Ｖと設定され、第
２の入力電圧ＶIN2は例えば４．０５Ｖと設定され、そ
の間のオフセットは０．１Ｖとなる。
【００６０】ところで、液晶表示装置の電源回路では、
液晶駆動される表示容量によって必要とされる電圧が変
わる。ここで、図４の液晶表示部１００の表示画素数に
応じて図５にて細線で示すセグメント波形のデューティ
ーが決まる。すなわち、表示画素数が多ければ図５に示
す選択期間ＴSECが短くなり、少なければ選択期間ＴS EC
は長く確保できる。
液晶駆動される表示容量によって必要とされる電圧が変
わる。ここで、図４の液晶表示部１００の表示画素数に
応じて図５にて細線で示すセグメント波形のデューティ
ーが決まる。すなわち、表示画素数が多ければ図５に示
す選択期間ＴSECが短くなり、少なければ選択期間ＴS EC
は長く確保できる。
【００６１】いずれの場合にも、液晶に印加される電圧
の実効値を等しく確保する必要がある。従って、図９に
示すように、選択期間がＴSEC1のように長ければ印加電
圧の波高値ＶH1は低くできるが、選択期間がＴSEC2のよ
うに短ければ印加電圧の波高値ＶH2は高くせざるを得
ず、これに応じて電源電圧ＶDDを変更する必要がある。
の実効値を等しく確保する必要がある。従って、図９に
示すように、選択期間がＴSEC1のように長ければ印加電
圧の波高値ＶH1は低くできるが、選択期間がＴSEC2のよ
うに短ければ印加電圧の波高値ＶH2は高くせざるを得
ず、これに応じて電源電圧ＶDDを変更する必要がある。
【００６２】ここで、図７に示す従来装置をそのまま用
い、かつ電源電圧ＶDDを５Ｖから１０Ｖに変更した場
合、第１の入力電圧ＶIN1は８．９Ｖに設定され、第２
の入力電圧ＶIN2は９．１Ｖに設定される。このときの
第１，第２の入力電圧ＶIN1，Ｖ IN2間のオフセットは
０．２Ｖとなり、電源電圧ＶDD＝５Ｖのときのオフセッ
ト値０．１Ｖの２倍となる。
い、かつ電源電圧ＶDDを５Ｖから１０Ｖに変更した場
合、第１の入力電圧ＶIN1は８．９Ｖに設定され、第２
の入力電圧ＶIN2は９．１Ｖに設定される。このときの
第１，第２の入力電圧ＶIN1，Ｖ IN2間のオフセットは
０．２Ｖとなり、電源電圧ＶDD＝５Ｖのときのオフセッ
ト値０．１Ｖの２倍となる。
【００６３】逆に電圧電圧ＶDDを５Ｖよりも下げれば、
第１，第２の入力電圧ＶIN1，ＶIN2間のオフセットは
０．１Ｖよりも小さくなる。
第１，第２の入力電圧ＶIN1，ＶIN2間のオフセットは
０．１Ｖよりも小さくなる。
【００６４】このように、抵抗分割回路を兼用してかつ
電源電圧ＶDDを変更した場合には、その電源電圧値に応
じて、図７の従来の差動増幅装置に入力される第１，第
２の入力電圧ＶIN1，ＶIN2間のオフセットがばらついて
いた。
電源電圧ＶDDを変更した場合には、その電源電圧値に応
じて、図７の従来の差動増幅装置に入力される第１，第
２の入力電圧ＶIN1，ＶIN2間のオフセットがばらついて
いた。
【００６５】ここで、入力電圧ＶIN1，ＶIN2間のオフセ
ットが小さいほど、図７に示すＰ型ＭＯＳトランジスタ
２０２及びＮ型ＭＯＳトランジスタ２１２に流れる電流
が増えて消費電流が大きくなる。従って、図７に示す従
来装置では、電源電圧ＶDDが低い時に、消費電力が大き
くなるという問題があった。一方電源電圧ＶDDが高い時
には、オフセットが大きくなるので、図８に示す出力電
圧の振れが大きくなるという欠点が生ずる。
ットが小さいほど、図７に示すＰ型ＭＯＳトランジスタ
２０２及びＮ型ＭＯＳトランジスタ２１２に流れる電流
が増えて消費電流が大きくなる。従って、図７に示す従
来装置では、電源電圧ＶDDが低い時に、消費電力が大き
くなるという問題があった。一方電源電圧ＶDDが高い時
には、オフセットが大きくなるので、図８に示す出力電
圧の振れが大きくなるという欠点が生ずる。
【００６６】この点、本実施の形態によれば、第１，第
２の差動増幅回路１０，３０より得られる出力電圧Ｖ
OUT1，ＶOUT2間のオフセットは、入力電圧ＶINが単一で
あるため、トランジスタの能力差でオフセットがつくよ
うになり、オフセットのばらつきが低減される。従っ
て、本実施の形態に係る電源回路１０６は、電源電圧Ｖ
DDを変更しても共用でき、汎用性が増すという利点もあ
る。
２の差動増幅回路１０，３０より得られる出力電圧Ｖ
OUT1，ＶOUT2間のオフセットは、入力電圧ＶINが単一で
あるため、トランジスタの能力差でオフセットがつくよ
うになり、オフセットのばらつきが低減される。従っ
て、本実施の形態に係る電源回路１０６は、電源電圧Ｖ
DDを変更しても共用でき、汎用性が増すという利点もあ
る。
【００６７】なお、上述した差動増幅装置あるいは電源
回路は、液晶表示装置を含む電子機器例えば、携帯電
話、ゲーム装置、パーソナルコンピュータなどの各種電
子機器の他、安定した電圧の供給を受けて動作する他の
種々の電子機器に適用できることは言うまでもない。
回路は、液晶表示装置を含む電子機器例えば、携帯電
話、ゲーム装置、パーソナルコンピュータなどの各種電
子機器の他、安定した電圧の供給を受けて動作する他の
種々の電子機器に適用できることは言うまでもない。
【図１】本発明の第１の実施の形態に係る差動増幅装置
の概略回路図である。
の概略回路図である。
【図２】図２に示す差動増幅装置の詳細な回路図であ
る。
る。
【図３】図２に示す差動増幅装置の出力電圧ＶOUTの説
明図である。
明図である。
【図４】本発明の第３の実施の形態に係る液晶表示装置
の概略説明図である。
の概略説明図である。
【図５】図４に示す液晶表示装置の駆動波形を示す波形
図である。
図である。
【図６】図４に示す液晶表示装置に用いられる電源回路
の回路図である。
の回路図である。
【図７】２種の電圧を入力させる従来の差動増幅装置の
回路図である。
回路図である。
【図８】図７に示す従来装置の出力電圧ＶOUTの説明図
である。
である。
【図９】液晶に印加される電圧の実効値が同じとなる異
なる印加電圧波形を示す波形図である。
なる印加電圧波形を示す波形図である。
１０ 第１の差動増幅回路
１２ Ｐ型ＭＯＳトランジスタ（第１の第１導電型トラ
ンジスタ） １４ Ｐ型ＭＯＳトランジスタ（第２の第１導電型トラ
ンジスタ） １６ Ｎ型ＭＯＳトランジスタ（第４の第２導電型トラ
ンジスタ） １８ Ｎ型ＭＯＳトランジスタ（第５の第２導電型トラ
ンジスタ） ３０ 第２の差動増幅回路 ３２ Ｎ型ＭＯＳトランジスタ（第１の第２導電型トラ
ンジスタ） ３４ Ｎ型ＭＯＳトランジスタ（第２の第２導電型トラ
ンジスタ） ３６ Ｐ型ＭＯＳトランジスタ（第４の第１導電型トラ
ンジスタ） ３８ Ｐ型ＭＯＳトランジスタ（第５の第１導電型トラ
ンジスタ） ５０ Ｐ型ＭＯＳトランジスタ（第３の第１導電型トラ
ンジスタ） ５２ Ｎ型ＭＯＳトランジスタ（第３の第２導電型トラ
ンジスタ） １０６ 電源回路 １１０ 抵抗分割回路 １２０，１２２，１２４，１２６ 差動増幅装置
ンジスタ） １４ Ｐ型ＭＯＳトランジスタ（第２の第１導電型トラ
ンジスタ） １６ Ｎ型ＭＯＳトランジスタ（第４の第２導電型トラ
ンジスタ） １８ Ｎ型ＭＯＳトランジスタ（第５の第２導電型トラ
ンジスタ） ３０ 第２の差動増幅回路 ３２ Ｎ型ＭＯＳトランジスタ（第１の第２導電型トラ
ンジスタ） ３４ Ｎ型ＭＯＳトランジスタ（第２の第２導電型トラ
ンジスタ） ３６ Ｐ型ＭＯＳトランジスタ（第４の第１導電型トラ
ンジスタ） ３８ Ｐ型ＭＯＳトランジスタ（第５の第１導電型トラ
ンジスタ） ５０ Ｐ型ＭＯＳトランジスタ（第３の第１導電型トラ
ンジスタ） ５２ Ｎ型ＭＯＳトランジスタ（第３の第２導電型トラ
ンジスタ） １０６ 電源回路 １１０ 抵抗分割回路 １２０，１２２，１２４，１２６ 差動増幅装置
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
H03F 3/345
Claims (4)
- 【請求項１】 第１の差動対を有し、共通入力電圧に基
づいて動作する第１の差動増幅回路と、 第２の差動対を有し、前記共通入力電圧に基づいて動作
する第２の差動増幅回路と、 前記第１の差動増幅回路に設けられ、第１の第１導電型
トランジスタと第２の第１導電型トランジスタとで構成
される第１のカレントミラー回路と、 前記第２の差動増幅回路に設けられ、第１の第２導電型
トランジスタと第２の第２導電型トランジスタとで構成
される第２のカレントミラー回路と、 前記第１の差動増幅器の第１の出力線がゲートに接続さ
れた第３の第１導電型トランジスタと、 前記第３の第１導電型トランジスタと直列接続され、前
記第２の差動増幅回路の第２の出力線がゲートに接続さ
れた第３の第２導電型トランジスタと、 を有し、前 記第３の第１導電型トランジスタと前記第３の第２導
電型トランジスタとの間に接続された第３の出力線の電
圧を出力電圧とし、かつ、前記第１の出力線は第１の発
振防止用容量及び第１の静電気保護用抵抗を介して前記
第３の出力線に接続され、前記第２の出力線は第２の発
振防止用容量及び第２の静電気保護用抵抗を介して前記
第３の出力線に接続され、 前記第１の差動増幅回路は、 前記第１の第１導電型トランジスタと直列に接続される
第４の第２導電型トランジスタと、 前記第２の第１導電型トランジスタと直列に接続され、
前記第４の第２導電型トランジスタよりも能力の大きい
第５の第２導電型トランジスタと、 を有し、前記第４，第５の第２導電型トランジスタにて
前記第１の差動対を構成し、 前記第４の第２導電型トランジスタのゲートに前記共通
入力電圧が印加され、前記第５の第２導電型トランジス
タのゲートに前記第１の発振防止用容量を介して前記第
１の出力線が接続され、 前記第２の差動増幅回路は、 前記第１の第２導電型トランジスタと直列に接続される
第４の第１導電型トランジスタと、 前記第２の第２導電型トランジスタと直列に接続され、
前記第４の第１導電型トランジスタよりも能力の大きい
第５の第１導電型トランジスタと、 を有し、前記第４，第５の第１導電型トランジスタにて
前記第２の差動対を構成し、 前記第４の第１導電型トランジスタのゲートに前記共通
入力電圧が印加され、前記第５の第１導電型トランジス
タのゲートに前記第２の発振防止用容量を介して前記第
２の出力線が接続されていることを 特徴とする差動増幅
装置。 - 【請求項２】 請求項１に記載の差動増幅装置を有する
ことを特徴とする半導体装置。 - 【請求項３】 請求項１に記載の差動増幅装置を有する
ことを特徴とする電源回路。 - 【請求項４】 請求項３に記載の電源回路を有すること
を特徴とする電子機器。
Priority Applications (5)
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|---|---|---|---|
| JP2000098918A JP3475903B2 (ja) | 2000-03-31 | 2000-03-31 | 差動増幅装置、半導体装置、電源回路及びそれを用いた電子機器 |
| US09/817,193 US6812781B2 (en) | 2000-03-31 | 2001-03-27 | Differential amplifier, semiconductor device, power supply circuit and electronic equipment using the same |
| EP01107555A EP1150423B1 (en) | 2000-03-31 | 2001-03-27 | Differential amplifier, semiconductor device, power supply circuit and electronic equipment using the same |
| DE60126011T DE60126011T2 (de) | 2000-03-31 | 2001-03-27 | Differenzverstärker, Halbleiteranordnung, Stromversorgungschaltung und elektronisches Gerät, welches die Anordnung benutzt |
| KR10-2001-0016196A KR100395831B1 (ko) | 2000-03-31 | 2001-03-28 | 차동 증폭 장치, 반도체 장치, 전원회로 및 이를 이용한전자기기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000098918A JP3475903B2 (ja) | 2000-03-31 | 2000-03-31 | 差動増幅装置、半導体装置、電源回路及びそれを用いた電子機器 |
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| JP2001284988A JP2001284988A (ja) | 2001-10-12 |
| JP3475903B2 true JP3475903B2 (ja) | 2003-12-10 |
Family
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Family Applications (1)
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|---|---|---|---|
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| EP (1) | EP1150423B1 (ja) |
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| JP3534375B2 (ja) | 1997-01-17 | 2004-06-07 | 株式会社ルネサステクノロジ | 差動回路を含む電子回路 |
| IT1291676B1 (it) * | 1997-04-28 | 1999-01-19 | Sgs Thomson Microelectronics | Stadio di uscita a cmos esente da fenomeni di deriva |
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| US6064258A (en) * | 1999-04-23 | 2000-05-16 | Lucent Technologies Inc. | Distributed gain line driver amplifier |
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-
2001
- 2001-03-27 DE DE60126011T patent/DE60126011T2/de not_active Expired - Lifetime
- 2001-03-27 US US09/817,193 patent/US6812781B2/en not_active Expired - Lifetime
- 2001-03-27 EP EP01107555A patent/EP1150423B1/en not_active Expired - Lifetime
- 2001-03-28 KR KR10-2001-0016196A patent/KR100395831B1/ko active IP Right Grant
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