KR20010095043A - 차동 증폭 장치, 반도체 장치, 전원회로 및 이를 이용한전자기기 - Google Patents

차동 증폭 장치, 반도체 장치, 전원회로 및 이를 이용한전자기기 Download PDF

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KR20010095043A
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Abstract

제 1 차동 증폭회로는, 커런트 미러(current mirror)회로를 구성하는 제 1의 P형 트랜지스터와 제 2의 P형 트랜지스터를 포함하여, 입력 전압(VIN)에 근거하여 동작한다. 제 2 차동 증폭회로(30)는, 커런트 미러회로를 구성하는 제 1의 N형 트랜지스터와 제 2의 N형 트랜지스터를 포함하여, 공통의 입력 전압(VIN)에 근거하여 동작한다. 제 1 차동 증폭기(10)로부터의 제 1 신호(S1)에 근거하여 동작하는 제 3의 P형 트랜지스터와, 제 2 차동 증폭 장치로부터의 제 2 신호(S2)에 근거하여 동작하는 제 3의 N형 트랜지스터가 설치되고, 이 제 3의 P, N형 트랜지스터간의 전압이 출력 전압(VOUT)이 된다. 제 1 차동 증폭회로에는, 제 1의 P형 트랜지스터와 직렬로 접속되는 제 4의 N형 트랜지스터와, 제 2의 P형 트랜지스터와 직렬로 접속되는 제 4의 N형 트랜지스터를 갖고, 제 1 차동쌍(差動對)을 구성하는 한 쌍의 트랜지스터간에 능력차를 설정하고 있다.

Description

차동 증폭 장치, 반도체 장치, 전원회로 및 이를 이용한 전자기기 {Differential amplifier device, semiconductor device, power supply circuit and electronic equipment using the same}
본 발명은, 2쌍의 차동 증폭회로를 갖는 차동 증폭 장치, 반도체 장치, 전원회로 및 이를 사용한 전자기기에 관한 것이다.
도 7에, 종래의 차동 증폭 장치를 도시하고, 2쌍의 제 1, 제 2 차동 증폭회로(200, 210)를 갖는다. 제 1, 제 2 차동 증폭회로(200, 210)에는, 저항 분할회로(220)에 설정되는 오프셋이 있는 제 1, 제 2 입력 전압(VIN1, VIN2)이 각각 입력된다. 제 1 차동 증폭회로(200)의 후단에는, 제 1 차동 증폭회로(200)로부터의 제 1 신호(S1)에 의해서 구동되는 P형 MOS 트랜지스터(202)가 설치되어 있다. 마찬가지로, 제 2 차동 증폭회로(210)의 후단에는, 제 2 차동 증폭회로(210)로부터의 제 2 신호(S2)에 의해서 구동되는 N형 MOS 트랜지스터(212)가 설치되어 있다. 이들 P형 MOS 트랜지스터(202) 및 N형 MOS 트랜지스터(212)가 끌어 당김으로써, 출력 전압(VOUT)이 결정되도록 되어 있다.
이와 같이, 종래의 차동 증폭 장치에서는, 입력 전압에 오프셋을 가함으로써 소정의 출력 전압(VOUT)을 생성하도록 하고 있었다.
그런데, 도 7에 도시하는 저항 분할회로(220)에 인가되는 전원전압(VDD)의 값을 변경한 경우에는, 제 1, 제 2 입력 전압(VIN1, VIN2)의 오프셋의 크기도 변해 버린다. 예를 들면, 전원전압(VDD)을 5V로 하였을 때의 오프셋을 O.1V로 하였을 때, 전원전압(VDD)을 10V로 크게 하였을 때에는 오프셋은 0.2V로 2배가 된다. 반대로, 전원전압(VDD)을 2.5V로 크게 하였을 때에는 오프셋은 O.05V로 1/2배가 된다.
여기서, 제 1, 제 2 입력 전압(VIN1, VIN2) 사이의 오프셋이 작을 수록, 도 7에 도시하는 P형 MOS 트랜지스터(202) 및 N형 MOS 트랜지스터(212)에 흐르는 전류가 증가하여 소비전류가 커진다. 따라서, 도 7에 도시하는 종래 장치에서는, 전원전압(VDD)이 낮을 때에, 소비전력이 커지는 문제가 있었다. 한편 전원전압(VDD)이 높을 때에는, 오프셋이 커지기 때문에, 도 8에 도시하는 출력 전압의 치우침이 커지는 결점이 생긴다.
이 때문에, 도 7에 도시하는 종래의 차동 증폭 장치는, 전원전압(VDD)을 변경하는 범위에 자연히 제한이 있어, 범용성이 낮다고 하는 문제도 생긴다.
그래서, 본 발명의 목적으로 하는 바는, 입력 전압에 오프셋을 설정하지 않고서 소정의 출력 전압을 생성할 수 있는 차동 증폭 장치, 반도체 장치, 전원회로 및 이를 이용한 전자기기를 제공하는 것에 있다.
본 발명의 다른 목적은, 전원전압을 변경하여도, 소비전력의 증대와 출력 전압의 치우침의 증대를 저감할 수 있는 범용성이 높은 차동 증폭 장치, 반도체 장치, 전원회로 및 이를 이용한 전자기기를 제공하는 것에 있다.
본 발명의 일양태에 따른 차동 증폭 장치는,
제 1 차동쌍을 갖고, 공통 입력 전압에 근거하여 동작하는 제 1 차동 증폭회로와,
제 2 차동쌍을 갖고, 상기 공통 인력 전압에 근거하여 동작하는 제 2 차동 증폭회로를 갖고,
상기 제 1 차동쌍 및 상기 제 2 차동쌍의 적어도 한 쪽은, 능력차를 갖는 한 쌍의 트랜지스터로 구성되어 있는 것을 특징으로 한다.
본 발명의 일양태에 의하면, 차동쌍을 구성하는 한 쌍의 트랜지스터간에 능력차를 설정함으로써, 입력 전압을 같게 하면서도 제 1, 제 2 차동 증폭회로의 출력 전압간에 오프셋을 설정할 수 있어, 결과로서 입력 전압간에 오프셋이 있는 경우와 같게 동작시킬 수 있다.
본 발명의 일양태에서는, 상기 제 1 차동 증폭회로에 설치되고, 제 1의 제 1 도전형 트랜지스터 및 제 2의 제 1 도전형 트랜지스터로 구성되는 제 1 커런트 미러회로와,
상기 제 2 차동 증폭회로에 설치되고, 제 1의 제 2 도전형 트랜지스터 및 제 2의 제 2 도전형 트랜지스터로 구성되는 제 2 커런트 미러회로와,
상기 제 1 차동 증폭기로부터의 제 1 신호에 근거하여 동작하는 제 3의 제 1 도전형 트랜지스터와,
상기 제 3의 제 1 도전형 트랜지스터와 직렬 접속되어서, 상기 제 2 차동 증폭회로로부터의 제 2 신호에 근거하여 동작하는 제 3의 제 2 도전형 트랜지스터를 더욱 갖고,
상기 제 3의 제 1 도전형 트랜지스터와 상기 제 3의 제 2 도전형 트랜지스터 사이의 전압을 출력 전압으로 할 수 있다.
이 때, 상기 제 1 차동 증폭회로는, 상기 제 1의 제 1 도전형 트랜지스터와 직렬로 접속되는 제 4의 제 2 도전형 트랜지스터와, 상기 제 2의 제 1 도전형 트랜지스터와 직렬로 접속되고, 상기 제 4의 제 2 도전형 트랜지스터와는 능력이 다른 제 5의 제 2 도전형 트랜지스터를 갖을 수 있다. 이 제 4의 제 2 도전형 트랜지스터와 제 5의 제 2 도전형 트랜지스터로 제 1 차동쌍이 구성된다.
이와 같이 구성된 제 1 차동 증폭회로에서는, 차동쌍을 구성하는 제 4, 제 5의 제 2 도전형 트랜지스터간에 능력차가 있다. 이 때문에, 제 1, 제 2 차동 증폭회로의 입력 전압에 오프셋을 설정하지 않아도, 차동쌍을 구성하는 트랜지스터간에 능력차가 없는 제 2 차동 증폭회로로부터의 출력 전압에 대하여 오프셋이 있는 출력 전압을 제 1 차동 증폭회로에서 생성할 수 있고, 결과로서 입력 전압간에 오프셋이 있는 경우와 같이 동작시킬 수 있다.
게다가, 입력 전압간에 오프셋이 없기 때문에, 입력 전압을 설정하는 회로의 전원전압을 변경하여도, 입력 전압간의 오프셋의 불균일함에 따른 종래의 문제가 생기지 않는다.
여기서, 제 1 차동 증폭회로에서는, 제 5의 제 2 도전형 트랜지스터의 능력이 제 4의 제 2 도전형 트랜지스터보다도 크게 설정된다.
더욱이, 제 2 차동 증폭회로는, 상기 제 1의 제 2 도전형 트랜지스터와 직렬로 접속되는 제 4의 제 1 도전형 트랜지스터와, 상기 제 2의 제 2 도전형 트랜지스터와 직렬로 접속되고, 상기 제 4의 제 1 도전형 트랜지스터와는 능력이 다른 제 5의 제 1 도전형 트랜지스터를 갖고, 그 한 쌍의 트랜지스터로 제 2 차동쌍을 구성할 수 있다. 이와 같이 하여도, 제 1, 제 2 차동 증폭회로의 출력 전압간에 오프셋을 생기게 할 수 있기 때문이다.
이 경우는, 제 2 차동 증폭회로에서는, 제 5의 제 1 도전형 트랜지스터의 능력이 상기 제 4의 제 1 도전형 트랜지스터보다도 크게 설정된다.
또한, 트랜지스터간에 능력차를 가하기 위해서는, 사이즈를 변경하면 되어서, 채널 폭을 크게 하면 능력은 커지고, 채널 길이를 크게 하면 능력은 작아진다.
본 발명의 다른 양태에 의하면, 상술한 차동 증폭 장치를 적어도 포함하여 1 칩의 반도체 장치를 구성할 수 있다.
이러한 차동 증폭 장치를 적어도 하나 포함하여 전원회로를 구성할 수도 있고, 또는 그 전원회로를 포함한 전자기기를 구성할 수도 있다.
이하, 본 발명의 실시예에 대해서 도면을 참조하여 설명한다.
도 1은, 본 발명의 제 1 실시예에 따른 차동 증폭 장치의 개략 회로도.
도 2는 도 2에 도시하는 차동 증폭 장치의 상세한 회로도.
도 3은, 도 2에 도시하는 차동 증폭 장치의 출력 전압(VOUT)의 설명도.
도 4는, 본 발명의 제 3 실시예에 따른 액정 표시 장치의 개략 설명도.
도 5는, 도 4에 도시하는 액정 표시 장치의 구동파형을 도시하는 파형도.
도 6은, 도 4에 도시하는 액정 표시 장치에 사용되는 전원회로의 회로도.
도 7은, 2종의 전압을 입력시키는 종래의 차동 증폭 장치의 회로도.
도 8은, 도 7에 도시하는 종래 장치의 출력 전압(VOUT)의 설명도.
도 9는, 액정에 인가되는 전압의 실효치를 각각 같게 하는, 다른 인가 전압 파형을 도시하는 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 200 : 제 1 차동 증폭회로 20 : 정전류원
12, 14, 36, 38, 202 : P형 MOS 트랜지스터
16, 18, 32, 34, 212 : N형 MOS 트랜지스터
30, 210 : 제 2 차동 증폭회로
100 : 단순 매트릭스형 액정 표시부
102 : 코먼 드라이버 104 : 세그먼트 드라이버
106 : 전원회로 108 : 구동 제어회로
110, 220 : 저항 분할회로
<제 1 실시예>
본 발명의 1실시예에 따른 차동 증폭 장치의 구성 및 동작에 대해서, 도 1 내지 도 4를 참조하여 설명한다.
(차동 증폭 장치의 구성)
도 1은, 본 실시예에 따른 차동 증폭 장치의 회로도이다. 이 차동 증폭 장치는, 공통 입력 전압(VIN)에 근거하여 동작하는 전압 폴로어형의 제 1 차동 증폭회로(10)와, 공통 입력 전압(VIN)에 근거하여 동작하는 전압 폴로어형의 제 2 차동 증폭회로(30)를 갖는다.
제 1 차동 증폭회로(10)는, 도 2에 도시하는 바와 같이, 제 1 도전형 예를 들면 P형의 MOS 트랜지스터(12; 제 1의 P형 트랜지스터)와, P형 MOS 트랜지스터(12)와 함께 커런트 미러를 구성하는 P형 MOS 트랜지스터(14; 제 2의 P형 트랜지스터)를 포함한다. 이들 P형 MOS 트랜지스터(12, 14)는, 사이즈가 동일하고 동일한 능력을 갖기 때문에, 제 1 커런트 미러회로를 구성한다. 일례로서, P형 MOS 트랜지스터(12, 14)는, 그 채널 폭(W)이 50㎛이고, 채널 길이(L)가 7㎛이다.
제 2 차동 증폭회로(30)는, 제 2 도전형 예를 들면 N형의 MOS 트랜지스터(32; 제 1의 N형 트랜지스터)와, N형 MOS 트랜지스터(32)와 함께 커런트 미러를 구성하는 N형 MOS 트랜지스터(34; 제 2의 N형 트랜지스터)를 포함한다. 이들 N형 MOS 트랜지스터(32, 34)도, 사이즈가 동일하고 동일한 능력을 갖기 때문에, 제 2 커런트 미러회로를 구성한다. 일례로서, N형 MOS 트랜지스터(32, 34)는, 그 채널 폭(W)은 25㎛이고, 채널 길이(L)는 7㎛이다.
제 1 차동 증폭회로(10)는 더욱이, 전원전압(VDD, VSS)간에서, P형 MOS 트랜지스터(12)에 직렬 접속된 N형 MOS 트랜지스터(16; 제 4의 N형 트랜지스터)와, 전원전압(VDD, VSS)간에서 P형 MOS 트랜지스터(14)에 직렬 접속된 N형 MOS 트랜지스터(18; 제 5의 N형 트랜지스터)를 갖는다. 또한, N형 MOS 트랜지스터(16, 18)는 정전류원(20)을 통해서 전원전압(VSS)과 접속되어 있다.
N형 MOS 트랜지스터(16, 18)는, 사이즈가 다름으로써 능력차를 갖는 제 1 차동쌍을 구성한다. 일례로서, N형 MOS 트랜지스터(16, 18)는, 채널 길이(L)는 7㎛로 공통이지만, N형 MOS 트랜지스터(16)의 채널 폭(W)은 25㎛인 것에 대하여, N형 MOS 트랜지스터(18)의 채널 폭(W)은 28㎛로 되어 있다. 즉, N형 MOS 트랜지스터(18) 쪽이 N형 MOS 트랜지스터(16)보다도 능력이 크다. N형 MOS 트랜지스터(18)의 능력을 N형 MOS 트랜지스터(16)보다도 크게 하기 위해서, N형 MOS 트랜지스터(18)의 게이트 길이를 N형 MOS 트랜지스터(16)보다도 작게 하여도 좋다.
제 2 차동 증폭회로(30)도 마찬가지로, 전원전압(VDD, VSS)간에서 N형 MOS 트랜지스터(32)에 직렬 접속된 P형 MOS 트랜지스터(36; 제 4의 P형 트랜지스터)와, 전원전압(VDD, VSS)간에서 N형 MOS 트랜지스터(34)에 직렬 접속된 P형 MOS 트랜지스터(38; 제 5의 P형 트랜지스터)를 갖는다. 또한, P형 MOS 트랜지스터(36, 38)는정전류원(40)을 통해서 전원전압(VDD)과 접속되어 있다.
이들 P형 MOS 트랜지스터(36, 38)도, 사이즈가 다름으로써 능력차를 갖는 제 2 차동쌍을 구성한다. 일례로서, P형 MOS 트랜지스터(36, 38)는, 채널 길이(L)는 7㎛로 공통이지만, P형 MOS 트랜지스터(36)의 채널 폭(W)은 50㎛인 것에 대하여, P형 MOS 트랜지스터(18)의 채널 폭(W)은 55㎛로 되어 있다. 즉, P형 MOS 트랜지스터(38) 쪽이 P형 MOS 트랜지스터(36)보다도 능력이 크다. P형 MOS 트랜지스터(38)의 능력을 P형 MOS 트랜지스터(36)보다도 크게 하기 위해서, P형 MOS 트랜지스터(38)의 게이트 길이를 P형 MOS 트랜지스터(36)보다도 작게 하여도 좋다.
도 1 및 도 2에 도시하는 바와 같이, 제 1 차동 증폭기(10)로부터의 제 1 신호(S1)에 근거하여 동작하는 P형 MOS 트랜지스터(50; 제 3의 P형 트랜지스터)와, 제 2 차동 증폭기(30)로부터의 제 2 신호(S2)에 근거하여 동작하는 N형 MOS 트랜지스터(52; 제 3의 N형 트랜지스터)가 설치되어 있다.
이들 P형 MOS 트랜지스터(50)와 N형 MOS 트랜지스터(52)는, 전원전압(VDD, VSS)간에서 직렬로 접속되고, P형 MOS 트랜지스터(50)와 N형 MOS 트랜지스터(52) 사이의 전압이, 차동 증폭 장치의 출력 전압(VOUT)이 된다.
또한, 도 2에 도시하는 바와 같이, 제 1, 제 2 증폭회로(10, 30)에는, 발진방지용 용량(C1, C2)과, 정전기 보호용 저항(R1, R2)이 설치되어 있다.
(차동 증폭 장치의 동작)
도 7에 도시하는 바와 같이, 제 1, 제 2 입력 전압(VIN1, VIN2)에 근거하여 동작하는 종래의 차동 증폭 장치의 출력 전압(VOUT)은, 안정 상태에 있어서는, 도 8에 도시하는 바와 같이, 중간 전압((VIN1-NIN2)/2)으로 안정되거나, 또는 그 중간 전압을 경계로 전압(VIN1)과 전압(VIN2) 사이에서 치우치는 전압이 된다.
본 실시예의 차동 증폭 장치는, 공통 인력 전압(VIN)을 제 1, 제 2 차동 증폭회로(10, 30)에 입력시키는 한편, 이 제 1, 제 2 차동 증폭회로(10, 30)의 차동쌍을 구성하는 2개의 트랜지스터(16, 18 사이 및 36, 38 사이)에 각각 능력차를 가하고 있다. 이에 의해, 제 1 차동 증폭회로(10)측에서는 제 1 출력 전압(VOUT1)을 출력 전압(VOUT)으로 하도록 동작하고, 제 2 차동 증폭회로(30)측에서는 제 2 출력 전압(VOUT2)을 출력 전압(VOUT)으로 하도록 동작한다.
실제로는, 제 1, 제 2 차동 증폭회로(10, 30)의 출력선은 쇼트되어 있기 때문에, 차동 증폭 장치의 출력(VOUT)으로서, 도 3에 도시하는 바와 같이, 그 중간 전압(│VOUT1-VOUT2│/2)으로 안정되거나(입력 전압(VIN)과 같음), 또는 그 중간 전압을 경계로 제 1 출력 전압(VOUT1)과 제 2 출력 전압(VOUT2) 사이에서 치우치는 전압이 된다.
이와 같이, 본 실시예의 차동 증폭 장치에 의하면, 공통 입력 전압을 제 1, 제 2 차동 증폭회로(10, 30)에 입력시키면서도, 2종의 입력 전압을 입력시키는 종래의 차동 증폭 장치와 같은 출력을 얻을 수 있다.
여기서, 제 1 차동 증폭회로(10)에서는, 입력 전압(VIN)보다도 낮은 출력 전압(VOUT1)을 출력시키도록, P형 트랜지스터(50)의 게이트 전압이 제어된다. 제 1 차동 증폭회로(30)에서는, 입력 전압(VIN)보다도 높은 출력 전압(VOUT2)을 출력시키도록, N형 트랜지스터(52)의 게이트 전압이 제어된다.
이러한 제어동작에 대해서, 이하에 설명한다. 우선, 제 1 차동 증폭회로(10)에서는, 커런트 미러회로를 구성하는 P형 MOS 트랜지스터(12, 14)는 능력이 같기 때문에, 제 1 차동 증폭회로(10)가 안정될 때에, N형 MOS 트랜지스터(16, 18)에 흐르는 전류는 같아진다.
여기서 만약 2개의 N형 트랜지스터(16, 18)의 능력이 같을 때를 생각하면, 이 때의 제 1 차동 증폭회로(10)의 출력 전압은, 입력 전압(VIN)과 같고, 이 때의 P형 MOS 트랜지스터(50)의 게이트 전위를 V1로 한다.
본 실시예에서는, 2개의 N형 트랜지스터(16, 18) 사이에는 능력차가 있어서, N형 MOS 트랜지스터(18)의 능력이 N형 MOS 트랜지스터(16)보다도 높아져 있다.
따라서, N형 MOS 트랜지스터(16, 18)에 동일한 전류가 흐르는 안정시에 있어서는, N형 MOS 트랜지스터(18)의 게이트-소스간 전압은, N형 MOS 트랜지스터(16)의 게이트 소스간 전압보다도 낮아진다.
이 때문에, 만약 제 1, 제 2 차동 증폭회로(10, 30)의 출력끼리가 쇼트되어 있지 않으면, 제 1 차동 증폭회로(10)의 출력 전압(VOUT1)은 입력 전압(VIN)보다도 낮아진다.
그러나 실제로는, 제 1, 제 2 차동 증폭회로(10, 30)의 출력끼리가 쇼트되어 있기 때문에, N형 MOS 트랜지스터(16, 18)에 동일한 전류가 흐르는 안정시에 있어 서는, N형 MOS 트랜지스터(16, 18)의 게이트-소스간 전압은 모두 같아진다. 이 때, N형 MOS 트랜지스터(18) 쪽이 전류를 많이 흘리는 능력이 있음에도 불구하고, N형 MOS 트랜지스터(16, 18)에는 동일한 전류가 흐른다. 이 때문에, P형 MOS 트랜지스터(12, 14)의 게이트 전위가 상술한 게이트 전위(V1)보다도 낮아지고, 전위적으로는 P형 MOS 트랜지스터(50)의 게이트 전위가 상술한 전위(V1)보다도 높아진다.
따라서, P형 MOS 트랜지스터(50)의 게이트-소스간 전압이 낮아져서, P형 MOS 트랜지스터(50)에 흐르는 전류가 감소하여 저소비가 된다.
한편, 제 2 차동 증폭회로(30)에 있어서도, 같은 이유에 의해, N형 MOS 트랜지스터(52)의 게이트-소스간 전압이 낮아져서, N형 MOS 트랜지스터(52)에 흐르는 전류가 감소하여 저소비가 된다. 결과로서, 도 2의 전원전압(VDD)으로부터 P형 MOS 트랜지스터(50), N형 MOS 트랜지스터(52)를 통해서 전원전압(VSS)측에 흐르는 전류를 적게 할 수 있다.
이상에 의해, 본 실시예에서는 입력 전압을 오프셋시키지 않아도, 도 7에 도시하는 종래의 차동 증폭회로의 출력 전압(VOUT)과 같은 전압을 출력시킬 수 있고, 게다가 저소비 전력을 실현할 수 있다.
<제 2 실시예>
이 제 2 실시예에서는, 제 1 차동 증폭회로(10)의 N형 MOS 트랜지스터(16)와 N형 MOS 트랜지스터(18) 사이에만 능력차를 가하고, 제 2 차동 증폭회로(20)의 P형 MOS 트랜지스터(36) 및 P형 MOS 트랜지스터(38)간에 능력차를 설정하지 않고, 트랜지스터(36, 38)로 차동쌍을 구성하고 있다.
이 경우, 예를 들면 입력 전압(VIN)을 4V로 하면, 제 2 차동 증폭회로(30)의 출력 전압(VOUT2)으로서 4V를 얻을 수 있지만, 제 1 차동 증폭회로(10)의 출력 전압(VOUT1)으로서는, N형 MOS 트랜지스터(16)보다도 N형 MOS 트랜지스터(18)의 능력 쪽이 크기 때문에, 4V보다도 낮은 전압을 얻을 수 있고, 제 1, 제 2 실시예와 마찬가지로 출력 전압(VOUT1, VOUT2)간에 오프셋을 얻을 수 있다.
상기와는 반대로, 제 1 차동 증폭회로(10)의 N형 MOS 트랜지스터(16) 및 N형 MOS 트랜지스터(18)간에 능력차를 설정하지 않고, 제 2 차동 증폭회로(20)의 P형 MOS 트랜지스터(36)와 P형 MOS 트랜지스터(38) 사이에만 능력차를 가하여도 좋다.
<제 3 실시예>
다음에, 본 발명의 제 3 실시예에 따른 액정 표시 장치의 전원회로에 대해서, 도 4 내지 도 6도 참조로 덧붙여 설명한다.
(액정 표시 장치의 구성 및 동작)
도 4는, 액정 표시 장치의 주요부의 구성을 도시하고 있다. 도 4에 있어서, 액정 표시부 예를 들면 단순 매트릭스형 액정 표시부(100)는, 코먼 전극(C0 내지 Cm)이 형성된 제 1 기판과, 세그먼트 전극(S0 내지 Sn)이 형성된 제 2 기판 사이에, 액정을 밀봉함으로써 형성되어 있다. 코먼 전극의 하나와 세그먼트 전극의 하나가 교차하는 교점이 표시 화소가 되고, 액정 표시부(100)에는 (m+1)×(n+1)의 표시 화소가 존재한다.
또한, 제 2 실시예에 따른 액정 표시 장치는, 단순 매트릭스 액정 표시부(100) 대신에, 액티브 매트릭스형 액정 표시 장치 등, 다른 액정 표시부를 이용할 수도 있다.
코먼 전극(C0 내지 Cm)에는 코먼 드라이버(102)가 접속되고, 세그먼트 전극(S0 내지 Sn)에는 세그먼트 드라이버(104)가 접속되어 있다. 이들 코먼 드라이버(102), 세그먼트 드라이버(104)는, 전원회로(106)로부터 소정의 전압이 공급되는 동시에, 구동 제어회로(108)로부터의 신호에 근거하여, 그 소정의 전압을 코먼 전극(C0 내지 Cm) 또는 세그먼트 전극(S0 내지 Sn)에 선택적으로 공급하는 것이다.
여기서, 도 4에 도시하는 액정 표시부(100)의 코먼 전극(C3)을 선택하는 프레임 기간의 구동파형의 일례를 도 5에 도시한다.
도 5에 있어서, 굵은 선은 코먼 드라이버(102)로부터 각 코먼 전극(C0 내지 Cm)에 공급되는 구동파형이고, 가는 선은 세그먼트 드라이버(104)로부터 각 세그먼트 전극(S0 내지 Sn)에 공급되는 구동파형을 도시하고 있다.
도 5에 도시하는 바와 같이, 코먼 드라이버(102)로부터 공급되는 구동파형은, 전압(V0, V1, V4, V5) 사이에서 변화한다. 한편, 세그먼트 드라이버(104)로부터 공급되는 구동파형은, 전압(V0, V2, V3, V5) 사이에서 변화한다.
(전원회로의 구성)
도 6은, 도 4에 도시하는 전원회로(106)의 상세함을 도시하고 있다. 도 6에 도시하는 바와 같이, 스위치(SW1 내지 SW6) 중 어떤 2개를 온 함으로써, 코먼 드라이버(102)에 공급되는 전압(V0, V1, V4, V5) 중 하나와, 세그먼트 드라이버(104)에 공급되는 전압(V0, V2, V3, V5) 중 하나를 선택할 수 있다.
여기서, 전압(V5)에는 전원전압(VDD)을, 전압(V0)에는 전원전압(VSS)을 각각 이용하고, 전압(V4 내지 V1)은, 전압(V5-V0)을 저항 분할함으로써 생성하고 있다. 이를 위해서, 전원회로(106)는, 저항 분할회로(110)와, 4개의 차동 증폭 장치(120, 122, 124, 126)를 갖는다. 4개의 차동 증폭 장치(120 내지 126)는, 저항 분할회로(110)을 통해서, 각각 다른 레벨의 입력 전압(VIN)이 입력되고, 그 출력 전압으로서 V4, V3, V2, V1을 각각 출력한다. 그리고, 이들 4개의 차동 증폭 장치(120 내지 126)는, 각각 도 2의 구성을 갖는다. 또한, 도 6에 도시하는 전원회로(106)는 단독으로, 또는 도 4에 도시하는 코먼 드라이버(102) 및 세그먼트 드라이버(104)와 함께 1칩 IC로 구성할 수 있다.
(전원회로의 동작)
도 2를 이용하여 이미 설명한 차동 증폭 장치의 동작은, 각각 다른 단일한 입력 전압(VIN)에 근거하여 전압(V1 내지 V4)을 각각 출력 전압(VOUT)으로서 출력하는 도 6에 도시하는 차동 증폭 장치(120 내지 126)의 동작에 그대로 적합하다.
예를 들면, 도 6의 스위치(SW3)가 온되면, 차동 증폭 장치(126)의 출력선은, 코먼 드라이버(102)를 통해서, 액정 표시부(100)의 코먼 전극(C3)으로 쇼트된다. 이 때, 코먼 전극의 전압은, 극성 반전 구동을 위해서 도 5에 도시하는 대로 전압(V5)이기 때문에, 쇼트에 의해서 차동 증폭 장치(126)의 출력 전압(VOUT)은 전압(V1)보다도 하강한다. 그러나, 이 출력 전압(VOUT)은 차동 증폭 장치의 동작에 의해서 상승되어, 빠르게 전압(V1)으로 안정된다. 다른 차동 증폭 장치(120 내지 124)에 대해서도, 입력 전압(VIN) 및 출력 전압(VOUT)의 값이 다를 뿐이고, 상기와 같이 동작한다.
이와 같이, 본 실시예에 따른 액정 표시 장치용의 전원회로(106)에 의하면, 차동 증폭 장치(120 내지 126)에 각각 단일한 입력 전압(VIN)이 입력될 뿐이고, 각각의 출력 전압(VOUT; V1 내지 V4)을 출력할 수 있다.
여기서, 도 7에 도시하는 종래의 차동 증폭 장치와 비교하면, 도 7의 종래 장치에서 전원전압(VDD)을 5V로 하였을 때이고, 출력 전압(VOUT)을 4V로 하기 위해서는, 제 1 입력 전압(VIN1)은 예를 들면 3.95V로 설정되고, 제 2 입력 전압(VIN2)은 예를 들면 4.05V로 설정되며, 그 사이의 오프셋은 0.1V가 된다.
그런데, 액정 표시 장치의 전원회로에서는, 액정 구동되는 표시 용량에 의해서 필요해지는 전압이 변한다. 여기서, 도 4의 액정 표시부(100)의 표시 화소수에 따라서 도 5에서 가는 선으로 도시하는 세그먼트 파형의 듀티가 결정된다. 즉, 표시 화소수가 많으면 도 5에 도시하는 선택 기간(TSEC)이 짧아지고, 적으면 선택기간(TSEC)은 길게 확보할 수 있다.
어느 쪽의 경우에도, 액정에 인가되는 전압의 실효치를 같게 확보할 필요가 있다. 따라서, 도 9에 도시하는 바와 같이, 선택 기간이 TSEC1과 같이 길어지면 인가전압의 파고 값(VH1)은 낮게 할 수 있지만, 선택 기간이 TSEC2와 같이 짧으면 인가전압의 파고 값(VH2)은 높게 하지 않을 수 없고, 이에 따라서 전원전압(VDD)을 변경할 필요가 있다.
여기서, 도 7에 도시하는 종래 장치를 그대로 이용하고, 또한 전원전압(VDD)을 5V에서 10V로 변경한 경우, 제 1 입력 전압(VIN1)은 8.9V로 설정되고, 제 2 입력 전압(VIN2)은 9.1V로 설정된다. 이 때의 제 1, 제 2 입력 전압(VIN1, VIN2) 사이의 오프셋은 0.2V가 되고, 전원전압(VDD)=5V일 때의 오프셋 값 0.1V의 2배가 된다.
반대로 전원전압(VDD)을 5V보다도 내리면, 제 1, 제 2 입력 전압(VIN1, VIN2) 사이의 오프셋은 0.1V보다도 작아진다.
이와 같이, 저항 분할회로를 겸용하고 또한 전원전압(VDD)을 변경한 경우에는, 그 전원전압 값에 따라서, 도 7의 종래의 차동 증폭 장치에 입력되는 제 1, 제 2 입력 전압(VIN1, VIN2) 사이의 오프셋이 불균일했다.
여기서, 입력 전압(VIN1, VIN2)간의 오프셋이 작을 수록, 도 7에 도시하는 P형 MOS 트랜지스터(202) 및 N형 MOS 트랜지스터(212)에 흐르는 전류가 증가하여 소비전류가 커진다. 따라서, 도 7에 도시하는 종래 장치에서는, 전원전압(VDD)이 낮을 때에, 소비전력이 커지는 문제가 있었다. 한편 전원전압(VDD)이 높을 때에는, 오프셋이 커지기 때문에, 도 8에 도시하는 출력 전압의 치우침이 커지는 결점이 생긴다.
이 점, 본 실시예에 의하면, 제 1, 제 2 차동 증폭회로(10, 30)로부터 얻을 수 있는 출력 전압(VOUT1, VOUT2)간에서는, 입력 전압(VIN)이 단일하기 때문에, 트랜지스터의 능력차로 오프셋이 가해지게 되어, 오프셋의 불균일함이 저감된다. 따라서, 본 실시예에 따른 전원회로(106)는, 전원전압(VDD)을 변경하여도 공용할 수 있고, 범용성이 증가하는 이점도 있다.
또한, 상술한 차동 증폭 장치 또는 전원회로는, 액정 표시 장치를 포함하는 전자기기 예를 들면, 휴대전화, 게임장치, 퍼스널 컴퓨터 등의 각종 전자기기 외에, 안정된 전압을 공급 받아 동작하는 다른 여러가지의 전자기기에 적용할 수 있는 것은 말할 필요도 없다.

Claims (9)

  1. 제 1 차동쌍을 갖고, 공통 입력 전압에 근거하여 동작하는 제 1 차동 증폭회로와,
    제 2 차동쌍을 갖고, 상기 공통 입력 전압에 근거하여 동작하는 제 2 차동 증폭회로를 갖고,
    상기 제 1 차동쌍 및 상기 제 2 차동쌍의 적어도 한 쪽은, 능력차를 갖는 한 쌍의 트랜지스터로 구성되어 있는 것을 특징으로 하는 차동 증폭 장치.
  2. 제 1 항에 있어서, 상기 제 1 차동 증폭회로에 설치되고, 제 1의 제 1 도전형 트랜지스터 및 제 2의 제 1 도전형 트랜지스터로 구성되는 제 1 커런트 미러회로와,
    상기 제 2 차동 증폭회로에 설치되고, 제 1의 제 2 도전형 트랜지스터 및 제 2의 제 2 도전형 트랜지스터로 구성되는 제 2 커런트 미러회로와,
    상기 제 1 차동 증폭기로부터의 제 1 신호에 근거하여 동작하는 제 3의 제 1 도전형 트랜지스터와,
    상기 제 3의 제 1 도전형 트랜지스터와 직렬 접속되고, 상기 제 2 차동 증폭회로로부터의 제 2 신호에 근거하여 동작하는 제 3의 제 2 도전형 트랜지스터를 또한 갖고,
    상기 제 3의 제 1 도전형 트랜지스터와 상기 제 3의 제 2 도전형 트랜지스터사이의 전압을 출력 전압으로 하는 것을 특징으로 하는 차동 증폭 장치.
  3. 제 2 항에 있어서, 상기 제 1 차동 증폭회로는,
    상기 제 1의 제 1 도전형 트랜지스터와 직렬로 접속되는 제 4의 제 2 도전형 트랜지스터와,
    상기 제 2의 제 1 도전형 트랜지스터와 직렬로 접속되고, 상기 제 4의 제 2 도전형 트랜지스터와는 능력이 다른 제 5의 제 2 도전형 트랜지스터를 갖고,
    상기 제 4의 제 2 도전형 트랜지스터와 상기 제 5의 제 2 도전형 트랜지스터로 상기 제 1 차동쌍을 구성하고 있는 것을 특징으로 하는 차동 증폭 장치.
  4. 제 3 항에 있어서, 상기 제 5의 제 2 도전형 트랜지스터의 능력이 상기 제 4의 제 2 도전형 트랜지스터보다도 크게 설정되어 있는 것을 특징으로 하는 차동 증폭 장치.
  5. 제 2 항에 있어서, 상기 제 2 차동 증폭회로는,
    상기 제 1의 제 2 도전형 트랜지스터와 직렬로 접속되는 제 4의 제 1 도전형 트랜지스터와,
    상기 제 2의 제 2 도전형 트랜지스터와 직렬로 접속되고, 상기 제 4의 제 1 도전형 트랜지스터와는 능력이 다른 제 5의 제 1 도전형 트랜지스터를 갖고,
    상기 제 4의 제 1 도전형 트랜지스터와 상기 제 5의 제 1 도전형 트랜지스터로 상기 제 2 차동쌍을 구성하고 있는 것을 특징으로 하는 차동 증폭 장치.
  6. 제 5 항에 있어서, 상기 제 5의 제 1 도전형 트랜지스터의 능력이 상기 제 4의 제 1 도전형 트랜지스터보다도 크게 설정되어 있는 것을 특징으로 하는 차동 증폭 장치.
  7. 제 1 항에 기재된 차동 증폭 장치를 갖는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 기재된 차동 증폭 장치를 갖는 것을 특징으로 하는 전원회로.
  9. 제 8 항에 기재된 전원회로를 갖는 것을 특징으로 하는 전자기기.
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