JPH0258417A - 駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の出力段を構成する駆動回路さ
らにはアナログ出力回路に関し、例えば。

アクティブマトリクス方式のカラー液晶デイスプレィの
ための液晶駆動回路に適用して有効な技術に関するもの
である。

〔従来技術〕

薄膜トランジスタ型の液晶デイスプレィのためのドライ
バは、アナログビデオ信号をサンプリングし、所定のタ
イミングでこれを出力するアナログ駆動形式のアクティ
ブマトリクス方式とされる。

このアクティブマトリクス方式においては、表示画面の
ちらつきを防止するため１フレームを２フイールドに分
けて第１フイールドを奇数行信号で駆動し、第２フイー
ルドを偶数行信号で駆動する倍速線順次駆動方式、さら
には液晶の劣化を防止するため画像信号の極性を反転し
て駆動する交流駆動方式が採用される。

このような駆動方式を採用する液晶ドライバは。

例えば液晶デイスプレィに駆動信号を与える複数個の出
力端子の夫々にサンプルホールド回路が設けられ１個々
のサンプルホールド回路は、入力アナログ画像信号のサ
ンプリングスイッチ、サンプリングスイッチを介して与
えられる情報を保持するためのホールド容量、及びホー
ルド容量に保持された情報をインピーダンス変換して出
力するためのボルテージフォロア回路が４組設けられ、
所要行の画像信号とその逆極性の信号並びに隣接行の画
像信号及びそれとは逆極性の信号である４種類の信号を
同時にサンプルホールドすることができるようになって
いる。このようにして個々のサンプルホールド回路でホ
ールドされた４種類の信号は、各サンプルホールド回路
に設けられた選択スイッチなどを介してその１つが選択
的に出力される。このようにして各サンプルホールド回
路からは所定のタイミングで逐次液晶デイスプレィに駆
動信号が供給される。

尚、アクティブマトリクス方式の液晶デイスプレィ装置
について記載された文献の例としては日経マグロウヒル
社発行の「日経エレクトロニクスＪ１９８６年１２月１
５日号、第１９３頁〜第２０９頁、及びＩＥＥＥ　　Ｖ
ｏｌＳＣ１７Ｎｏ６（１９８２年１２月）第９６９頁〜
第９８２頁がある。

〔発明が解決しようとする課題〕

ところで、グラフィック表示などに用いられる液晶デイ
スプレィは画素数が多く大型であるためその負荷容量も
比較的大きくなる。そこで本発明者は、回路構成が簡単
であって且つ占有面積も小さく済ませるという条件を満
足して液晶駆動回路の駆動能力を増すために、各サンプ
ルホールド回路に含まれる４個のボルテージフォロワ回
路に共通のソースフォロア回路を出力バッファ回路とし
て採用することを検討したが、さらにこのソースフォロ
ア回路について検討したところ、各ソースフォロア回路
は、その出力端子に結合される大きな容量性負荷を駆動
しなければならないため、ボルテージフォロア回路の入
力電圧が低い電位から高い電位に変化するときソースフ
ォロア回路には不所望に大きな電流が瞬間的に流れ、こ
のようなピーク電流は、液晶駆動回路の性質上同時に複
数のソースフォロワ回路において頻繁に発生し、これに
よって、電源ノイズや電力消費量が不所望に増えてしま
うことが明らかにされた。

本発明の目的は、ソースフォロア回路に流れピーク電流
を小さくすることができる駆動回路を提供することにあ
る。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、差動アンプの出力端子に結合されたソースフ
ォロワ回路を複数組持つ駆動回路において、上記ソース
フォロア回路の入力端子と差動アンプの出力端子との間
に遅延成分として働く容量素子のような遅延素子を設け
るものである。

このような駆動回路は、複数組のサンプルホールド回路
を内蔵し、そのうちの１つを選択してマルチプレクス方
式でアナログ画像信号を出力するアクティブマトリクス
方式の液晶ドライバの出力段に適用することができ、こ
のときソースフォロア回路に設定すべき電流駆動能力が
サンプルホールド回路の特性に全く影響を与えないよう
にするには、ソースフォロア回路の出力をサンプルホー
ルド回路を構成する差動アンプに負帰還させてその差動
アンプをボルテージフォロワ回路にするとよい。

〔作　用〕 上記した手段によれば、差動アンプの出力端子に結合さ
れた遅延素子例えば容量素子は、所要の抵抗成分との間
で決定される時定数に従って差動アンプの出力電圧の変
化を緩和させ、この出力電圧の変化に対する緩和作用が
、差動アンプの入力電圧が低い電位から高い電位に変化
するとき、比較的大きな負荷容量充電のためにソースフ
オロア回路に瞬間的に流れるピーク電流を小さくするよ
うに働く。

〔実施例〕

第２図には本発明に係る駆動回路をアクティブマトリク
ス方式の液晶デイスプレィ用駆動回路に適用した場合の
一実施例が示される。同図に示される駆動回路は、特に
制限されないが、ＭＯ５集積回路製造技術によってシリ
コンのような１つの半導体基板に形成される。

第２図に示される駆動回路には、例えば液晶デイスプレ
ィに駆動信号を与える複数個の出力端子ＯＵＴ、〜０Ｕ
Ｔｎが設けられ、夫々の出力端子ＯＵＴ、、−０（ＪＴ
ｎに対応して、出力バッフ７としてのソースフォロワ回
路ＯＢ［ＪＦｏ−ＯＢＵＦｎと、サンプルホールド回路
ＳＨ０〜ＳＨｎが設けられている。各サンプルホールド
回路ＳＨ，〜ＳＨｎには、特に制限されないが、４種類
のアナログ画像信号が供給され、選択回路ＳＥＬの指示
に従って入力アナログ信号を所定のタイミングに従って
サンプルホールドし、サンプルホールドした所定のアナ
ログ信号を選択的に出力する。

第１図にはサンプルホールド回路ＳＨｉ及びこれに結合
されたソースフォロワ回路０ＢＵＦｉの一例が代表的に
示される。

サンプルホールド回路ＳＨｉは、サンプリングアナログ
スイッチ１〜４、このサンプリングアナログスイッチ１
〜４を介して与えられるアナログ信号を保持するための
ホールド容量５〜８、及びホールド容ＪＡ５〜８に保持
された電荷もしくは電圧情報をインピーダンス変換して
出力するための差動アンプ９〜１２が４組設けられ、特
に制限されないが、差動アンプ９〜１２の出力は選択ス
イッチ１３〜１６によって何れか１つがソースフォロワ
回路０ＢＵＦｉに与えられる。

上記各差動アンプ９〜１２は、特に制限されないが、第
３図に示されるように、１対のｎチャンネル型入力ＭＯ
ＳＦＥＴＱＩ、Ｑ２のソース電極が共通接続されると供
に、入力ＭＯ８ＦＥＴＱＩ。

Ｑ２のドレイン電極にはｐチャンネル型負荷Ｍ○５ＦＥ
ＴＱ３．Ｑ４のドレイン電極が結合される。

これら負荷ＭＯ５ＦＥＴＱ３．Ｑ４は、その共通接続さ
れたゲート電極がＭＯＳＦＥＴＱＩのドレインｔｉに結
合されることによってカレントミラー負荷を構成する。

カレントミラー負荷を構成するＭＯＳＦＥＴＱ３．Ｑ４
のソース電極は電源端子Ｖｄｄに結合され、また、上記
入力ＭＯ５ＦＥＴＱＩ、Ｑ２の共通接続ソース電極は、
ソース電極が回路の接地端子Ｖｓｓに結合されたｎチャ
ンネル型パワースイッチＭＯ８ＦＥＴＱ５のドレイン電
極に結合される。このパワースイッチＭＯ３ＦＥＴＱ５
は定電流源として働く。なお、第１図に示した選択スイ
ッチ１３〜１６で出力を選択する構成に代えて、各差動
アンプ９〜１２のパワースイッチＭＯ５ＦＥＴＱ５を介
して所要の差動アンプを活性化する動作を採用するよう
にしてもよい。

上記ソースフォロワ回路０ＢＵＦｉは、直列接続された
１対のｎチャンネル型ＭＯ３ＦＥＴＱ６゜Ｑ７が電源端
子Ｖｄｄと接地端子Ｖｓｓとの間に結合されて構成され
る。差動アンプ９〜１２の出力電圧は、上記ＭＯ３ＦＥ
ＴＱ６のゲートｉ！極に選択的に印加される。上記ＭＯ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　７のゲート′Ｎｔ極には、ｐチャ
ンネル型Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　８とｎチャンネル
型ＭＯ３ＦＥＴＱ９によって形成されるバイアス電圧ｖ
ｂが供給され、これによって上記ＭＯ８ＦＥＴＱ７は定
電流源として動作する。

上記ソースフォロワ回路○ＢＵＦｉの出力端子は、上記
ＭＯ３ＦＥＴＱ７とＱ８との結合ノードとされ、このソ
ースフォロワ回路０ＢＵＦｉの出力端子は液晶ドライバ
の所定の１つの出力端子０ＵＴｉに接続される。また、
このソースフォロワ回路０ＢＵＦｉの出力端子は、上記
サンプルホールド回路ＳＨｉに含まれる４個の差動アン
プ９〜１２の反転入力端子に帰還され、これによって各
差動アンプ９〜１２はボルテージフォロワ回路を構成す
る。

本実施例の液晶駆動回路の出力端子ＯＵＴ、〜０ＵＴｎ
は、図示しない液晶デイスプレィ装置の複数の入力端子
に個別的に結合される。これら入力端子は、マトリクス
配置された画素を構成する液晶表示素子の駆動電極もし
くは選択電極に接続されていて、そのような液晶表示素
子や配線などは個々に容量性負荷ＣＬを構成する。

１つのサンプルホールド回路ＳＨｉに着目すると、サン
プリングアナログスイッチ１〜４を通して４つのホール
ド容量５〜８にアナログ画像信号が取り込まれると、こ
れらホールド容量５〜８に保持された電圧はボルテージ
フォロア回路を構成する差動アンプ９〜１２によってイ
ンピーダンス変換され、選択スイッチ１３〜１６によっ
て何れか１つが選択されて上記ソースフォロワ回路０Ｂ
ＵＦｉへ供給される。ここでホールド容量５〜８に取り
込まれるアナログ画像信号は、特に制限されないが、所
要行の画像信号とその逆極性の信号並びに隣接行の画像
信号及びそれとは逆極性の信号である４種類の信号とさ
れる。上記選択スイッチ１３〜１６の切り換え制御によ
ってソースフォロワ回路ＯＢＵＦｉ（７）ＭＯ３ＦＥＴ
Ｑ６のゲート電極に与えられる出力電圧は、低電圧から
高電圧へ、また高電圧から低電圧への２通りに変化され
る。前者の場合、ソースフォロワ回路０ＢＵＦｉに含ま
れるＭＯ５ＦＥＴＱ６を通して電源端子Ｖｄｄから容量
性負荷ＣＬに電荷が供給される。後者の場合には、上記
ＭＯ５ＦＥＴＱ６の相互コンダクタンスが小さくされる
傾向を採り、負荷容量ＣＬに蓄積されている電荷がＭＯ
３ＦＥＴＱ７を介して接地端子Ｖｓｓに引き抜かれる。

したがって、出力端子０ＵＴｉの立ち上がり速度は個々
の差動アンプ９〜１２のバイアス電流即ち定電流源とし
て作用されるパワースイッチＭＯ５ＦＥＴＱ５の電流供
給能力もしくはそのサイズによって決定され、また、そ
の立ち下がり速度はソースフォロワ回路０ＢＵＦ　ｉに
おいて定電流源として作用されるＭ　ＯＳ　−Ｆ　Ｅ　
Ｔ　Ｑ　７の電流引き抜き能力もしくはそのサイズによ
って決定される。

出力端子ＯＵ　Ｔ　ｉの立ち上がり速度と立ち下がり速
度とを比較すると、前者は差動アンプ９〜１２の能動的
な動作を介する故にもしくは比較的大きな容量性負荷Ｃ
Ｌを充電する必要性から後者に比べて速くされる。この
ようにソースフォロワ回路０ＢＵＦｉのＭＯ５ＦＥＴＱ
６を通して電源端子Ｖｄｄから容量性負荷ＣＬに電荷を
供給する速度が速い場合には、電荷を供給開始する時点
において出力端子０ＵＴｉから容量性負荷ＣＬに向けて
大きな電流が瞬間的に流れる。このようなピーク電流は
、液晶駆動回路の性質上同時に複数個のソースフォロワ
回路でＩＭ繋に生じ、電源ノイズや電力消費量を増大さ
せる原因となる６ 本実施例においては、そのようなピーク電流を小さくす
るために、各ソースフォロア回路○ＢＵＦ、−０ＢＵＦ
ｎの入力端子即ちＭＯ３ＦＥＴＱ６のゲート電極とそれ
に対応するサンプルホールド回路ＳＨ，〜Ｓ　Ｈｎに含
まれる差動アンプ９〜１２の出力端子との間に、遅延成
分として働く容量素子ＣＤ０〜ＣＤｎの一方の電極を結
合し、当該容量素子ＣＤ、〜ＣＤｎの他方の電極を接地
端子Ｖｓｓに結合する。尚、第２図においてその容量素
子はＣＤｉとして示されるに の容量素子ＣＤ、〜ＣＤｎは、所要の抵抗成分との間で
決定される時定数に従って差動アンプ９〜１２の出力電
圧の変化を緩和させ、もしくはその出力電圧の立ち上が
り速度を遅延させる。これにより、ボルテージフォロア
回路として作用する差動アンプ９〜１２の入力電圧が低
い電位から高い電位に変化するとき、ＭＯＳ　ＦＥＴＱ
６のゲート・ソース電圧の急激な変化が緩和され、その
結果として、比較的大きな負荷容量充電のためにソース
フォロア回路ＯＢ　Ｕ　Ｆ、〜０ＢＵＦｎのＭＯ３ＦＥ
ＴＱ６に瞬間的に流れるピーク電流が全体として小さく
される。

このときＭＯＳ　ＦＥＴＱ６に流れるピーク電流の大き
さと容量素子ＣＤｉとの関係は例えば第４図に示される
６第４図から明らかなように、当該容量素子ＣＤｉが大
きくなればなる程ピーク電流は小さくなるが、それに応
じて容量性負荷ＣＬに対する充電時間は長くなる傾向を
採る。したがって、遅延成分として働く容量素子ＣＤｉ
の大きさは、差動アンプ９〜１２の駆動能力例えば定電
流源として働くパワースイッチＭＯ３ＦＥＴＱ５に流れ
るバイアス電流との関係を考慮して、容量性負荷ＣＬに
対する所要の駆動能力を得るに足るように決定される６ 上記実施例によれば以下の作用効果を得るものである。

（１）ソースフォロワ回路０ＢＵＦｉの入力端子と差動
アンプ９〜１２の出力端子との間に遅延成分を構成する
容量素子ＣＤｉを設けることにより、この容量素子ＣＤ
ｉは、所要の抵抗成分との間で決定される時定数に従っ
て差動アンプ９〜１２の出力電圧の変化もしくはその出
力電圧の立ち上がり速度を緩和させ、これにより、差動
アンプ９〜１２の入力電圧が低い電位から高い電位に変
化するとき、ＭＯ５ＦＥＴＱ６のゲート・ソース電圧の
急激な変化が緩和される結果、比較的大きな負荷容量充
電のためにソースフォロア回路０ＢＵＦ−ＯＢ　Ｕ　Ｆ
　ｎのＭＯ５ＦＥＴＱ６に流れるピーク電流を小さくす
ることができる６ （２）上記作用効果より、差動アンプ９〜１２のＭＯＳ
ＦＥＴＱ６のサイズを小さくしてバイアス電流を絞ると
いうような手段と比較すると、差動アンプ９〜１２それ
自体の差動増幅能力を落とすことなく差動アンプ９〜１
２の出力電圧の変化もしくはその出力電圧の立ち上がり
速度を緩和させることができると共に、差動アンプ９〜
１２の不所望なオフセットが増大する虞を回避すること
ができる。

（３）上記作用効果（１）より、液晶デイスプレィ装置
の駆動に伴う電源ノイズの発性を抑えることができると
共に、電力消′Ｒ量をも低減することができる。

（４）Ｊｚ記作用効果（３）より、半導体集積回路にお
ける電源ノイズや消ｇ＆電力の低減という観点において
、駆動端子数増加の要請を容易に実現可能とすることが
できる。

（５）上記電源ノイズや消費電力の低減という効果を得
るに際して、容量性負荷ＣＬに対する所要の駆動能力を
犠牲にしないようにするには、差動アンプ９〜１２のバ
イアス電流との関係を考慮して容量素子ＣＤｉの大きさ
を決定すればよいから。

所要の回路特性上最適な容量素子ＣＤｉの値を容易に得
ることができる。

（６）ソースフォロワ回路０ＢＵＦｉの出力電圧をサン
プルホールド回路ＳＨｉを構成するための差動アンプ９
〜１２の反転入力端子に帰還させてボルテージフォロワ
回路を構成することにより、ソースフォロア回路０ＢＵ
Ｆｉに大きな電流を流してその電流駆動能力を上げても
サンプルホールド回路Ｓ　Ｉ−（ｉの特性は全く影響さ
れない。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

例えば遅延手段は容量素子に限定されず抵抗素子を積極
的に設けるようにしてもよい。また、ソースフォロワ回
路を共有する差動増幅回路の数は４個に限定されず１個
もしくは５個以上であってもよい、また、ソースフォロ
ワ回路において定電流源として鋤＜ＭＯＳＦＥＴのバイ
アス回路は上記実施例に限定されない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるアクティブマトリク
ス方式のカラー液晶デイスプレィのための液晶駆動回路
に適用した場合について説明したが、本発明はそれに限
定されるものではなく、ソースフォロアによって構成さ
れる複数個の出カバソファを備えた各種アナログ出力Ｉ
Ｗ動回路などに広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、ソースフォロワ回路の入力端子と差動アンプ
の出力端子との間に遅延成分を構成する容量素子のよう
な遅延素子を設けることにより、この遅延素子が、差動
アンプの出力電圧の立ち上がり速度を緩和させ、これに
よりソースフォロワ回路に含まれる駆動ＭＯ５ＦＥＴＱ
のゲート・ソース電圧の急激な変化が緩和される結果、
比較的大きな負荷容量充電のためにソースフォロア回路
に流れるピーク電流を小さくすることができる。

したがって、駆動動作に伴う電源ノイズの発性を抑える
ことができると共に、電力消費量をも低減することがで
き、しかも、半導体集積回路における電源ノイズや消費
電力の低減という観点において、駆動端子数増加の要請
を容易に実現可能とすることができるという効果がある
。

そして、差動アンプのバイアス電流を絞るというように
差動アンプそれ自体の差動増幅能力を落とすことなく差
動アンプの出力電圧の変化もしくはその出力電圧の立ち
上がり速度を緩和させることができ、これにより、差動
アンプの不所望なオフセットが増大する虞を回避するこ
とができる。

また、ソースフォロワ回路の出力電圧をサンプルホール
ド回路を構成するための差動アンプの反転入力端子に帰
還させてボルテージフォロワ回路を構成することにより
、ソースフォロア回路に大きな電流を流してその電流駆
動能力を上げても、サンプルホールド回路の特性には全
く影響を与えない。

【図面の簡単な説明】

第１図は本発明の一実施例であるサンプルホールド回路
及びこれに結合されたソースフォロワ回路を示す回路図
、 第２図は本発明をアクティブマトリクス方式の液晶デイ
スプレィ用駆動回路に適用した場合の一実施例を全体的
に示すブロック図。 第３図はサンプルホールド回路に含まれる差動アンプの
一例を示す回路図、 第４図は遅延成分として働く容量素子の作用を一例とし
て示す説明図である。 １〜４・・・サンプリングアナログスイッチ、５〜８・
・・ホールド容量、９〜１２・・・差動アンプ、Ｓ　Ｈ
〜ＳＨｎ・・・サンプルホールド回路、ＣＤ、〜ＣＤｎ
・・・遅延成分として働く容量素子、０ＢＵＦ、〜ＯＢ
　Ｕ　Ｆ　ｎ・・ソースフォロワ回路、ＯＵＴ、〜０Ｕ
Ｔｎ・・・出力端子、（、Ｌ・・・容量性負荷。 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、差動アンプの出力端子に結合されたソースフォロワ
   回路を複数組持つ駆動回路において、上記ソースフォロ
   ア回路の入力端子と差動アンプの出力端子との間に遅延
   素子を設けて成るものであることを特徴とする駆動回路
   。 ２、上記遅延素子は容量素子であることを特徴とする請
   求項１記載の駆動回路。 ３、上記ソースフォロワ回路は、サンプリング用スイッ
   チと、入力画像信号のホールド容量と、インピーダンス
   変換用差動アンプから成るサンプルホールド回路におけ
   る差動アンプの出力信号が選択的に供給されるものであ
   って、液晶駆動回路の出力回路とされるものであること
   を特徴とする請求項１又は請求項２に記載の駆動回路。 ４、上記ソースフォロワ回路の出力端子を差動アンプに
   負帰還させた請求項１乃至請求項３の何れか１項に記載
   の駆動回路。