JPH11346473A - 電源回路 - Google Patents
電源回路Info
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- JPH11346473A JPH11346473A JP15249298A JP15249298A JPH11346473A JP H11346473 A JPH11346473 A JP H11346473A JP 15249298 A JP15249298 A JP 15249298A JP 15249298 A JP15249298 A JP 15249298A JP H11346473 A JPH11346473 A JP H11346473A
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- power supply
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Abstract
(57)【要約】
【課題】消費電流が小く、クロストークが発生しない駆
動電源回路を具備する半導体集積装置を提供すること。 【解決手段】同図（ａ）で、非反転増幅器１０の基準電
圧ＶS に対して、可変抵抗Ｒ1 を変えることで、Ｖ1 を
形成し、反転チャージポンプ回路２で−Ｖ1を発生させ
る。また、同図（ｂ）で、ロジック電源の電圧ＶDDを、
４倍チャージポンプ回路３の入力に入れ、ＶDDの４倍の
電圧をＶ0 として出力する。この、ＶGND 、Ｖ0 、−Ｖ
0 、Ｖ1 、−Ｖ1 の電位を駆動電源回路で発生させ、こ
れらの電位で液晶パネルを駆動する。一個のオペアンプ
回路１の使用と、インピーダンスの低いグランド電位Ｖ
GND を非選択電位とすることで、消費電流の低減とクロ
ストークの防止を図る。
動電源回路を具備する半導体集積装置を提供すること。 【解決手段】同図（ａ）で、非反転増幅器１０の基準電
圧ＶS に対して、可変抵抗Ｒ1 を変えることで、Ｖ1 を
形成し、反転チャージポンプ回路２で−Ｖ1を発生させ
る。また、同図（ｂ）で、ロジック電源の電圧ＶDDを、
４倍チャージポンプ回路３の入力に入れ、ＶDDの４倍の
電圧をＶ0 として出力する。この、ＶGND 、Ｖ0 、−Ｖ
0 、Ｖ1 、−Ｖ1 の電位を駆動電源回路で発生させ、こ
れらの電位で液晶パネルを駆動する。一個のオペアンプ
回路１の使用と、インピーダンスの低いグランド電位Ｖ
GND を非選択電位とすることで、消費電流の低減とクロ
ストークの防止を図る。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示装置な
どを駆動する電源回路（以下、駆動電源回路と称す）を
具備する半導体集積装置に関する。
どを駆動する電源回路（以下、駆動電源回路と称す）を
具備する半導体集積装置に関する。
【０００２】
【従来の技術】図５は液晶パネルの走査線図と駆動回路
ブロック図である。液晶パネル６０はＣＯＭ走査線５３
（走査ライン）を形成したガラス基板と、ＳＥＧ走査線
５４（データライン）を形成したガラス基板を対向さ
せ、その基板間に液晶を充填した構造となっている。Ｃ
ＯＭ走査線５３とＳＥＧ走査線５４に電位を与え、これ
らの電位が与えられた走査線が交差する点で液晶が動作
する。
ブロック図である。液晶パネル６０はＣＯＭ走査線５３
（走査ライン）を形成したガラス基板と、ＳＥＧ走査線
５４（データライン）を形成したガラス基板を対向さ
せ、その基板間に液晶を充填した構造となっている。Ｃ
ＯＭ走査線５３とＳＥＧ走査線５４に電位を与え、これ
らの電位が与えられた走査線が交差する点で液晶が動作
する。
【０００３】また、ＣＯＭ走査線５３の電位とＳＥＧ走
査線５４の電位の差、つまり、ＣＯＭ走査線５３とＳＥ
Ｇ走査線５４間の電圧の大きさと、この電圧の極性で液
晶の動作は変わってくる。これらの走査線に電位を与え
る回路がＣＯＭ駆動回路５１とＳＥＧ駆動回路５２であ
る。この液晶パネル６０と、液晶パネル６０のＣＯＭ走
査線５３およびＳＥＧ走査線５４を駆動するＣＯＭ駆動
回路５１およびＳＥＧ駆動回路５２と、これらの駆動回
路に電源を供給する駆動電源回路７０と、図示しない制
御信号を出力するロジック回路で液晶表示装置は構成さ
れている。
査線５４の電位の差、つまり、ＣＯＭ走査線５３とＳＥ
Ｇ走査線５４間の電圧の大きさと、この電圧の極性で液
晶の動作は変わってくる。これらの走査線に電位を与え
る回路がＣＯＭ駆動回路５１とＳＥＧ駆動回路５２であ
る。この液晶パネル６０と、液晶パネル６０のＣＯＭ走
査線５３およびＳＥＧ走査線５４を駆動するＣＯＭ駆動
回路５１およびＳＥＧ駆動回路５２と、これらの駆動回
路に電源を供給する駆動電源回路７０と、図示しない制
御信号を出力するロジック回路で液晶表示装置は構成さ
れている。
【０００４】この液晶パネル６０は、例えば、ＳＥＧ走
査線５４は１２８本、ＣＯＭ走査線５３は６４本で１２
８×６４のマトリックスで表示される。また、ＣＯＭ走
査線５３とＳＥＧ走査線５４の交点近傍は微小な浮遊コ
ンデンサＡが形成される。図６は液晶表示装置を駆動す
る従来の駆動電源回路図である。ここでは、図５の駆動
電源回路７０の詳細な回路図を示す。図示しないロジッ
ク回路の電源電圧ＶDDを４倍チャージポンプ回路９６で
４倍の電位レベルに昇圧（電位的にはマイナス方向）す
る。ここで４倍チャージポンプ回路９６とは、電源電圧
ＶDDを基準にしてマイナス側に４倍の電圧とする。つま
りＶDD−４×ＶDD＝−３×ＶDDの電圧とする回路のこと
をいう。
査線５４は１２８本、ＣＯＭ走査線５３は６４本で１２
８×６４のマトリックスで表示される。また、ＣＯＭ走
査線５３とＳＥＧ走査線５４の交点近傍は微小な浮遊コ
ンデンサＡが形成される。図６は液晶表示装置を駆動す
る従来の駆動電源回路図である。ここでは、図５の駆動
電源回路７０の詳細な回路図を示す。図示しないロジッ
ク回路の電源電圧ＶDDを４倍チャージポンプ回路９６で
４倍の電位レベルに昇圧（電位的にはマイナス方向）す
る。ここで４倍チャージポンプ回路９６とは、電源電圧
ＶDDを基準にしてマイナス側に４倍の電圧とする。つま
りＶDD−４×ＶDD＝−３×ＶDDの電圧とする回路のこと
をいう。
【０００５】Ｖ0 とＶEE間を可変抵抗Ｒ16も含めて抵抗
Ｒ11〜Ｒ15で抵抗分割し、各分割個所からそれぞれオペ
アンプ回路１０１（ここでは差動増幅器８１とｐＭＯＳ
ＦＥＴ８６および電流源回路９１で構成されるオペアン
プ回路のみを代表として示した。他の４個のオペアンプ
回路を上から１０２、１０３、１０４、１０５と符号を
付すこととする）を介してＶ0 ＝ＶDD、Ｖ01、Ｖ02 Ｖ
03、Ｖ04、Ｖ05の６種類の電位レベルを発生させる。こ
の回路ではオペアンプ回路１００を５個必要とする。
Ｒ11〜Ｒ15で抵抗分割し、各分割個所からそれぞれオペ
アンプ回路１０１（ここでは差動増幅器８１とｐＭＯＳ
ＦＥＴ８６および電流源回路９１で構成されるオペアン
プ回路のみを代表として示した。他の４個のオペアンプ
回路を上から１０２、１０３、１０４、１０５と符号を
付すこととする）を介してＶ0 ＝ＶDD、Ｖ01、Ｖ02 Ｖ
03、Ｖ04、Ｖ05の６種類の電位レベルを発生させる。こ
の回路ではオペアンプ回路１００を５個必要とする。
【０００６】例えば、ＶDD＝３Ｖとし、４倍チャージポ
ンプ回路９６でＶEE＝−９Ｖとし、３Ｖ−（−９Ｖ）＝
１２Ｖを５等分分割した場合（６４分割の場合は一般
に、非等分分割であるが、ここでは単純化して５等分分
割とした）、つまり、可変抵抗を０Ωとした場合、ＶEE
O ＝ＶEEとなり、分割点の電位はＶ11＝３Ｖ−２．４Ｖ
＝０．６Ｖ、Ｖ12＝３Ｖ−（２．４Ｖ×２）＝−１．８
Ｖ、Ｖ13＝３Ｖ−（２．４Ｖ×３）＝−４．２Ｖ、Ｖ14
＝３Ｖ−（２．４Ｖ×４）＝−６．６Ｖ、Ｖ15＝ＶEE0
＝３Ｖ−（２．４Ｖ×５）＝−９Ｖとなる。可変抵抗を
調整することで、例えば、ＶEE0 が−９Ｖから−３Ｖ程
度に可変できる。
ンプ回路９６でＶEE＝−９Ｖとし、３Ｖ−（−９Ｖ）＝
１２Ｖを５等分分割した場合（６４分割の場合は一般
に、非等分分割であるが、ここでは単純化して５等分分
割とした）、つまり、可変抵抗を０Ωとした場合、ＶEE
O ＝ＶEEとなり、分割点の電位はＶ11＝３Ｖ−２．４Ｖ
＝０．６Ｖ、Ｖ12＝３Ｖ−（２．４Ｖ×２）＝−１．８
Ｖ、Ｖ13＝３Ｖ−（２．４Ｖ×３）＝−４．２Ｖ、Ｖ14
＝３Ｖ−（２．４Ｖ×４）＝−６．６Ｖ、Ｖ15＝ＶEE0
＝３Ｖ−（２．４Ｖ×５）＝−９Ｖとなる。可変抵抗を
調整することで、例えば、ＶEE0 が−９Ｖから−３Ｖ程
度に可変できる。
【０００７】この駆動電源回路７０は通常、可変抵抗で
調整したＶEE0 を用いて、このＶ0−ＶEE0 を５分割
し、Ｖ0 〜Ｖ05の６種類の電位レベルを発生させる電源
であり、これらの電位を図５のＣＯＭ駆動回路５１やＳ
ＥＧ駆動回路５２へ供給する。図６の回路のＶ01とＶ03
を出力するオペアンプ回路１０１、１０３では、ｐＭＯ
ＳＦＥＴがＶDD側に接続され電流源回路９１、９３がＶ
EE0 側に接続されている。またＶ02、Ｖ04、Ｖ05を出力
するオペアンプ回路１０２、１０４、１０５では、ｎＭ
ＯＳＦＥＴがＶEE0 側に接続され、電流源回路９２、９
４、９５がＶDD側に接続されている。
調整したＶEE0 を用いて、このＶ0−ＶEE0 を５分割
し、Ｖ0 〜Ｖ05の６種類の電位レベルを発生させる電源
であり、これらの電位を図５のＣＯＭ駆動回路５１やＳ
ＥＧ駆動回路５２へ供給する。図６の回路のＶ01とＶ03
を出力するオペアンプ回路１０１、１０３では、ｐＭＯ
ＳＦＥＴがＶDD側に接続され電流源回路９１、９３がＶ
EE0 側に接続されている。またＶ02、Ｖ04、Ｖ05を出力
するオペアンプ回路１０２、１０４、１０５では、ｎＭ
ＯＳＦＥＴがＶEE0 側に接続され、電流源回路９２、９
４、９５がＶDD側に接続されている。
【０００８】この駆動電源回路７０から出力されるＶ0
、Ｖ01、Ｖ02、Ｖ03、Ｖ04、Ｖ05の電位を図５のＣＯ
Ｍ駆動回路５１とＳＥＧ駆動回路５２の液晶駆動回路に
入力し、液晶パネル側へＣＯＭ出力およびＳＥＭ出力を
出力する。図７は図５のＣＯＭ駆動回路およびＳＥＧ駆
動回路の出力波形である。図６に示した駆動電源回路の
各電位レベルをＣＯＭ駆動回路５１およびＳＥＧ駆動回
路５２で時間的に変化させて、液晶パネル６０を駆動す
る。実線の波形はＣＯＭ出力１１１で、点線の波形はＳ
ＥＧ出力１１２である。このＣＯＭ出力１１１の電位が
ＣＯＭ走査線５３の電位となり、ＳＥＧ出力１１２の電
位がＳＥＧ走査線５４の電位となる。
、Ｖ01、Ｖ02、Ｖ03、Ｖ04、Ｖ05の電位を図５のＣＯ
Ｍ駆動回路５１とＳＥＧ駆動回路５２の液晶駆動回路に
入力し、液晶パネル側へＣＯＭ出力およびＳＥＭ出力を
出力する。図７は図５のＣＯＭ駆動回路およびＳＥＧ駆
動回路の出力波形である。図６に示した駆動電源回路の
各電位レベルをＣＯＭ駆動回路５１およびＳＥＧ駆動回
路５２で時間的に変化させて、液晶パネル６０を駆動す
る。実線の波形はＣＯＭ出力１１１で、点線の波形はＳ
ＥＧ出力１１２である。このＣＯＭ出力１１１の電位が
ＣＯＭ走査線５３の電位となり、ＳＥＧ出力１１２の電
位がＳＥＧ走査線５４の電位となる。
【０００９】ＣＯＭ出力１１１はＶ01を基準電位にＶ01
からＶ05へ、またＶ05からＶ01へ電位が変動し、さらに
Ｖ01からＶ04に基準電位を変えて、Ｖ04からＶ0 へ、Ｖ
0 からＶ04へ電位が変動する。また、ＳＥＧ出力１１２
はＶ02を基準電位に、Ｖ02からＶ0 へ、Ｖ0 からＶ02へ
電位が変動し、Ｖ02からＶ03に基準電位を変えて、Ｖ03
からＶ05へ、Ｖ05からＶ03へ電位が変動する。
からＶ05へ、またＶ05からＶ01へ電位が変動し、さらに
Ｖ01からＶ04に基準電位を変えて、Ｖ04からＶ0 へ、Ｖ
0 からＶ04へ電位が変動する。また、ＳＥＧ出力１１２
はＶ02を基準電位に、Ｖ02からＶ0 へ、Ｖ0 からＶ02へ
電位が変動し、Ｖ02からＶ03に基準電位を変えて、Ｖ03
からＶ05へ、Ｖ05からＶ03へ電位が変動する。
【００１０】前記のように、ＣＯＭ出力１１１のＶ01、
Ｖ04はＳＥＧ出力１１２の電位が変動している場合に、
電位が固定されているので、非選択電位と呼ばれてい
る。またＳＥＧ出力１１２ではＶ02、Ｖ03が非選択電位
と呼ばれている。前記したように、ＣＯＭ出力１１１と
ＳＥＧ出力１１２の電位差が液晶パネル６０に印加され
て、画像が形成される。
Ｖ04はＳＥＧ出力１１２の電位が変動している場合に、
電位が固定されているので、非選択電位と呼ばれてい
る。またＳＥＧ出力１１２ではＶ02、Ｖ03が非選択電位
と呼ばれている。前記したように、ＣＯＭ出力１１１と
ＳＥＧ出力１１２の電位差が液晶パネル６０に印加され
て、画像が形成される。
【００１１】
【発明が解決しようとする課題】この液晶パネル６０
は、前記したように、ＣＯＭ走査線５３とＳＥＧ走査線
５４の交差点近傍が液晶を介して対向しているので、微
小な浮遊コンデンサＡが多数配置された構造となる。図
６のＶ01、Ｖ03を出力するオペアンプ回路１０１、１０
３では、インピーダンスの高い電流源回路９１、９３が
ＶEE0 側に接続され、Ｖ02、Ｖ04、Ｖ05を出力するオペ
アンプ回路１０２、１０４、１０５では、インピーダン
スの高い電流源回路９２、９４、９５がＶDD側に接続さ
れている。そのために、図７のように、ＳＥＧ出力１１
２の電位が変化した瞬間に、液晶パネル６０の浮遊コン
デンサＡを介してＣＯＭ出力１１１に電位変動のノイズ
１０３、１０４（ヒゲ電圧ノイズ）が重畳する（図
８）。
は、前記したように、ＣＯＭ走査線５３とＳＥＧ走査線
５４の交差点近傍が液晶を介して対向しているので、微
小な浮遊コンデンサＡが多数配置された構造となる。図
６のＶ01、Ｖ03を出力するオペアンプ回路１０１、１０
３では、インピーダンスの高い電流源回路９１、９３が
ＶEE0 側に接続され、Ｖ02、Ｖ04、Ｖ05を出力するオペ
アンプ回路１０２、１０４、１０５では、インピーダン
スの高い電流源回路９２、９４、９５がＶDD側に接続さ
れている。そのために、図７のように、ＳＥＧ出力１１
２の電位が変化した瞬間に、液晶パネル６０の浮遊コン
デンサＡを介してＣＯＭ出力１１１に電位変動のノイズ
１０３、１０４（ヒゲ電圧ノイズ）が重畳する（図
８）。
【００１２】この重畳するノイズには、動作時のオペア
ンプ回路のインピーダンスの違いにより、大きなノイズ
１０３と小さなノイズ１０４の２種類ある。これらのノ
イズ１０３、１０４が液晶パネルの画質を悪化させる、
クロストークの原因となる。一方、これを防止するため
に、電流源回路９１〜９５のインピーダンスを下げる
と、今度は駆動電源回路７０の消費電流が増大する。
ンプ回路のインピーダンスの違いにより、大きなノイズ
１０３と小さなノイズ１０４の２種類ある。これらのノ
イズ１０３、１０４が液晶パネルの画質を悪化させる、
クロストークの原因となる。一方、これを防止するため
に、電流源回路９１〜９５のインピーダンスを下げる
と、今度は駆動電源回路７０の消費電流が増大する。
【００１３】この発明の目的は、前記の課題を解決し
て、消費電流が小く、クロストークが発生しない駆動電
源回路を提供することにある。
て、消費電流が小く、クロストークが発生しない駆動電
源回路を提供することにある。
【００１４】
【課題を解決するための手段】前記の目的を達成するた
めに、複数種類の電位レベルを発生させる電源回路にお
いて、グランド電位レベルと、単位電位レベルと、該単
位電位レベルを反転した反転単位電位レベルと、前記単
位電位レベルをチャージポンプ回路で高電位に変換した
高電位レベルと、該高電位レベルを反転した反転高電位
レベルの５種類の電位レベルを発生する構成とする。
めに、複数種類の電位レベルを発生させる電源回路にお
いて、グランド電位レベルと、単位電位レベルと、該単
位電位レベルを反転した反転単位電位レベルと、前記単
位電位レベルをチャージポンプ回路で高電位に変換した
高電位レベルと、該高電位レベルを反転した反転高電位
レベルの５種類の電位レベルを発生する構成とする。
【００１５】前記電源回路は液晶表示装置を駆動するも
のであって、前記グランド電位を前記液晶表示装置の走
査ラインの非選択電位に用いるとよい。前記の電源回路
を半導体装置に集積するとよい。この半導体装置の形成
方法は、第１導電形の半導体基板の表面層に第２導電形
の第１ウエル領域を選択的に形成し、該第１ウエル領域
と離して、第２導電形の第２ウエル領域、第３ウエル領
域および第４ウエル領域をそれぞれ選択的に形成し、前
記第１ウエル領域の表面層に第１導電形の第５ウエル領
域を選択的に形成し、該第５ウエル領域の表面層に第２
導電形の第１ソース領域と第２導電形の第１ドレイン領
域を選択的にそれぞれ形成し、該第１ソース領域と該第
１ドレイン領域に挟まれた前記第５ウエル領域上に第１
ゲート絶縁膜を介して第１ゲート電極を形成して、第１
ｐチャネルＭＯＳＦＥＴを形成し、前記第２ウエル領域
の表面層に第１導電形の第２ソース領域と第２ドレイン
領域を選択的にそれぞれ形成し、該第２ソース領域と該
第２ドレイン領域に挟まれる第２ウエル領域上に第２ゲ
ート絶縁膜を介して第２ゲート電極を形成して、第２ｎ
チャネルＭＯＳＦＥＴを形成し、前記第３ウエル領域の
表面層に第１導電形の第３ソース領域と第３ドレイン領
域を選択的にそれぞれ形成し、該第３ソース領域と該第
３ドレイン領域に挟まれる第３ウエル領域上に第３ゲー
ト絶縁膜を介して第３ゲート電極を形成して、第３ｎチ
ャネルＭＯＳＦＥＴを形成し、前記第４ウエル領域の表
面層に第１導電形の第４ソース領域と第４ドレイン領域
を選択的にそれぞれ形成し、該第４ソース領域と該第４
ドレイン領域に挟まれる第４ウエル領域上に第４ゲート
絶縁膜を介して第４ゲート電極を形成して、第４ｎチャ
ネルＭＯＳＦＥＴを形成し、前記半導体基板の表面層に
第２導電形の第５ソース領域と第５ドレイン領域を選択
的にそれぞれ形成し、該第５ソース領域と該第５ドレイ
ン領域に挟まれる前記半導体基板上に第５ゲート絶縁膜
を介して第５ゲート電極を形成して、第５ｐチャネルＭ
ＯＳＦＥＴを形成し、前記半導体基板の表面層に第２導
電形の第６ソース領域と第６ドレイン領域を選択的にそ
れぞれ形成し、該第６ソース領域と該第６ドレイン領域
に挟まれる前記半導体基板上に第６ゲート絶縁膜を介し
て第６ゲート電極を形成して、第６ｐチャネルＭＯＳＦ
ＥＴを形成する。前記の第１ｐ、第５および第６のｐチ
ャネルＭＯＳＦＥＴと第２ないし第４ｎチャネルＭＯＳ
ＦＥＴを用いて電源回路を構成し、前記第１ｐチャネル
ＭＯＳＦＥＴのゲート電極の電位を浮遊（フローティン
グ）電位とするとよい。
のであって、前記グランド電位を前記液晶表示装置の走
査ラインの非選択電位に用いるとよい。前記の電源回路
を半導体装置に集積するとよい。この半導体装置の形成
方法は、第１導電形の半導体基板の表面層に第２導電形
の第１ウエル領域を選択的に形成し、該第１ウエル領域
と離して、第２導電形の第２ウエル領域、第３ウエル領
域および第４ウエル領域をそれぞれ選択的に形成し、前
記第１ウエル領域の表面層に第１導電形の第５ウエル領
域を選択的に形成し、該第５ウエル領域の表面層に第２
導電形の第１ソース領域と第２導電形の第１ドレイン領
域を選択的にそれぞれ形成し、該第１ソース領域と該第
１ドレイン領域に挟まれた前記第５ウエル領域上に第１
ゲート絶縁膜を介して第１ゲート電極を形成して、第１
ｐチャネルＭＯＳＦＥＴを形成し、前記第２ウエル領域
の表面層に第１導電形の第２ソース領域と第２ドレイン
領域を選択的にそれぞれ形成し、該第２ソース領域と該
第２ドレイン領域に挟まれる第２ウエル領域上に第２ゲ
ート絶縁膜を介して第２ゲート電極を形成して、第２ｎ
チャネルＭＯＳＦＥＴを形成し、前記第３ウエル領域の
表面層に第１導電形の第３ソース領域と第３ドレイン領
域を選択的にそれぞれ形成し、該第３ソース領域と該第
３ドレイン領域に挟まれる第３ウエル領域上に第３ゲー
ト絶縁膜を介して第３ゲート電極を形成して、第３ｎチ
ャネルＭＯＳＦＥＴを形成し、前記第４ウエル領域の表
面層に第１導電形の第４ソース領域と第４ドレイン領域
を選択的にそれぞれ形成し、該第４ソース領域と該第４
ドレイン領域に挟まれる第４ウエル領域上に第４ゲート
絶縁膜を介して第４ゲート電極を形成して、第４ｎチャ
ネルＭＯＳＦＥＴを形成し、前記半導体基板の表面層に
第２導電形の第５ソース領域と第５ドレイン領域を選択
的にそれぞれ形成し、該第５ソース領域と該第５ドレイ
ン領域に挟まれる前記半導体基板上に第５ゲート絶縁膜
を介して第５ゲート電極を形成して、第５ｐチャネルＭ
ＯＳＦＥＴを形成し、前記半導体基板の表面層に第２導
電形の第６ソース領域と第６ドレイン領域を選択的にそ
れぞれ形成し、該第６ソース領域と該第６ドレイン領域
に挟まれる前記半導体基板上に第６ゲート絶縁膜を介し
て第６ゲート電極を形成して、第６ｐチャネルＭＯＳＦ
ＥＴを形成する。前記の第１ｐ、第５および第６のｐチ
ャネルＭＯＳＦＥＴと第２ないし第４ｎチャネルＭＯＳ
ＦＥＴを用いて電源回路を構成し、前記第１ｐチャネル
ＭＯＳＦＥＴのゲート電極の電位を浮遊（フローティン
グ）電位とするとよい。
【００１６】
【発明の実施の形態】図１はこの発明の第１実施例の液
晶パネルを駆動する半導体集積装置に形成された駆動電
源回路で、同図（ａ）はＶ1 、−Ｖ1 を発生する回路
で、同図（ｂ）はＶ0 、−Ｖ0 を発生する回路である。
同図（ａ）において、オペアンプ回路１を用いて構成さ
れた非反転増幅器１０の基準電圧ＶS に対して、可変抵
抗Ｒ1 を変えることで、Ｖ0 より低い任意のＶ1 を形成
し、反転チャージポンプ回路２で−Ｖ1 を発生させる。
例えば、基準電圧ＶS ＝１．２Ｖとし、（Ｒ1 ＋Ｒ2 ）
／Ｒ１＝２とすると、Ｖ1 ＝ＶS ×（Ｒ1 ＋Ｒ2 ）／Ｒ
1 ＝２．４Ｖ、−Ｖ1 ＝−２．４Ｖとなる。
晶パネルを駆動する半導体集積装置に形成された駆動電
源回路で、同図（ａ）はＶ1 、−Ｖ1 を発生する回路
で、同図（ｂ）はＶ0 、−Ｖ0 を発生する回路である。
同図（ａ）において、オペアンプ回路１を用いて構成さ
れた非反転増幅器１０の基準電圧ＶS に対して、可変抵
抗Ｒ1 を変えることで、Ｖ0 より低い任意のＶ1 を形成
し、反転チャージポンプ回路２で−Ｖ1 を発生させる。
例えば、基準電圧ＶS ＝１．２Ｖとし、（Ｒ1 ＋Ｒ2 ）
／Ｒ１＝２とすると、Ｖ1 ＝ＶS ×（Ｒ1 ＋Ｒ2 ）／Ｒ
1 ＝２．４Ｖ、−Ｖ1 ＝−２．４Ｖとなる。
【００１７】従って、同図（ａ）の回路でＶGND 、Ｖ1
、−Ｖ1 という３種類の電位レベルを発生させること
ができる。同図（ｂ）において、ロジック電源の電圧Ｖ
DDを、例えば、４倍チャージポンプ回路３の入力に入
れ、ＶDDの４倍の電圧をＶ0 として出力する。またこの
Ｖ0を反転チャージポンプ回路４に入力し、−Ｖ0 を出
力する。例えば、ＶDD＝３Ｖとすると、Ｖ0 ＝ＶDD×４
＝１２Ｖ、−Ｖ0 ＝−１２Ｖとなる。
、−Ｖ1 という３種類の電位レベルを発生させること
ができる。同図（ｂ）において、ロジック電源の電圧Ｖ
DDを、例えば、４倍チャージポンプ回路３の入力に入
れ、ＶDDの４倍の電圧をＶ0 として出力する。またこの
Ｖ0を反転チャージポンプ回路４に入力し、−Ｖ0 を出
力する。例えば、ＶDD＝３Ｖとすると、Ｖ0 ＝ＶDD×４
＝１２Ｖ、−Ｖ0 ＝−１２Ｖとなる。
【００１８】従って、同図（ｂ）の回路でＶGND 、Ｖ1
、−Ｖ1 という３種類の電位レベルを発生させること
ができる。つまり、同図（ａ）と同図（ｂ）を組み合わ
せて駆動電源回路とすれば、インピーダンスの低いグラ
ンド電位ＶGND を中心として、プラス側にＶ1 、Ｖ0 マ
イナス側に−Ｖ1 、−Ｖ0 の５種類の電位レベルを発生
させることができる。
、−Ｖ1 という３種類の電位レベルを発生させること
ができる。つまり、同図（ａ）と同図（ｂ）を組み合わ
せて駆動電源回路とすれば、インピーダンスの低いグラ
ンド電位ＶGND を中心として、プラス側にＶ1 、Ｖ0 マ
イナス側に−Ｖ1 、−Ｖ0 の５種類の電位レベルを発生
させることができる。
【００１９】図２は、この発明の第２実施例で、図１の
駆動電源回路の電位を用いて液晶パネルを駆動する出力
波形である。図１の駆動電源回路で、Ｖ1 、−Ｖ1 、Ｖ
0 、−Ｖ0 とグランド電位ＶGND の５種類の電位レベル
を発生させ、これらの電位レベルを組み合わせて、図５
のＣＯＭ駆動回路５１およびＳＥＧ駆動回路５２のＣＯ
Ｍ出力６とＳＥＧ出力７を発生させる。このインピーダ
ンスの低いグランド電位ＶGND を、図７の波形のＶ01、
Ｖ04に相当する非選択電位として用いる。
駆動電源回路の電位を用いて液晶パネルを駆動する出力
波形である。図１の駆動電源回路で、Ｖ1 、−Ｖ1 、Ｖ
0 、−Ｖ0 とグランド電位ＶGND の５種類の電位レベル
を発生させ、これらの電位レベルを組み合わせて、図５
のＣＯＭ駆動回路５１およびＳＥＧ駆動回路５２のＣＯ
Ｍ出力６とＳＥＧ出力７を発生させる。このインピーダ
ンスの低いグランド電位ＶGND を、図７の波形のＶ01、
Ｖ04に相当する非選択電位として用いる。
【００２０】同図の実線はＣＯＭ出力６の波形で点線が
ＳＥＧ出力７の波形である。これらのＣＯＭ出力６の電
位とＳＥＧ出力７の電位の差の電圧が、液晶に印加され
る電圧であり、この電圧波形は、図７のＣＯＭ出力１１
１とＳＥＧ出力１１２間の電圧波形と同じである。図６
の駆動電源回路では、５個のオペアンプ回路１０１から
１０５が用いられているが、図１の駆動電源回路は１個
のオペアンプ回路１で構成される。そのため、消費電流
を小さくすることができる。
ＳＥＧ出力７の波形である。これらのＣＯＭ出力６の電
位とＳＥＧ出力７の電位の差の電圧が、液晶に印加され
る電圧であり、この電圧波形は、図７のＣＯＭ出力１１
１とＳＥＧ出力１１２間の電圧波形と同じである。図６
の駆動電源回路では、５個のオペアンプ回路１０１から
１０５が用いられているが、図１の駆動電源回路は１個
のオペアンプ回路１で構成される。そのため、消費電流
を小さくすることができる。
【００２１】また、グランド電位ＶGND を非選択電位に
選定することで、回路インピーダンスが大幅に低減さ
れ、前記のヒゲ電圧であるノイズがＣＯＭ出力６に重畳
されることがなく、従って、クロストークも画面に現れ
ず、画質が向上する。図３はロジック回路とレベルシフ
ト回路および液晶駆動回路のブロック図である。この図
は、本発明の駆動電源回路４０の５種類の電位が、液晶
駆動回路５０を介して液晶パネル６０に与えられる様子
を示したブロック図である。
選定することで、回路インピーダンスが大幅に低減さ
れ、前記のヒゲ電圧であるノイズがＣＯＭ出力６に重畳
されることがなく、従って、クロストークも画面に現れ
ず、画質が向上する。図３はロジック回路とレベルシフ
ト回路および液晶駆動回路のブロック図である。この図
は、本発明の駆動電源回路４０の５種類の電位が、液晶
駆動回路５０を介して液晶パネル６０に与えられる様子
を示したブロック図である。
【００２２】ロジック回路４１とレベルシフト回路４２
とは液晶駆動回路５０（ＣＯＭ駆動回路とＳＥＧ駆動回
路をいう）を制御する信号回路である。レベルシフト回
路４２は低電位のロジック回路４１からの信号を高電位
レベルの信号にレベルシフトする回路である。また点線
で示した本発明の駆動電源回路４０からＶGND 、Ｖ1、
−Ｖ1 、Ｖ0 、−Ｖ0 の電位を液晶駆動回路５０へ与え
る。液晶駆動回路５０のＣＯＭ駆動回路とＳＥＧ駆動回
路からＣＯＭ出力、ＳＥＧ出力が点線で示した液晶パネ
ル６０に出力される。
とは液晶駆動回路５０（ＣＯＭ駆動回路とＳＥＧ駆動回
路をいう）を制御する信号回路である。レベルシフト回
路４２は低電位のロジック回路４１からの信号を高電位
レベルの信号にレベルシフトする回路である。また点線
で示した本発明の駆動電源回路４０からＶGND 、Ｖ1、
−Ｖ1 、Ｖ0 、−Ｖ0 の電位を液晶駆動回路５０へ与え
る。液晶駆動回路５０のＣＯＭ駆動回路とＳＥＧ駆動回
路からＣＯＭ出力、ＳＥＧ出力が点線で示した液晶パネ
ル６０に出力される。
【００２３】この発明の駆動電源回路４０を用いること
で、安定な（インピーダンスが低い）グランド電位ＶGN
D をＣＯＭ出力の非選択電位とすることができて、ノイ
ズの重畳が抑制されて、クロストークの発生を防止でき
る。また、この発明の駆動電源回路４０では、オペアン
プ回路はＶ1 の電位を発生させるのに用いだけで、−Ｖ
1 、Ｖ0 、−Ｖ0 の電位はチャージポンプを用いて行う
ため、従来、オペアンプ回路が５個必要であったものが
１個で済み、また消費電流の大幅な低減が図れる。
で、安定な（インピーダンスが低い）グランド電位ＶGN
D をＣＯＭ出力の非選択電位とすることができて、ノイ
ズの重畳が抑制されて、クロストークの発生を防止でき
る。また、この発明の駆動電源回路４０では、オペアン
プ回路はＶ1 の電位を発生させるのに用いだけで、−Ｖ
1 、Ｖ0 、−Ｖ0 の電位はチャージポンプを用いて行う
ため、従来、オペアンプ回路が５個必要であったものが
１個で済み、また消費電流の大幅な低減が図れる。
【００２４】図４は図３のブロック図の回路を形成する
ＣＭＯＳ半導体装置の要部断面図である。ｎ基板２１の
表面層にｐウエル２６を形成し、このｐウエル２６と離
して３個のｐウエル２２を形成する。ｐウエル２６の表
面層にｎウエル２７を形成し、このｎウエル２７の表面
層にｐソース２８とｐドレイン２９を形成する。これら
のｐソース２８とｐドレイン２９に挟まれたｎウエル２
７上にゲート絶縁膜を介してゲート３０を形成し、ＰＭ
ＯＳ３を形成する。
ＣＭＯＳ半導体装置の要部断面図である。ｎ基板２１の
表面層にｐウエル２６を形成し、このｐウエル２６と離
して３個のｐウエル２２を形成する。ｐウエル２６の表
面層にｎウエル２７を形成し、このｎウエル２７の表面
層にｐソース２８とｐドレイン２９を形成する。これら
のｐソース２８とｐドレイン２９に挟まれたｎウエル２
７上にゲート絶縁膜を介してゲート３０を形成し、ＰＭ
ＯＳ３を形成する。
【００２５】またｐウエル２２の表面層にｎソース２３
とｎドレイン２４を形成し、ｎソース２３とｎドレイン
２４に挟まれたｐウエル２２の表面にゲート絶縁膜を介
してゲート２５を形成する。このようにしてＮＭＯＳ
１、ＮＭＯＳ２、ＮＭＯＳ３が形成される。またｎ基板
２１の表面層にｐソース３２とｐドレイン３１を形成
し、これらのｐソース３２とｐドレイン３１に挟まれた
ｎ基板２１上にゲート絶縁膜を介してゲート３３を形成
しＰＭＯＳ１、ＰＭＯＳ２を形成する。これらのＮＭＯ
Ｓ１、２、３とＰＭＯＳ１、２、３とでＣＭＯＳ半導体
装置が形成される。
とｎドレイン２４を形成し、ｎソース２３とｎドレイン
２４に挟まれたｐウエル２２の表面にゲート絶縁膜を介
してゲート２５を形成する。このようにしてＮＭＯＳ
１、ＮＭＯＳ２、ＮＭＯＳ３が形成される。またｎ基板
２１の表面層にｐソース３２とｐドレイン３１を形成
し、これらのｐソース３２とｐドレイン３１に挟まれた
ｎ基板２１上にゲート絶縁膜を介してゲート３３を形成
しＰＭＯＳ１、ＰＭＯＳ２を形成する。これらのＮＭＯ
Ｓ１、２、３とＰＭＯＳ１、２、３とでＣＭＯＳ半導体
装置が形成される。
【００２６】このＰＭＯＳ３はフローティングとなって
おり、ｐソース２８をロジック回路の電源電圧ＶDDに接
続する。またＰＭＯＳ３のｐドレイン２９とＮＭＯＳ３
のｎドレイン２４を接続し、ｎソース２３をグランド電
位ＶGND とする。またＮＭＯＳ１のｎソース２３に−Ｖ
0 を印加し、ＮＭＯＳ２のソース２３に−Ｖ1 を印加
し、ＰＭＯＳ２のｐソース３２にＶ1 を印加し、ＰＭＯ
Ｓ１のソース２３にＶ0を印加する。
おり、ｐソース２８をロジック回路の電源電圧ＶDDに接
続する。またＰＭＯＳ３のｐドレイン２９とＮＭＯＳ３
のｎドレイン２４を接続し、ｎソース２３をグランド電
位ＶGND とする。またＮＭＯＳ１のｎソース２３に−Ｖ
0 を印加し、ＮＭＯＳ２のソース２３に−Ｖ1 を印加
し、ＰＭＯＳ２のｐソース３２にＶ1 を印加し、ＰＭＯ
Ｓ１のソース２３にＶ0を印加する。
【００２７】図示しない各種回路および点線で示すよう
に接続し、ＮＭＯＳ２、ＰＭＯＳ３、ＮＭＯＳ３および
ＰＭＯＳ２のゲートに制御信号を入れることで、Ｖ1 、
−Ｖ１、ＶGND の電位で構成される電圧波形（図２の点
線波形）が出力１から出力される。同様に一点鎖線のよ
うに接続して、出力２からＶ0 、−Ｖ0 、ＶGND の電位
で構成される電圧波形（図２の実線波形）を出力１から
出力することができる。
に接続し、ＮＭＯＳ２、ＰＭＯＳ３、ＮＭＯＳ３および
ＰＭＯＳ２のゲートに制御信号を入れることで、Ｖ1 、
−Ｖ１、ＶGND の電位で構成される電圧波形（図２の点
線波形）が出力１から出力される。同様に一点鎖線のよ
うに接続して、出力２からＶ0 、−Ｖ0 、ＶGND の電位
で構成される電圧波形（図２の実線波形）を出力１から
出力することができる。
【００２８】このように、フローティングＰＭＯＳを形
成することで、図２の出力波形を出力できる液晶駆動回
路を、本発明の駆動電源回路を形成した半導体集積装置
に集積できる。尚、前記した実施例ではｎ基板を用いた
場合を説明したが、ｐ基板を用いてプラスの４倍昇圧回
路としても同様の効果が期待できる。この場合はフロー
ティングＭＯＳはＰＭＯＳではなくＮＭＯＳとする。
成することで、図２の出力波形を出力できる液晶駆動回
路を、本発明の駆動電源回路を形成した半導体集積装置
に集積できる。尚、前記した実施例ではｎ基板を用いた
場合を説明したが、ｐ基板を用いてプラスの４倍昇圧回
路としても同様の効果が期待できる。この場合はフロー
ティングＭＯＳはＰＭＯＳではなくＮＭＯＳとする。
【００２９】
【発明の効果】この発明により、オペアンプ回路を４個
削減できて、消費電流を大幅に低減できる。また、安定
なグランド電位をＣＯＭ出力の非選択電位に活用できる
ために、クロストークの発生を防止できる。
削減できて、消費電流を大幅に低減できる。また、安定
なグランド電位をＣＯＭ出力の非選択電位に活用できる
ために、クロストークの発生を防止できる。
【図１】この発明の第１実施例の液晶表示装置を駆動す
る半導体集積装置に形成された駆動電源回路で、同図
（ａ）はＶ1 、−Ｖ1 を発生する回路図で、同図（ｂ）
はＶ0 、−Ｖ0 を発生する回路図
る半導体集積装置に形成された駆動電源回路で、同図
（ａ）はＶ1 、−Ｖ1 を発生する回路図で、同図（ｂ）
はＶ0 、−Ｖ0 を発生する回路図
【図２】この発明の第２実施例で、図１の駆動電源回路
の電位を用いて液晶パネルを駆動する出力波形図
の電位を用いて液晶パネルを駆動する出力波形図
【図３】ロジック回路とレベルシフト回路および液晶駆
動回路のブロック図
動回路のブロック図
【図４】図３のブロック図の回路を形成するＣＭＯＳ半
導体装置の要部断面図
導体装置の要部断面図
【図５】液晶パネルの走査線図と駆動回路ブロック図
【図６】液晶表示装置を駆動する従来の駆動電源回路図
【図７】図５のＣＯＭ駆動回路およびＳＥＧ駆動回路の
出力波形図
出力波形図
【図８】ノイズが重畳されたＣＯＭ出力波形図
１ オペアンプ回路 ２ 反転チャージポンプ回路 ３ ４倍チャージポンプ回路 ４ 反転チャージポンプ回路 ６ ＣＯＭ出力 ７ ＳＥＧ出力 ２１ ｎ基板 ２２、２６ ｐウエル ２３ ｎソース ２４ ｎドレイン ２５、３０、３３ ゲート ２７ ｎウエル ２８、３２ ｐソース ２９、３１ ｐドレイン ４０ 駆動電源回路（本発明） ４１ ロジック回路 ４２ レベルシフト ５０ 液晶駆動回路 ５１ ＣＯＭ駆動回路 ５２ ＳＥＧ駆動回路 ５３ ＣＯＭ走査線 ５４ ＳＥＧ走査線 ６０ 液晶パネル ７０ 駆動電源回路（従来） ＶDD ロジック回路電源電圧 ＶGND グランド電位 ＶS 基準電圧 Ｒ1 可変抵抗 Ｒ2 抵抗 Ｖ0 、Ｖ1 、Ｖ01、Ｖ02、Ｖ03、Ｖ04、Ｖ05 電位 ＮＭＯＳ１〜３ ｎチャネルＭＯＳＦＥＴ ＰＭＯＳ１〜３ ｐチャネルＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822
Claims (4)
- 【請求項１】複数種類の電位レベルを発生させる電源回
路において、グランド電位レベルと、単位電位レベル
と、該単位電位レベルを反転した反転単位電位レベル
と、前記単位電位レベルをチャージポンプ回路で高電位
に変換した高電位レベルと、該高電位レベルを反転した
反転高電位レベルの５種類の電位レベルを発生すること
を特徴とする電源回路。 - 【請求項２】前記電源回路は液晶表示装置を駆動するも
のであって、前記グランド電位を前記液晶表示装置の走
査ラインの非選択電位に用いることを特徴とする請求項
１記載の電源回路。 - 【請求項３】請求項１又は請求項２に記載の電源回路を
半導体装置に集積したことを特徴とする電源回路。 - 【請求項４】第１導電形の半導体基板の表面層に第２導
電形の第１ウエル領域を選択的に形成し、該第１ウエル
領域と離して、第２導電形の第２ウエル領域、第３ウエ
ル領域および第４ウエル領域をそれぞれ選択的に形成
し、前記第１ウエル領域の表面層に第１導電形の第５ウ
エル領域を選択的に形成し、該第５ウエル領域の表面層
に第２導電形の第１ソース領域と第２導電形の第１ドレ
イン領域を選択的にそれぞれ形成し、該第１ソース領域
と該第１ドレイン領域に挟まれた前記第５ウエル領域上
に第１ゲート絶縁膜を介して第１ゲート電極を形成し
て、第１ｐチャネルＭＯＳＦＥＴを形成し、 前記第２ウエル領域の表面層に第１導電形の第２ソース
領域と第２ドレイン領域を選択的にそれぞれ形成し、該
第２ソース領域と該第２ドレイン領域に挟まれる第２ウ
エル領域上に第２ゲート絶縁膜を介して第２ゲート電極
を形成して、第２ｎチャネルＭＯＳＦＥＴを形成し、 前記第３ウエル領域の表面層に第１導電形の第３ソース
領域と第３ドレイン領域を選択的にそれぞれ形成し、該
第３ソース領域と該第３ドレイン領域に挟まれる第３ウ
エル領域上に第３ゲート絶縁膜を介して第３ゲート電極
を形成して、第３ｎチャネルＭＯＳＦＥＴを形成し、 前記第４ウエル領域の表面層に第１導電形の第４ソース
領域と第４ドレイン領域を選択的にそれぞれ形成し、該
第４ソース領域と該第４ドレイン領域に挟まれる第４ウ
エル領域上に第４ゲート絶縁膜を介して第４ゲート電極
を形成して、第４ｎチャネルＭＯＳＦＥＴを形成し、 前記半導体基板の表面層に第２導電形の第５ソース領域
と第５ドレイン領域を選択的にそれぞれ形成し、該第５
ソース領域と該第５ドレイン領域に挟まれる前記半導体
基板上に第５ゲート絶縁膜を介して第５ゲート電極を形
成して、第５ｐチャネルＭＯＳＦＥＴを形成し、 前記半導体基板の表面層に第２導電形の第６ソース領域
と第６ドレイン領域を選択的にそれぞれ形成し、該第６
ソース領域と該第６ドレイン領域に挟まれる前記半導体
基板上に第６ゲート絶縁膜を介して第６ゲート電極を形
成して、第６ｐチャネルＭＯＳＦＥＴを形成し、 前記第１ｐ、第５および第６のｐチャネルＭＯＳＦＥＴ
と第２ないし第４ｎチャネルＭＯＳＦＥＴを用いて電源
回路を構成し、前記第１ｐチャネルＭＯＳＦＥＴのゲー
ト電極の電位を浮遊（フローティング）電位とすること
を特徴とする請求項３に記載の電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15249298A JP3505562B2 (ja) | 1998-06-02 | 1998-06-02 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15249298A JP3505562B2 (ja) | 1998-06-02 | 1998-06-02 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11346473A true JPH11346473A (ja) | 1999-12-14 |
| JP3505562B2 JP3505562B2 (ja) | 2004-03-08 |
Family
ID=15541659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15249298A Expired - Fee Related JP3505562B2 (ja) | 1998-06-02 | 1998-06-02 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3505562B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136157A (ja) * | 2003-10-30 | 2005-05-26 | Rohm Co Ltd | 発光素子駆動装置、発光素子駆動装置を有する表示モジュール及び、表示モジュールを備えた電子機器 |
-
1998
- 1998-06-02 JP JP15249298A patent/JP3505562B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136157A (ja) * | 2003-10-30 | 2005-05-26 | Rohm Co Ltd | 発光素子駆動装置、発光素子駆動装置を有する表示モジュール及び、表示モジュールを備えた電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3505562B2 (ja) | 2004-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Effective date: 20031225 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| LAPS | Cancellation because of no payment of annual fees |