JPH07130171A - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
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- JPH07130171A JPH07130171A JP5273347A JP27334793A JPH07130171A JP H07130171 A JPH07130171 A JP H07130171A JP 5273347 A JP5273347 A JP 5273347A JP 27334793 A JP27334793 A JP 27334793A JP H07130171 A JPH07130171 A JP H07130171A
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Abstract
(57)【要約】
【目的】製造ばらつきや温度変化等により半導体基板の
リーク電流が変化しても基板バイアス電圧を所定のレベ
ル範囲に納め、かつ消費電力の低減効果を高める。 【構成】所定の間隔で所定の期間活性化レベルとなる間
歇動作制御信号Φｉｃを発生する間歇動作制御回路４を
設ける。基板電圧検知回路１に間歇動作制御信号Φｉｃ
が活性化レベルのとき導通するトランジスタＱ１を設け
このトランジスタＱ１が導通状態のとき半導体基板の電
圧を検知するようにする。基板バイアス制御回路２にラ
ッチ回路２２を設け検知電圧ＶDTの判定結果をラッチ，
保持し発振制御信号ＯＣとする。発振制御信号ＯＣによ
り基板バイアス電圧発生回路３のリング発振器３１を制
御する。
リーク電流が変化しても基板バイアス電圧を所定のレベ
ル範囲に納め、かつ消費電力の低減効果を高める。 【構成】所定の間隔で所定の期間活性化レベルとなる間
歇動作制御信号Φｉｃを発生する間歇動作制御回路４を
設ける。基板電圧検知回路１に間歇動作制御信号Φｉｃ
が活性化レベルのとき導通するトランジスタＱ１を設け
このトランジスタＱ１が導通状態のとき半導体基板の電
圧を検知するようにする。基板バイアス制御回路２にラ
ッチ回路２２を設け検知電圧ＶDTの判定結果をラッチ，
保持し発振制御信号ＯＣとする。発振制御信号ＯＣによ
り基板バイアス電圧発生回路３のリング発振器３１を制
御する。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセスメモリに関し、特に内部回路が形成されている半
導体基板を所定の電圧にバイアスする手段を備えたダイ
ナミックランダムアクセスメモリに関する。
クセスメモリに関し、特に内部回路が形成されている半
導体基板を所定の電圧にバイアスする手段を備えたダイ
ナミックランダムアクセスメモリに関する。
【０００２】
【従来の技術】近年のダイナミックランダムアクセスメ
モリ（以下、ＤＲＡＭという）は、電源電圧が５Ｖ程度
の単一電源で動作させるのが一般的であり、外部からの
制御信号のアンダーシュート等に対するメモリセルのデ
ータ破壊の防止、ｐｎ接合容量の低減による動作高速
化、トランジスタのしきい値電圧の基板バイアス効果に
よる動作の安定化等をはかるために、上記の単一電源か
ら、逆極性の２〜３Ｖ程度のバイアス電圧を発生し半導
体基板に供給する基板バイアス回路を内蔵することが多
い。
モリ（以下、ＤＲＡＭという）は、電源電圧が５Ｖ程度
の単一電源で動作させるのが一般的であり、外部からの
制御信号のアンダーシュート等に対するメモリセルのデ
ータ破壊の防止、ｐｎ接合容量の低減による動作高速
化、トランジスタのしきい値電圧の基板バイアス効果に
よる動作の安定化等をはかるために、上記の単一電源か
ら、逆極性の２〜３Ｖ程度のバイアス電圧を発生し半導
体基板に供給する基板バイアス回路を内蔵することが多
い。
【０００３】この種のＤＲＡＭに内蔵される最も基本的
な基板バイアス回路の一例を図４に示す。
な基板バイアス回路の一例を図４に示す。
【０００４】このＤＲＡＭの基板バイアス回路は、所定
の周波数で発振するリング発振器３１ａと、一端にリン
グ発振器３１ａの発振出力Φ０を受けるコンデサＣ１、
ソース，ドレインのうちの一方を接地し他方及びゲート
をコンデンサＣ１の他端と接続するトランジスタＱ４、
及びソース，ドレインの一方をコンデンサＣ１の他端と
接続し他方をゲートと接続してこの接続点から基板バイ
アス電圧ＶBBを出力するトランジスタＱ５を含むチャー
ジポンプ回路３２とを備えた基板バイアス電圧発生回路
３ｃを有する構成となっている。
の周波数で発振するリング発振器３１ａと、一端にリン
グ発振器３１ａの発振出力Φ０を受けるコンデサＣ１、
ソース，ドレインのうちの一方を接地し他方及びゲート
をコンデンサＣ１の他端と接続するトランジスタＱ４、
及びソース，ドレインの一方をコンデンサＣ１の他端と
接続し他方をゲートと接続してこの接続点から基板バイ
アス電圧ＶBBを出力するトランジスタＱ５を含むチャー
ジポンプ回路３２とを備えた基板バイアス電圧発生回路
３ｃを有する構成となっている。
【０００５】図５はこの基板バイアス回路の動作を説明
するための各部信号の波形図である。ダイオード接続さ
れたトランジスタＱ４，Ｑ５により、基板バイアス電圧
ＶBBは発振出力Φｏのくり返し周期ごとに徐々に低下
し、最終的には電源電圧とトランジスタＱ４，Ｑ５のし
きい値電圧とで定まる電圧に安定する。
するための各部信号の波形図である。ダイオード接続さ
れたトランジスタＱ４，Ｑ５により、基板バイアス電圧
ＶBBは発振出力Φｏのくり返し周期ごとに徐々に低下
し、最終的には電源電圧とトランジスタＱ４，Ｑ５のし
きい値電圧とで定まる電圧に安定する。
【０００６】この例（第１の例）では、基板バイアス電
圧ＶBBが所定の電圧に到達し安定した後でもリング発振
器３１ａは発振しているので、このリング発振器３１ａ
により消費電力の無駄が発生する。バッテリバックアッ
プ機能を有するＤＲＡＭでは、消費電力の大小は直接電
池の寿命につながるので重大な問題となる。
圧ＶBBが所定の電圧に到達し安定した後でもリング発振
器３１ａは発振しているので、このリング発振器３１ａ
により消費電力の無駄が発生する。バッテリバックアッ
プ機能を有するＤＲＡＭでは、消費電力の大小は直接電
池の寿命につながるので重大な問題となる。
【０００７】そこで、基板バイアス電圧ＶBBが所定の電
圧に到達したらリング発振器の動作を停止させ、低消費
電圧化をはかるようにした例（第２の例）がある（図
６）。
圧に到達したらリング発振器の動作を停止させ、低消費
電圧化をはかるようにした例（第２の例）がある（図
６）。
【０００８】この例は、ソースを電源電圧ＶCC点と接続
しゲートを接地電位点と接続するＰチャネル型のトラン
ジスタＱ２、及びソースをトランジスタＱ２のドレイン
と接続しドレインを接地電位点と接続しゲートに基板バ
イアス電圧ＶBBを受けるＰ型のトランジスタＱ３を備え
基板バイアス電圧ＶBBすなわち半導体基板の電圧を検知
する基板電圧検知回路１ａと、この基板電圧検知回路１
ａの出力電圧（ＶDTX）が予め設定された基準電圧を越
えるとアクティブレベル、基準電圧以下ではインアクテ
ィブレベルの発振制御信号ＯＣｘを出力する基板バイア
ス制御回路２ａと、発振制御信号ＯＣｘがアクティブレ
ベルのときに所定の周波数で発振するリング発振器３
１、及びコンデンサＣ１，トランジスタＱ４，Ｑ５から
成るチャージポンプ回路３２を備えた基板バイアス電圧
発生回路３とを有する構成となっている。
しゲートを接地電位点と接続するＰチャネル型のトラン
ジスタＱ２、及びソースをトランジスタＱ２のドレイン
と接続しドレインを接地電位点と接続しゲートに基板バ
イアス電圧ＶBBを受けるＰ型のトランジスタＱ３を備え
基板バイアス電圧ＶBBすなわち半導体基板の電圧を検知
する基板電圧検知回路１ａと、この基板電圧検知回路１
ａの出力電圧（ＶDTX）が予め設定された基準電圧を越
えるとアクティブレベル、基準電圧以下ではインアクテ
ィブレベルの発振制御信号ＯＣｘを出力する基板バイア
ス制御回路２ａと、発振制御信号ＯＣｘがアクティブレ
ベルのときに所定の周波数で発振するリング発振器３
１、及びコンデンサＣ１，トランジスタＱ４，Ｑ５から
成るチャージポンプ回路３２を備えた基板バイアス電圧
発生回路３とを有する構成となっている。
【０００９】また、図７に示すように、基板バイアス電
圧ＶBBの供給能力の異なる２つの基板バイアス電圧発生
回路３ａ，３ｂを設け、これらを切換えて使用するよう
にした例（第３の例）もある。
圧ＶBBの供給能力の異なる２つの基板バイアス電圧発生
回路３ａ，３ｂを設け、これらを切換えて使用するよう
にした例（第３の例）もある。
【００１０】これら第２，第３の例では、基板電圧を検
知してリング発振器の動作を制御する構成となっている
が、メモリセルアレイのセルフリフレッシュ動作と同期
させてリング発振器を間歇的に動作させ、低消費電力化
をはかろうとしている例もある（例えば、特開平２−１
５６４９８号公報参照）。
知してリング発振器の動作を制御する構成となっている
が、メモリセルアレイのセルフリフレッシュ動作と同期
させてリング発振器を間歇的に動作させ、低消費電力化
をはかろうとしている例もある（例えば、特開平２−１
５６４９８号公報参照）。
【００１１】メモリセルアレイのセルフリフレッシュ動
作と同期させてリング発振器を間歇動作させるＤＲＡＭ
の一例（第４の例）を図８に示す。
作と同期させてリング発振器を間歇動作させるＤＲＡＭ
の一例（第４の例）を図８に示す。
【００１２】このＤＲＡＭの基板バイアス回路は、セル
フリフレッシュ系の動作の制御及び内部リフレッシュア
ドレスの発生制御のためのタイミング信号（Φｔ，Φｔ
ｉ等）を発生するリフレッシュタイマ１８からのリフレ
ッシュタイミング信号Φｔｉを受けて所定の周期で（例
えばリフレッシュサイクルごとの１６μｓ）所定の期間
（例えば０．５μｓ）アクティブレベルとなる発振制御
信号Φｃを発生する間歇動作制御回路４ｘと、発振制御
信号Φｃがアクティブレベルのとき所定の周波数で発振
するリング発振器３１、及びコンデンサＣ１とトランジ
スタＱ４，Ｑ５とから成るチャージポンプ回路３２を備
えた基板バイアス電圧発生回路３とを含む構成となって
いる。
フリフレッシュ系の動作の制御及び内部リフレッシュア
ドレスの発生制御のためのタイミング信号（Φｔ，Φｔ
ｉ等）を発生するリフレッシュタイマ１８からのリフレ
ッシュタイミング信号Φｔｉを受けて所定の周期で（例
えばリフレッシュサイクルごとの１６μｓ）所定の期間
（例えば０．５μｓ）アクティブレベルとなる発振制御
信号Φｃを発生する間歇動作制御回路４ｘと、発振制御
信号Φｃがアクティブレベルのとき所定の周波数で発振
するリング発振器３１、及びコンデンサＣ１とトランジ
スタＱ４，Ｑ５とから成るチャージポンプ回路３２を備
えた基板バイアス電圧発生回路３とを含む構成となって
いる。
【００１３】なお、基板バイアス回路以外のセルフリフ
レッシュ系等の回路は、前述のリフレッシュタイマ１８
と、行アドレスストローブ信号ＲＡＳ＊（＊は低レベル
アクティブを示す）及び列アドレスストローブ信号ＣＡ
Ｓ＊が所定の条件となったときに（ＣＡＳ ｂｅｆｏｒ
ＲＡＳタイミングから１０〜１００μｓ経過後）アク
ティブレベルのセルフリフレッシュモード信号ＳＲＭを
発生るＣＢＲセルフリフレッシュモード検出回路１６
と、セルフリフレッシュモード信号ＳＲＭを受けてセル
フリフレッシュ要求信号ＳＲＲをリフレッシュタイマ１
８に供給しリフレッシュタイマ１８からリフレッシュタ
イミング信号Φｔを受けてリフレッシュアドレス制御信
号Φｒａｃ及びアドレス切換信号ＡＳを発生するセルフ
リフレッシュ制御回路１７と、リフレッシュアドレス制
御信号Φｒａｃに従って内部リフレッシュアドレス信号
ＡＤｒを発生するリフレッシュアドレスカウンタ１９
と、アドレス切換信号ＡＳに従って内部リフレッシュア
ドレス信号ＡＤｒ及び外部アドレス信号ＡＤｘのうちの
一方を選択するアドレス切換回路１１と、このアドレス
切換回路１１からのアドレス信号に従ってメモリセルア
レイ１０の所定の行を選択するアドレスバッファ１２及
び行デコーダ１３と、行選択制御系，列選択制御系の制
御信号（クロック信号）を発生するＲＡＳ系内部クロッ
ク発生回路１４及びＣＡＳ系内部クロック発生回路１５
とを含む。
レッシュ系等の回路は、前述のリフレッシュタイマ１８
と、行アドレスストローブ信号ＲＡＳ＊（＊は低レベル
アクティブを示す）及び列アドレスストローブ信号ＣＡ
Ｓ＊が所定の条件となったときに（ＣＡＳ ｂｅｆｏｒ
ＲＡＳタイミングから１０〜１００μｓ経過後）アク
ティブレベルのセルフリフレッシュモード信号ＳＲＭを
発生るＣＢＲセルフリフレッシュモード検出回路１６
と、セルフリフレッシュモード信号ＳＲＭを受けてセル
フリフレッシュ要求信号ＳＲＲをリフレッシュタイマ１
８に供給しリフレッシュタイマ１８からリフレッシュタ
イミング信号Φｔを受けてリフレッシュアドレス制御信
号Φｒａｃ及びアドレス切換信号ＡＳを発生するセルフ
リフレッシュ制御回路１７と、リフレッシュアドレス制
御信号Φｒａｃに従って内部リフレッシュアドレス信号
ＡＤｒを発生するリフレッシュアドレスカウンタ１９
と、アドレス切換信号ＡＳに従って内部リフレッシュア
ドレス信号ＡＤｒ及び外部アドレス信号ＡＤｘのうちの
一方を選択するアドレス切換回路１１と、このアドレス
切換回路１１からのアドレス信号に従ってメモリセルア
レイ１０の所定の行を選択するアドレスバッファ１２及
び行デコーダ１３と、行選択制御系，列選択制御系の制
御信号（クロック信号）を発生するＲＡＳ系内部クロッ
ク発生回路１４及びＣＡＳ系内部クロック発生回路１５
とを含む。
【００１４】この例では、半導体基板のリーク電流が増
加するメモリセルアレイ１０のリフレッシュ動作に（１
６μｓごとに）同期させてリング発振器３１を所定の期
間（０．５μｓ）発振させ、これにより基板バイアス電
圧ＶBBを発生して半導体基板に供給する構成となってい
る。
加するメモリセルアレイ１０のリフレッシュ動作に（１
６μｓごとに）同期させてリング発振器３１を所定の期
間（０．５μｓ）発振させ、これにより基板バイアス電
圧ＶBBを発生して半導体基板に供給する構成となってい
る。
【００１５】
【発明が解決しようとする課題】上述した従来のダイナ
ミックランダムアクセスメモリは、第１の例では、基板
バイアス電圧ＶBBが所定のレベルに到達し安定した後で
もリング発振器３１ａは常時発振しているため、電力が
無駄に消費されるという欠点があり、第２及び第３の例
では、半導体基板の電圧を検知しての電圧が所定レベル
に到達したらリング発振器３１の動作を停止するか基板
バイアス電圧の供給能力を小さくする構成となっている
ので電力の無駄な消費は大幅に少なくなるが、基板電圧
検知回路１ａに常時電流が流れているため、その分消費
電力が増大するという欠点があり、第４の例では、メモ
リセルアレイ１０のリフレッシュ動作に同期して所定の
期間リング発振器３１を発振させて基板バイアス電圧を
発生し半導体基板に供給する構成となっているので、消
費電力は少なくなるものの、第２，第３の例のように基
板電圧を監視していないため、製造ばらつきや温度変化
等による半導体基板のリーク電流の変化に対応できるよ
うにリング発振器３１の発振期間や基板バイアス電圧発
生回路３による基板バイアス電圧の供給能力に余裕を持
たせる必要があり、その分消費電力が増大し、消費電力
の低減効果が小さくなるという欠点があり、また消費電
力の低減効果を高めようとして上記の余裕を小さくする
と製造ばらつきや温度変化によって半導体基板のリーク
電流が増大した場合、基板バイアス電圧が所定のレベル
に到達しなくなるという危険性がある。
ミックランダムアクセスメモリは、第１の例では、基板
バイアス電圧ＶBBが所定のレベルに到達し安定した後で
もリング発振器３１ａは常時発振しているため、電力が
無駄に消費されるという欠点があり、第２及び第３の例
では、半導体基板の電圧を検知しての電圧が所定レベル
に到達したらリング発振器３１の動作を停止するか基板
バイアス電圧の供給能力を小さくする構成となっている
ので電力の無駄な消費は大幅に少なくなるが、基板電圧
検知回路１ａに常時電流が流れているため、その分消費
電力が増大するという欠点があり、第４の例では、メモ
リセルアレイ１０のリフレッシュ動作に同期して所定の
期間リング発振器３１を発振させて基板バイアス電圧を
発生し半導体基板に供給する構成となっているので、消
費電力は少なくなるものの、第２，第３の例のように基
板電圧を監視していないため、製造ばらつきや温度変化
等による半導体基板のリーク電流の変化に対応できるよ
うにリング発振器３１の発振期間や基板バイアス電圧発
生回路３による基板バイアス電圧の供給能力に余裕を持
たせる必要があり、その分消費電力が増大し、消費電力
の低減効果が小さくなるという欠点があり、また消費電
力の低減効果を高めようとして上記の余裕を小さくする
と製造ばらつきや温度変化によって半導体基板のリーク
電流が増大した場合、基板バイアス電圧が所定のレベル
に到達しなくなるという危険性がある。
【００１６】本発明の目的は、製造ばらつきや温度変化
等により半導体基板のリーク電流が変化しても基板バイ
アス電圧を安定して所定のレベル範囲に納めることがで
き、かつ消費電力の低減効果が高いダイナミックランダ
ムアクセスメモリを提供することにある。
等により半導体基板のリーク電流が変化しても基板バイ
アス電圧を安定して所定のレベル範囲に納めることがで
き、かつ消費電力の低減効果が高いダイナミックランダ
ムアクセスメモリを提供することにある。
【００１７】
【課題を解決するための手段】本発明のダイナミックラ
ンダムアクセスメモリは、半導体基板上に形成されたメ
モリセルアレイ及びそのアドレス選択を含むアクセス用
の周辺回路と、所定の周期で所定の期間活性化レベルと
なる間歇動作制御信号を発生する間歇動作制御回路と、
一端を電源と接続しゲートに前記間歇動作制御信号を受
けてこの間歇動作制御信号が活性化レベルのとき導通す
るトランジスタを備えこのトランジスタが導通状態のと
き活性化して前記半導体基板の電圧を検知する基板電圧
検知回路と、この基板電圧検知回路の検知電圧が予め設
定された範囲内のときは第１のレベル、この範囲を逸脱
すると第２のレベルとなる基板電圧判定信号を出力する
基板電圧判定回路、及び前記基板電圧判定信号を前記間
歇動作制御信号の活性化レベルに同期してラッチし発振
制御信号として出力するラッチ回路を備えた基板バイア
ス制御回路と、前記発振制御信号が第２のレベルのとき
所定の周波数で発振する発振器、及びこの発振器の発振
出力を受けて所定のレベルの基板バイアス電圧を発生し
前記半導体基板へ供給するチャージポンプ回路を備えた
基板バイアス電圧発生回路とを有している。
ンダムアクセスメモリは、半導体基板上に形成されたメ
モリセルアレイ及びそのアドレス選択を含むアクセス用
の周辺回路と、所定の周期で所定の期間活性化レベルと
なる間歇動作制御信号を発生する間歇動作制御回路と、
一端を電源と接続しゲートに前記間歇動作制御信号を受
けてこの間歇動作制御信号が活性化レベルのとき導通す
るトランジスタを備えこのトランジスタが導通状態のと
き活性化して前記半導体基板の電圧を検知する基板電圧
検知回路と、この基板電圧検知回路の検知電圧が予め設
定された範囲内のときは第１のレベル、この範囲を逸脱
すると第２のレベルとなる基板電圧判定信号を出力する
基板電圧判定回路、及び前記基板電圧判定信号を前記間
歇動作制御信号の活性化レベルに同期してラッチし発振
制御信号として出力するラッチ回路を備えた基板バイア
ス制御回路と、前記発振制御信号が第２のレベルのとき
所定の周波数で発振する発振器、及びこの発振器の発振
出力を受けて所定のレベルの基板バイアス電圧を発生し
前記半導体基板へ供給するチャージポンプ回路を備えた
基板バイアス電圧発生回路とを有している。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１９】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００２０】この実施例は、半導体基板上に形成された
メモリセルアレイ（図示省略）とそのアドレス選択，リ
ード／ライト及びセルフリフレッシュを含むアクセス用
の周辺回路（図示省略）と、所定のタイミング信号Φに
従って所定の周期で所定の期間活性化レベルとなる間歇
動作制御信号Φｉｃを発生する間歇動作制御回路４と、
ソースを電源電圧ＶCCの電源端子と接続しゲートに間歇
動作制御信号Φｉｃを入力してこの信号（Φｉｃ）が活
性化レベルのとき導通するトランジスタＱ１、ソースを
トランジスタＱ１のドレインと接続しゲートを接地電位
点と接続して導通状態にあるトランジスタＱ２、及びソ
ースをトランジスタＱ２のドレインと接続しドレインを
接地電位点と接続しゲートに半導体基板の電圧（ＶBB）
を受けるトランジスタＱ３を備え半導体基板の電圧を検
知する基板電圧検知回路１と、この基板電圧検知回路１
の検知電圧ＶDTが予め設定された範囲内にあるときはイ
ンアクティブレベル、この範囲を逸脱するとアクティブ
レベルとなる基板電圧判定信号ＶＪを出力する基板電圧
判定回路２１、及び基板電圧判定信号ＶＪを間歇動作制
御信号Φｉｃの活性化レベルに同期してラッチして保持
し発振制御信号ＯＣとして出力するラッチ回路２２を備
えた基板バイアス制御回路２と、発振制御信号ＯＣがア
クティブレベルのとき所定の周波数で発振するリング発
振器３１及び、コンデンサＣ１とダイオード接続のトラ
ンジスタＱ４，Ｑ５から成りリング発振器３１の発振出
力を受けて所定のレベルの基板バイアス電圧ＶBBを発生
し上記半導体基板へ供給するチャージポンプ回路３２を
備えた基板バイアス電圧発生回路３とを有する構成とな
っている。
メモリセルアレイ（図示省略）とそのアドレス選択，リ
ード／ライト及びセルフリフレッシュを含むアクセス用
の周辺回路（図示省略）と、所定のタイミング信号Φに
従って所定の周期で所定の期間活性化レベルとなる間歇
動作制御信号Φｉｃを発生する間歇動作制御回路４と、
ソースを電源電圧ＶCCの電源端子と接続しゲートに間歇
動作制御信号Φｉｃを入力してこの信号（Φｉｃ）が活
性化レベルのとき導通するトランジスタＱ１、ソースを
トランジスタＱ１のドレインと接続しゲートを接地電位
点と接続して導通状態にあるトランジスタＱ２、及びソ
ースをトランジスタＱ２のドレインと接続しドレインを
接地電位点と接続しゲートに半導体基板の電圧（ＶBB）
を受けるトランジスタＱ３を備え半導体基板の電圧を検
知する基板電圧検知回路１と、この基板電圧検知回路１
の検知電圧ＶDTが予め設定された範囲内にあるときはイ
ンアクティブレベル、この範囲を逸脱するとアクティブ
レベルとなる基板電圧判定信号ＶＪを出力する基板電圧
判定回路２１、及び基板電圧判定信号ＶＪを間歇動作制
御信号Φｉｃの活性化レベルに同期してラッチして保持
し発振制御信号ＯＣとして出力するラッチ回路２２を備
えた基板バイアス制御回路２と、発振制御信号ＯＣがア
クティブレベルのとき所定の周波数で発振するリング発
振器３１及び、コンデンサＣ１とダイオード接続のトラ
ンジスタＱ４，Ｑ５から成りリング発振器３１の発振出
力を受けて所定のレベルの基板バイアス電圧ＶBBを発生
し上記半導体基板へ供給するチャージポンプ回路３２を
備えた基板バイアス電圧発生回路３とを有する構成とな
っている。
【００２１】なお、この実施例において、間歇動作制御
回路４へのタイミング信号Φは、間歇動作制御信号Φｉ
ｃを発生するのに適し、かつメモリセルアレイの周辺回
路等に使用される既存のタイミング信号を使用すること
ができる。以下、このタイミング信号Φに、上記周辺回
路のセルフリフレッシュ系に含まれるリフレッシュタイ
マ（図８の１８）からのリフレッシュタイミング信号Φ
ｔを使用したときの動作について、図２を参照して説明
する。
回路４へのタイミング信号Φは、間歇動作制御信号Φｉ
ｃを発生するのに適し、かつメモリセルアレイの周辺回
路等に使用される既存のタイミング信号を使用すること
ができる。以下、このタイミング信号Φに、上記周辺回
路のセルフリフレッシュ系に含まれるリフレッシュタイ
マ（図８の１８）からのリフレッシュタイミング信号Φ
ｔを使用したときの動作について、図２を参照して説明
する。
【００２２】間歇動作制御回路４は、リフレッシュタイ
ミグ信号Φｔを受けてこれを１／２に分用し間歇動作制
御信号Φｉｃとして出力する。間歇動作制御信号Φｉｃ
の周期やデューティサイクルは、基板バイアス電圧発生
回路３の基板バイアス電圧ＶBBの半導体基板への供給能
力や半導体基板のリーク電流等を考慮して設定される
が、後述するように、厳密に設定する必要はない。
ミグ信号Φｔを受けてこれを１／２に分用し間歇動作制
御信号Φｉｃとして出力する。間歇動作制御信号Φｉｃ
の周期やデューティサイクルは、基板バイアス電圧発生
回路３の基板バイアス電圧ＶBBの半導体基板への供給能
力や半導体基板のリーク電流等を考慮して設定される
が、後述するように、厳密に設定する必要はない。
【００２３】間歇動作制御信号Φｉｃのアクティブレベ
ル（低レベル）に応答してトランジスタＱ１がオンとな
り、基板電圧検知回路１が活性化し、半導体基板の電圧
（ＶBB）を検知し出力する。
ル（低レベル）に応答してトランジスタＱ１がオンとな
り、基板電圧検知回路１が活性化し、半導体基板の電圧
（ＶBB）を検知し出力する。
【００２４】基板電圧判定回路２１は、基板電圧検知回
路１の検知電圧ＶDTが予め設定された範囲内（通常、基
板バイアス電圧ＶBBはマイナスの電圧に設定されるの
で、ＯＶ以下（マイナス電圧）がこの範囲内となる）に
あるか否かを判定し、この範囲を逸脱すると（プラスの
電圧になると）アクティブレベル（高レベル）、範囲内
ならインアクティブレベル（低レベル）の電圧判定信号
ＶＪを出力する。
路１の検知電圧ＶDTが予め設定された範囲内（通常、基
板バイアス電圧ＶBBはマイナスの電圧に設定されるの
で、ＯＶ以下（マイナス電圧）がこの範囲内となる）に
あるか否かを判定し、この範囲を逸脱すると（プラスの
電圧になると）アクティブレベル（高レベル）、範囲内
ならインアクティブレベル（低レベル）の電圧判定信号
ＶＪを出力する。
【００２５】ラッチ回路２２は、間歇動作制御信号Φｉ
ｃのアクティブレベルの最終タイミング（立上りタイミ
ング）で電圧判定信号ＶＪをラッチして保持し、発振制
御信号ＯＣとして出力する（この例では、立上りタイミ
ングでラッチするようにしているが、アクティブレベル
の期間をラッチ期間としてこれを次のアクティブレベル
の期間まで保持するようにしてもよい）。
ｃのアクティブレベルの最終タイミング（立上りタイミ
ング）で電圧判定信号ＶＪをラッチして保持し、発振制
御信号ＯＣとして出力する（この例では、立上りタイミ
ングでラッチするようにしているが、アクティブレベル
の期間をラッチ期間としてこれを次のアクティブレベル
の期間まで保持するようにしてもよい）。
【００２６】基板バイアス電圧発生回路３は、発振制御
信号ＯＣがアクティブレベルの間、リング発振器３１を
発振させて基板バイアス電圧ＶBBを発生し半導体基板へ
供給する。
信号ＯＣがアクティブレベルの間、リング発振器３１を
発振させて基板バイアス電圧ＶBBを発生し半導体基板へ
供給する。
【００２７】この実施例では、半導体基板の電圧
（ＶBB) を監視してリング発振器３１を発振制御してい
るので、従来の第２の例と同様に、基板バイアス電圧発
生回路３における電力消費の無駄がなく、しかも基板電
圧検知回路１を間歇的に活性化させているので、その
分、更に消費電力を低減することができる（この間歇動
作のために、間歇動作制御回路４及びラッチ回路２２が
付加されるが、これら回路で消費される電力は、信号レ
ベルの変化時の極めてわずかであるので、基板電圧検知
回路１の消費電力と比較すると無視できる程度てあ
る）。また、半導体基板のリーク電流が大きくなるとリ
ング発振器３１の発振間隔が狭くなり、小さくなると広
くなるので、製造ばらつきや温度変化等によってこのリ
ーク電流が変化してもそれに対応することができ、従っ
て基板バイアス電圧ＶBBの供給能力にそれほど余裕を持
たせる必要がなく消費電力の低減効果を高めることがで
き、また、この供給能力やリーク電流等を考慮しての間
歇動作制御信号Φｉｃの周期、デューティサイクル等を
さほど厳密に設定しなくて済み、設計，試作期間等を短
絡することができる。
（ＶBB) を監視してリング発振器３１を発振制御してい
るので、従来の第２の例と同様に、基板バイアス電圧発
生回路３における電力消費の無駄がなく、しかも基板電
圧検知回路１を間歇的に活性化させているので、その
分、更に消費電力を低減することができる（この間歇動
作のために、間歇動作制御回路４及びラッチ回路２２が
付加されるが、これら回路で消費される電力は、信号レ
ベルの変化時の極めてわずかであるので、基板電圧検知
回路１の消費電力と比較すると無視できる程度てあ
る）。また、半導体基板のリーク電流が大きくなるとリ
ング発振器３１の発振間隔が狭くなり、小さくなると広
くなるので、製造ばらつきや温度変化等によってこのリ
ーク電流が変化してもそれに対応することができ、従っ
て基板バイアス電圧ＶBBの供給能力にそれほど余裕を持
たせる必要がなく消費電力の低減効果を高めることがで
き、また、この供給能力やリーク電流等を考慮しての間
歇動作制御信号Φｉｃの周期、デューティサイクル等を
さほど厳密に設定しなくて済み、設計，試作期間等を短
絡することができる。
【００２８】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２９】この実施例は、図７に示された従来の第３
の例に本発明を適用したものである。基本的な動作及び
効果は第１の実施例と同様であるので、これ以上の説明
は省略する。
の例に本発明を適用したものである。基本的な動作及び
効果は第１の実施例と同様であるので、これ以上の説明
は省略する。
【００３０】
【発明の効果】以上説明したように本発明は、基板電圧
検知回路を間歇的に動作させてその検知電圧が所定の範
囲内にあるか否かを判定し、その判定結果をラッチ回路
に保持してこれにより基板バイアス電圧発生回路の発振
器の発振制御を行う構成とすることにより、半導体基板
の電圧が所定の範囲を逸脱したときのみ発振器を発振さ
せて基板バイアス電圧を発生するので、基板バイアス電
圧のための電力消費の無駄をなくし、かつその供給能力
にさほど余裕を持たせなくて済み、消費電力の低減と共
に、製造ばらつきや温度変化への対応、設計、試作期間
の短縮が可能となり、しかも基板電圧検知回路の間歇動
作により更にその分消費電力を低減することができると
いう効果がある。
検知回路を間歇的に動作させてその検知電圧が所定の範
囲内にあるか否かを判定し、その判定結果をラッチ回路
に保持してこれにより基板バイアス電圧発生回路の発振
器の発振制御を行う構成とすることにより、半導体基板
の電圧が所定の範囲を逸脱したときのみ発振器を発振さ
せて基板バイアス電圧を発生するので、基板バイアス電
圧のための電力消費の無駄をなくし、かつその供給能力
にさほど余裕を持たせなくて済み、消費電力の低減と共
に、製造ばらつきや温度変化への対応、設計、試作期間
の短縮が可能となり、しかも基板電圧検知回路の間歇動
作により更にその分消費電力を低減することができると
いう効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来のダイナミックランダムアクセスメモリの
第１の例の回路図である。
第１の例の回路図である。
【図５】図４に示されたダイナミックランダムアクセス
メモリの動作を説明するための各部信号の波形図であ
る。
メモリの動作を説明するための各部信号の波形図であ
る。
【図６】従来のダイナミックランダムアクセスメモリの
第２の例の回路図である。
第２の例の回路図である。
【図７】従来のダイナミックランダムアクセスメモリの
第３の例の回路図である。
第３の例の回路図である。
【図８】従来のダイナミックランダムアクセスメモリの
第４の例の回路図である。
第４の例の回路図である。
１，１ａ 基板電圧検知回路 ２，２ａ 基板バイアス制御回路 ３，３ａ〜３ｃ 基板バイアス電圧発生回路 ４，４ｘ 間歇動作制御回路 １０ メモリセルアレイ １１ アドレス切換回路 １２ アドレスバッファ １３ 行デコーダ １４ ＲＡＳ系内部クロック発生回路 １５ ＣＡＳ系内部クロック発生回路 １６ ＣＢＲセルフリフレッシュモード検出回路 １７ セルフリフレッシュ制御回路 １８ リフレッシュタイマ １９ リフレッシュアドレスカウンタ ２１ 基準電圧判定回路 ２２ ラッチ回路 ３１，３１ａ リング発振器 ３２ チャージポンプ回路 Ｃ１ コンデンサ Ｑ１〜Ｑ５ トランジスタ
Claims (2)
- 【請求項１】 半導体基板上に形成されたメモリセルア
レイ及びそのアドレス選択を含むアクセス用の周辺回路
と、所定の周期で所定の期間活性化レベルとなる間歇動
作制御信号を発生する間歇動作制御回路と、一端を電源
と接続しゲートに前記間歇動作制御信号を受けてこの間
歇動作制御信号が活性化レベルのとき導通するトランジ
スタを備えこのトランジスタが導通状態のとき活性化し
て前記半導体基板の電圧を検知する基板電圧検知回路
と、この基板電圧検知回路の検知電圧が予め設定された
範囲内のときは第１のレベル、この範囲を逸脱すると第
２のレベルとなる基板電圧判定信号を出力する基板電圧
判定回路、及び前記基板電圧判定信号を前記間歇動作制
御信号の活性化レベルに同期してラッチし発振制御信号
として出力するラッチ回路を備えた基板バイアス制御回
路と、前記発振制御信号が第２のレベルのとき所定の周
波数で発振する発振器、及びこの発振器の発振出力を受
けて所定のレベルの基板バイアス電圧を発生し前記半導
体基板へ供給するチャージポンプ回路を備えた基板バイ
アス電圧発生回路とを有ることを特徴とするダイナミッ
クランダムアクセスメモリ。 - 【請求項２】 メモリセルアレイの周辺回路にこのメモ
リセルアレイの内部リフレッシュアドレスの発生及びリ
フレッシュ動作制御のためのタイミング信号を発生する
リフレッシュタイマを備え、間歇動作制御回路が、前記
リフレッシュタイマからの所定のタイミング信号に応答
して間歇動作制御信号を発生するように構成された請求
項１記載のダイナミックランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273347A JPH07130171A (ja) | 1993-11-01 | 1993-11-01 | ダイナミックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273347A JPH07130171A (ja) | 1993-11-01 | 1993-11-01 | ダイナミックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130171A true JPH07130171A (ja) | 1995-05-19 |
Family
ID=17526634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273347A Pending JPH07130171A (ja) | 1993-11-01 | 1993-11-01 | ダイナミックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130171A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920226A (en) * | 1997-03-31 | 1999-07-06 | Hitachi, Ltd. | Internal voltage generator with reduced power consumption |
| KR100332468B1 (ko) * | 1998-06-29 | 2002-08-21 | 주식회사 하이닉스반도체 | 기판바이어스전압제어장치 |
| US7227792B2 (en) | 2000-07-25 | 2007-06-05 | Nec Electronics Corporation | Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137254A (ja) * | 1988-11-17 | 1990-05-25 | Nec Ic Microcomput Syst Ltd | 基板電位検知回路 |
| JPH02156498A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | リフレッシュ機能内蔵ダイナミック型半導体記憶装置 |
-
1993
- 1993-11-01 JP JP5273347A patent/JPH07130171A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137254A (ja) * | 1988-11-17 | 1990-05-25 | Nec Ic Microcomput Syst Ltd | 基板電位検知回路 |
| JPH02156498A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | リフレッシュ機能内蔵ダイナミック型半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920226A (en) * | 1997-03-31 | 1999-07-06 | Hitachi, Ltd. | Internal voltage generator with reduced power consumption |
| KR100332468B1 (ko) * | 1998-06-29 | 2002-08-21 | 주식회사 하이닉스반도체 | 기판바이어스전압제어장치 |
| US7227792B2 (en) | 2000-07-25 | 2007-06-05 | Nec Electronics Corporation | Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961126 |