JPH09161480A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 安定な動作を行う電圧発生回路を備えた半導
体集積回路装置を提供する。 【解決手段】 周期的なパルス信号によりチャージホン
プ回路を駆動して内部電圧を発生させ、第１と第２のレ
ベルセンサにより上記内部電圧をモニターして上記内部
電圧が設定された上限値と下限値の間となるように上記
チャージポンプ回路の動作を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主としてダイナミック型ＲＡＭ（ランダム
・アクセス・メモリ）における内部電圧発生回路に利用
して有効な技術に関するものである。

【０００２】

【従来の技術】基板バックバイアス電圧発生回路を内蔵
したダイナミック型ＲＡＭがある。この基板バックバイ
アス電圧発生回路は、基板電圧ＶＢＢが浅くならないよ
うにモニタしてチャージポンプ回路を間欠的に動作させ
る。

【０００３】

【発明が解決しようとする課題】上記のように基板電圧
ＶＢＢが浅くならないように間欠動作させるものでは、
逆に深くなりすぎることがある。このように基板電圧が
深くなりすぎると、ＰＮジャンクション耐圧破壊を引き
起こす虞れが生じる。特に、素子の微細化による大記憶
容量化を図ったものではその傾向が強くなり、今後大き
な問題になると予測される。また、ダイナミック型ＲＡ
Ｍでは、メモリセルのキャパシタに対して情報電荷のフ
ルライトを行うようにするために、ワード線の選択レベ
ルを昇圧電圧を用いるものである。この昇圧電圧も、チ
ャージポンプ回路を用いて内部回路で発生させるため
に、必要以上に電圧が高くなってしまうと、上記同様に
かかる昇圧電圧が印加されるノードでの耐圧破壊が生じ
る。

【０００４】この発明の目的は、安定な動作を行う電圧
発生回路を備えた半導体集積回路装置を提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、周期的なパルス信号により
チャージホンプ回路を駆動して内部電圧を発生させ、第
１と第２のレベルセンサにより上記内部電圧をモニター
して上記内部電圧が設定された上限値と下限値の間とな
るように上記チャージポンプ回路の動作を制御する。

【０００６】

【発明の実施の形態】図１には、この発明に係る基板電
圧発生回路の一実施例のブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術により、ダイナミック型ＲＡＭのような半導体集積回
路とともに１つの半導体基板上において形成される。

【０００７】この実施例では、基板電圧ＶＢＢレベルの
安定化のために、周期的なパルス信号を発生させる発振
回路ＯＳＣ、かかる発振パルス信号を伝えるトランスフ
ァＭＯＳ、及びポンピング容量と整流ＭＯＳとが２つず
つ設けられる。つまり、常時ＯＳＣ回路は、半導体集積
回路装置に電源電圧が供給された状態において常時に発
振動作を行うものであり、かかる定常的に形成される発
振パルスは、それに対応されたトランスファＭＯＳと、
ポンピング容量及び整流ＭＯＳにより負の電圧を発生さ
せて、かかる負電圧を基板に供給して基板電圧ＶＢＢを
負電圧にする。

【０００８】上記２つの回路のうちの一方の回路に用い
られる常時動作ＯＳＣは、特に制限されないが、発振パ
ルスの周波数が比較的低く設定され、かつ上記ポンピン
グ容量の容量値が、基板容量に比べて小さく形成される
などにより小さな駆動電流しか流さないようにされる。
例えば、上記ポンピング容量を用いて形成された負電圧
により基板に流れる駆動電流は、上記基板のリーク回路
に流れるリーク電流に見合うように小さくされる。ダイ
ナミック型ＲＡＭのような半導体集積回路が非動作状態
のときには、上記リーク回路により流れるリーク電流に
よって基板電圧ＶＢＢが浅くならないように上記のよう
な常時動作の基板バイアス電圧発生回路により定常的に
電流供給が行われる。

【０００９】上記２つの回路のうちの他方の回路に用い
られるオペレーション時に動作させられるＯＳＣ回路
は、特に制限されないが、発振パルスの周波数が比較的
高く設定され、かつ上記上記ポンピング容量の容量値
が、上記一方の回路のポンピング容量の容量値に比べて
大きく形成されるなどにより比較的大きな駆動電流を流
すようにされる。例えば、上記ポンピング容量を用いて
形成された負電圧により基板に流れる駆動電流は、ダイ
ナミック型ＲＡＭ等の半導体集積回路が動作状態にされ
たときに基板に流れる込む電流よりも大きな電流値にな
るようにされる。

【００１０】上記他方の回路のＯＳＣ回路は、上記のよ
うにオペレーション時に動作させられる。ただし、その
動作は次のセンサ回路の出力により有効／無効になるよ
うに制御される。ハイレベル（Highlevel)センサは、基
板電圧ＶＢＢのレベルが浅すぎることを検出し、上記オ
ペレーション時のＯＳＣ回路の動作を有効にさせるよう
な動作信号を形成する。ロウレベル（Lowlevel) センサ
は、基板電圧ＶＢＢのレベルが深すぎることを検出し、
上記オペレーション時のＯＳＣ回路の動作を無効にさせ
るような停止信号を形成する。

【００１１】つまり、この他方の回路のＯＳＣ回路は、
ダイナミック型ＲＡＭ等の半導体集積回路がアクセスさ
れた状態であって、上記２つのレベルセンサに対応され
た２つのレベルの間に基板バアイス電圧ＶＢＢがあるよ
うに間欠的に動作させられる。具体的には、ＶＢＢレベ
ルが浅すぎるときには、必然的に深すぎることがないか
らハイレベルセンサの出力である動作信号によりＯＳＣ
回路が動作させられて基板バイアス電圧が深くなる方向
に変化させられる。このＯＳＣ回路の動作により、ＶＢ
Ｂレベルが深くなりすぎると、ロウレベルセンサの出力
である停止信号によりＯＳＣ回路の動作が停止させら
れ、ＶＢＢレベルがその電位以下にならないように制御
される。

【００１２】図２には、上記ロウレベルセンサの一実施
例の回路図が示されている。定常的に電源電圧Ｖccのよ
うなハイレベルＨにされる信号ＴＸＴは、インバータ回
路ＩＶ２により反転させられてＰチャンネル型ＭＯＳＦ
ＥＴＱ１のゲートに供給される。これにより、ＭＯＳＦ
ＥＴＱ１はオン状態にされ、抵抗素子として動作させら
れる。このＭＯＳＦＥＴＱ１のオン抵抗値は、基板に流
れる込む電流を必要最小にするため、及び高感度のセン
サ出力を得るために大きな大きな値を持つように設定さ
れる。

【００１３】上記ＭＯＳＦＥＴＱ１のソースは電源電圧
Ｖccに接続され、ドレイン側にＣＭＯＳインバータ構成
のＰチャンネル型ＭＯＳＦＥＴＱ２とＮチャンネル型Ｍ
ＯＳＦＥＴＱ３のが設けられる。上記ＭＯＳＦＥＴＱ２
とＱ３のゲートには、定常的に回路の接地電位のような
ロウレベルにされる信号ＴＸＴＢが供給される。上記Ｎ
チャンネル型ＭＯＳＦＥＴＱ３のソースと基板電圧ＶＢ
Ｂとの間には、レベルシフト用のダイオード形態のＮチ
ャンネル型ＭＯＳＦＥＴＱ４とＱ５及びレベル調整用の
ゲート，ソース及びドレインが接続されたＮチャンネル
型ＭＯＳＦＥＴＱ６が設けられる。

【００１４】上記ＭＯＳＦＥＴＱ６は、図示のようにソ
ース，ゲート及びドレインが共通接続された状態では、
単なる配線としての役割した持たない。それ故、この回
路では、ＭＯＳＦＥＴＱ３のゲート電圧である回路の接
地電位を基準にして、かかるＭＯＳＦＥＴＱ３のしきい
値電圧、ＭＯＳＦＥＴＱ４とＱ５のしきい値電圧の合成
値を基準電位として、基板電圧ＶＢＢがそれより深くな
ると、言い換えるならば、絶対値的に大きなレベルにさ
れると、これらのＭＯＳＦＥＴＱ３〜Ｑ５がオン状態に
なり、ＭＯＳＦＥＴＱ３のドレインをハイレベルからロ
ウレベルに変化させる。

【００１５】上記ＭＯＳＦＥＴＱ３のドレイン出力は、
ナンドゲート回路Ｇ１に供給される。このナンドゲート
回路Ｇ１の他方の入力には、オペレーション時にロウレ
ベルにされる制御信号Ｒ１Ｂがインバータ回路ＩＶ１に
より反転されて供給されており、上記ＭＯＳＦＥＴＱ３
のドレイン出力がロウレベル（“０”）にされることに
より、上記信号Ｒ１Ｂがオペレーション時によるロウレ
ベルであるにもかかわらずに、ナンドゲート回路Ｇ１の
出力を強制的にハイレベルにして、ナンドゲート回路Ｇ
２及びインバータ回路ＩＶ４を介してＯＳＣ回路の発振
動作を停止させるハイレベル（“Ｈ”）の信号を出力す
る。このようにして、オペレーション時に基板電圧ＶＢ
Ｂが上記ロウレベルセンサによりセンスされる電圧より
も深くならないように制御される。

【００１６】上記図２と類似の回路によりハイレベルセ
ンサも構成される。例えば、ＭＯＳＦＥＴＱ５が省略さ
れてＭＯＳＦＥＴＱ４とＱ３のしきい値電圧の合成値に
より浅い電圧に対応されたセンスレベルが形成される。
そして、その出力信号は、前記とは異なり、そのＭＯＳ
ＦＥＴＱ３のドレイン信号がロウレベルからハイレベル
に変化したときに動作信号が形成される。つまり、上記
オプレーション時に動作が有効／無効にされるＯＳＣ回
路は、上記ロウレベルセンサにより動作が停止させら
れ、ハイレベルセンサによってＶＢＢが浅くされたこと
が検出されると動作が再開される。この結果、オペレー
ション時に動作させられるＯＳＣの制御は、上記２つの
レベルセンサにより設定された２つのレベルに対応した
ヒステリシス特性を持つようにされる。

【００１７】ＭＯＳＦＥＴＱ６は、ＭＯＳＦＥＴＱ３〜
Ｑ５のしきい値電圧のプロセスバラツキにより、センス
レベルが絶対値的に小さいくなったときに補正するため
に用いられる。つまり、レーザー光線等によりＭＯＳＦ
ＥＴＱ６のゲートとドレイン間の配線を切断して、ＭＯ
ＳＦＥＴＱ６のしきい値電圧を加えるようにする。ある
いは、マスタースライス方式により、ＭＯＳＦＥＴＱ６
のゲートとドレイン間の配線を選択的に形成するように
して、その半導体集積回路に要求される基板電圧の最大
電圧を設定するように用いる。

【００１８】例えば、マスタースライス方式によりセン
スレベルの設定を行うようにする方法として、ＭＯＳＦ
ＥＴＱ３〜Ｑ６のしきい値電圧が区々となるように形成
しておいて、上記ＭＯＳＦＥＴＱ３を除くＭＯＳＦＥＴ
Ｑ４〜Ｑ６のしきい値電圧の中で使用するものは上記ド
レインとゲート間の電圧を形成しないようにし、使用し
ないものはゲートとドレインとを接続するようにする。
ハイレベルセンサにおいて、上記同様に補正や上記のよ
うなマスタースライス方式によるレベル設定を行うよう
にしてもよい。

【００１９】図３には、この発明に係る昇圧電圧発生回
路の一実施例のブロック図が示されている。同図の各回
路ブロックは、公知の半導体集積回路の製造技術によ
り、ダイナミック型ＲＡＭのような半導体集積回路とと
もに１つの半導体基板上において形成される。

【００２０】この実施例では、昇圧電圧ＶＣＨレベルの
安定化のために、周期的なパルス信号を発生させる発振
回路ＯＳＣ、かかる発振パルス信号を伝えるトランスフ
ァＭＯＳ、及びポンピング容量と整流ＭＯＳとが基板電
圧発生回路と同様に２つずつ設けられる。つまり、常時
ＯＳＣ回路は、半導体集積回路装置に電源電圧が供給さ
れた状態において常時に発振動作を行うものであり、か
かる定常的に形成される発振パルスは、それに対応され
たトランスファＭＯＳと、ポンピング容量及び整流ＭＯ
Ｓにより電源電圧Ｖcc以上に高くされた昇圧電圧を発生
させて、かかる昇圧電圧をキャパシタに供給して昇圧電
圧ＶＣＨを形成する。

【００２１】上記２つの回路のうちの一方の回路に用い
られる常時動作ＯＳＣは、特に制限されないが、発振パ
ルスの周波数が比較的低く設定され、かつ上記ポンピン
グ容量の容量値が、基板容量に比べて小さく形成される
などにより小さな駆動電流しか流さないようにされる。
例えば、上記ポンピング容量を用いて形成された負電圧
によりキャパシタに供給される駆動電流は、上記リーク
回路に流れるリーク電流に見合うように小さくされる。
ダイナミック型ＲＡＭのような半導体集積回路が非動作
状態のときには、上記リーク回路により流れるリーク電
流によって昇圧電圧ＶＣＨが低くならないように上記の
ような常時動作の昇圧電圧発生回路により定常的に電流
供給が行われる。

【００２２】上記２つの回路のうちの他方の回路に用い
られるオペレーション時に動作させられるＯＳＣ回路
は、特に制限されないが、発振パルスの周波数が比較的
高く設定され、かつ上記上記ポンピング容量の容量値
が、上記一方の回路のポンピング容量の容量値に比べて
大きく形成されるなどにより比較的大きな駆動電流を流
すようにされる。例えば、上記ポンピング容量を用いて
形成されたブートストラップ電圧により上記キャパシタ
に供給される駆動電流は、ダイナミック型ＲＡＭ等の半
導体集積回路が動作状態にされたときにワード線選択等
に消費される電流に対応した比較的大きな電流値になる
ようにされる。

【００２３】上記他方の回路のＯＳＣ回路は、上記のよ
うにオペレーション時に動作させられる。ただし、その
動作は次のセンサ回路の出力により有効／無効になるよ
うに制御される。ハイレベル（Highlevel)センサは、昇
圧電圧ＶＣＨのレベルが高すぎることを検出し、上記オ
ペレーション時のＯＳＣ回路の動作を停止にさせるよう
な動作信号を形成する。ロウレベル（Lowlevel) センサ
は、昇圧電圧ＶＣＨのレベルが低すぎることを検出し、
上記オペレーション時のＯＳＣ回路の動作を有効にさせ
るような動作信号を形成する。

【００２４】つまり、この他方の回路のＯＳＣ回路は、
ダイナミック型ＲＡＭ等の半導体集積回路がアクセスさ
れた状態であって、上記２つのレベルセンサに対応され
た２つのレベルの間に昇圧電圧ＶＣＨがあるように間欠
的に動作させられる。具体的には、ＶＣＨレベルが高す
ぎるときには、ハイレベルセンサの出力である停止信号
によりＯＳＣ回路が停止させられて昇圧電圧ＶＣＨがそ
れ以上高くならないようにさせられる。このＯＳＣ回路
の動作停止により、ＶＣＨレベルが低くなりすぎると、
ロウレベルセンサにより形成された動作信号によりＯＳ
Ｃ回路の動作させられ、ＶＣＨレベルがその電位以下に
ならないように制御される。

【００２５】前記の基板電圧発生回路の場合と同様に、
上記オプレーション時に動作が有効／無効にされるＯＳ
Ｃ回路は、上記ハイレベルセンサにより動作が停止させ
られ、ロウレベルセンサによってＶＣＨが低くされたこ
とが検出されると動作が再開される。この結果、オペレ
ーション時に動作させられるＯＳＣの制御は、上記２つ
のレベルセンサにより設定された２つのレベルに対応し
たヒステリシス特性を持つようにされる。

【００２６】上記のように基板電圧発生回路と昇圧電圧
発生回路が、設定されたレベルの範囲内になるように制
御されるものであるので、その半導体集積回路の持つＰ
Ｎ接合等の耐圧に見合った基板電圧や昇圧電圧を形成す
ことができるものとなる。

【００２７】図４と図５には、この発明が適用されるダ
イナミック型ＲＡＭの一実施例のブロック図が示されて
いる。図４には、メモリアレイとその周辺選択回路が示
され、図５にはアドレスバッファや入出力バッファのよ
うな入出力インターフェイス部とタイミング制御部が示
されている。同図の各回路ブロックは、公知の半導体集
積回路の製造技術により、１個の半導体基板上において
形成される。

【００２８】図４において、２つのメモリマットＭＡＴ
０とＭＡＴ１に挟まれてセンスアンプＳＡ０１が設けら
れる。すなわち、センスアンプＳＡ０１は、２つのメモ
リマットＭＡＴ０とＭＡＴ１に対して選択的に用いられ
るシェアードセンスアンプとされる。センスアンプＳＡ
０１の入出力部には、図示しないが選択スイッチが設け
られてメモリマットＭＡＴ０又はＭＡＴ１の実質的に平
行に配置された相補ビット線（又は相補データ線あるい
は相補ディジット線と呼ばれることもある）に接続され
る。

【００２９】他のメモリマットＭＡＴ２，ＭＡＴ３や、
ＭＡＴ４，ＭＡＴ５及びＭＡＴ６，ＭＡＴ７もそれぞれ
一対とされて、それぞれにセンスアンプＳＡ２３，ＳＡ
４５及びＳＡ６７が共通に設けられる。上記のような合
計８個のメモリマットＭＡＴ０〜ＭＡＴ７と４個のセン
スアンプＳＡ０１〜ＳＡ６７により、１つのメモリアレ
イＭＡＲＹ０が構成される。このメモリアレイＭＡＲＹ
０に対してＹデコーダＹＤＥＣが設けられる。Ｙデコー
ダＹＤＥＣを挟んで対称的にメモリアレイＭＡＲＹ１が
設けられる。このメモリアレイＭＡＲＹ１は、内部構成
が省略されているが、上記メモリアレイＭＡＲＹ０と同
様な構成にされる。上記のような回路ブロックを基本と
して、メモリ容量において複数組が設けられる。

【００３０】各メモリマットＭＡＴ０〜ＭＡＴ７におい
て、デコーダＸＤ０〜ＸＤ７が設けられる。これらのデ
コーダＸＤ０〜ＸＤ７は、プリデコーダ回路ＸＰＤの出
力信号ＡＸｉを解読して４本分のワード線選択信号を形
成する。このデコーダＸＤ０〜ＸＤ７と次に説明するマ
ット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７
の出力信号とによってワード線の選択信号を形成するワ
ードドライバＷＤ０〜ＷＤ７が設けられる。このワード
ドライバには、欠陥救済のための予備のワード線に対応
したワードドライバも含まれる。

【００３１】上記一対のメモリマットＭＡＴ０，ＭＡＴ
１に対応してマット制御回路ＭＡＴＣＴＴＬ０１が設け
られる。他の対とされるメモリマットＭＡＴ２，ＭＡＴ
３〜ＭＡＴ６，ＭＡＴ７に対しても同様なマット制御回
路ＭＡＴＣＴＲＬ２３，ＭＡＴＣＴＲＬ４５，ＭＡＴＣ
ＴＲＬ６７が設けられる。マット制御回路ＭＡＴＣＴＲ
Ｌ０１〜ＭＡＴＣＴＲＬ６７は、マット選択信号ＭＳｉ
と信号ＸＥ及びセンス動作タイミング信号φＳＡ及び下
位２ビットのアドレス信号の解読信号とを受けて、選択
されたメモリマットに対した１つのマット制御回路にお
いて、４本のワード線の中の１本を選択する選択信号Ｘ
ｉＢ等を出力する。

【００３２】この他に、マット制御回路ＭＡＴＣＴＲＬ
０１〜ＭＡＴＣＴＲＬ６７は、上記選択されたメモリマ
ットに対応して左右いずれかのメモリマットに対応した
ビット線選択スイッチをオン状態のままとし、非選択の
メモリマットに対応したビット線選択スイッチをオフ状
態にする選択信号や、センスアンプの増幅動作を開始さ
せるタイミング信号を出力する。

【００３３】不良ワード線へのアクセスが行われたとき
には、信号ＸＥのロウレベルにより上記選択信号ＸｉＢ
等を出力が禁止されるので不良ワード線の選択動作が停
止される。これに代えて、冗長回路側の選択信号ＸＲｉ
Ｂが形成されるので、予備のワード線が選択状態にされ
る。

【００３４】図５において、タイミング制御回路ＴＧ
は、外部端子から供給されるロウアドレスストローブ信
号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、
ライトイネーブル信号／ＷＥ及びアウトプットイネーブ
ル信号／ＯＥを受けて、動作モードの判定、それに対応
して内部回路の動作に必要な各種のタイミング信号を形
成する。この明細書及び図面では、／はロウレベルがア
クティブレベルであることを意味するのに用いている。

【００３５】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、後述するようなロウ系の選択動作のため
に使用される。タイミング信号φＸＬは、ロウ系アドレ
スを取り込んで保持させる信号であり、ロウアドレスバ
ッファＲＡＢに供給される。すなわち、ロウアドレスバ
ッファＲＡＢは、上記タイミング信号φＸＬによりアド
レス端子Ａ０〜Ａｉから入力されたアドレスを取り込ん
でラッチ回路に保持させる。

【００３６】タイミング信号φＹＬは、カラムウ系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。

【００３７】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
ではオートリフレッシュとセルフリフレッシュを持つよ
うにされる。

【００３８】タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。

【００３９】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。

【００４０】タイミング信号φＭＳは、マット選択動作
を指示する信号であり、ロウアドレスバッファＲＡＢに
供給され、このタイミングに同期してマット選択信号Ｍ
Ｓｉが出力される。タイミング信号φＳＡは、センスア
ンプの動作を指示する信号である。このタイミング信号
φＳＡに基づいて、センスアンプの活性化パルスが形成
されることの他、相補ビット線のプリチャージ終了動作
や、非選択のメモリマット側のビット線を切り離す動作
の制御信号を形成するにも用いられる。

【００４１】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＤＥが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良ワード線の選択動作を禁止させるとともに、信号ＸＥ
Ｂをハイレベルにして、１つの予備ワード線を選択する
選択信号ＸＲｉＢを出力させる。図２では省略されてい
るけれども、上記ロウ系の回路と同様な回路がカラム系
にも設けられており、それによって不良ビット線に対す
るメモリアクセスを検出すると、カラムデコーダＹＤに
よる不良ビット線の選択動作を停止させ、それに代え
て、予備に設けられているビット線を選択する選択信号
が形成される。

【００４２】電圧発生回路ＶＧは、前記図１と図２から
なるような基板電圧発生回路と昇圧電圧発生回路であ
り、基板電圧ＶＢＢと昇圧電圧ＶＣＨとを形成する。こ
の場合、基板電圧発生回路と昇圧電圧発生回路におい
て、常時動作するＯＳＣは、共通化して用いられる。こ
れにより、回路の簡素化と電流消費を少なくすることが
できる。

【００４３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 周期的なパルス信号によりチャージホンプ回路
を駆動して内部電圧を発生させ、第１と第２のレベルセ
ンサにより上記内部電圧をモニターして上記内部電圧が
設定された上限値と下限値の間となるように上記チャー
ジポンプ回路の動作を制御することにより、素子等の耐
圧破壊を防止することができるという効果が得られる。

【００４４】（２） 上記電圧発生部と制御部を、基板
バックバイアス電圧を形成する第１の回路と、外部端子
から供給される電源電圧に対して昇圧された昇圧電圧を
形成する第２の回路により構成することにより、基板電
圧及び昇圧電圧の両方による素子破壊等を防止すること
ができるという効果が得られる。

【００４５】（３） 上記第１と第２の回路に対応され
たチャージポンプ回路は、比較的小さな電流供給能力し
かもたずに定常的に発生されるパルス信号により定常的
に動作させられる第１のチャージポンプ回路と、上記制
御部により形成された制御信号により間欠的に発生され
られるパルス信号に対応して間欠的に動作させられる第
２のチャージポンプ回路とにより構成することにより、
動作モードに応じた電流供給ができるから内部電圧の安
定化も図れるという効果が得られる。

【００４６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、リー
ク電流に見合った定常的に動作させられる回路を省略し
て、基板電圧又は昇圧電圧のレベルセンス出力によりそ
れぞれが所定の設定幅の範囲内にあるように制御するも
のであってもよい。昇圧電圧が不要な半導体集積回路
や、基板電圧が不要な半導体集積回路ではそれぞれを省
略できるものである。

【００４７】周期的なパルスは、電源電圧の供給により
定常的に動作させられる１つの発振回路の出力パルスを
ゲート回路を通して間欠的にチャージポンプ回路に供給
するようにして、オプレーション時にレベルセンサの出
力により電圧発生回路を間欠的に動作制御するものであ
ってもよい。この発明は、基板電圧発生回路や昇圧電圧
発生回路を備えた半導体集積回路装置に広く利用でき
る。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、周期的なパルス信号により
チャージホンプ回路を駆動して内部電圧を発生させ、第
１と第２のレベルセンサにより上記内部電圧をモニター
して上記内部電圧が設定された上限値と下限値の間とな
るように上記チャージポンプ回路の動作を制御すること
により、素子等の耐圧破壊を防止することができる。

【００４９】上記電圧発生部と制御部を、基板バックバ
イアス電圧を形成する第１の回路と、外部端子から供給
される電源電圧に対して昇圧された昇圧電圧を形成する
第２の回路により構成することにより、基板電圧及び昇
圧電圧の両方による素子破壊等を防止することができ
る。

【００５０】上記第１と第２の回路に対応されたチャー
ジポンプ回路は、比較的小さな電流供給能力しかもたず
に定常的に発生されるパルス信号により定常的に動作さ
せられる第１のチャージポンプ回路と、上記制御部によ
り形成された制御信号により間欠的に発生されられるパ
ルス信号に対応して間欠的に動作させられる第２のチャ
ージポンプ回路とにより構成することにより、動作モー
ドに応じた電流供給ができるから内部電圧の安定化も図
れる。

【図面の簡単な説明】

【図１】この発明に係る基板電圧発生回路の一実施例を
示すブロック図である。

【図２】図１のロウレベルセンサの一実施例を示す回路
図である。

【図３】この発明に係る昇圧電圧発生回路の一実施例を
示すブロック図である。

【図４】この発明が適用されるダイナミック型ＲＡＭに
おけるメモリアレイとその周辺選択回路の一実施例を示
すブロック図である。

【図５】この発明が適用されるダイナミック型ＲＡＭに
おける入出力インターフェイス部とタイミング制御部を
示すブロック図である。

【符号の説明】 Ｑ１〜Ｑ６…ＭＯＳＦＥＴ、ＩＶ１〜ＩＶ４…インバー
タ回路、Ｇ１，Ｇ２…ゲート回路、ＭＡＴ０〜ＭＡＴ７
…メモリマット、ＭＡＲＹ０，ＭＡＲＹ１…メモリアレ
イ、ＸＤ０〜ＸＤ７…デコーダ回路、ＷＤ０〜ＷＤ７…
ワードドライバ、ＳＡ０１〜ＳＡ６７…センスアンプ、
ＸＤＥＣ…ロウデコーダ回路、ＡＲＹＣＴＲＬ…アレイ
制御回路、ＹＤＥＣ…カラムデコーダ回路、ＭＡＴＣＴ
ＲＬ０〜ＭＡＴＣＴＲＬ３…マット制御回路、ＴＧ…タ
イミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウ
アドレスバッファ、ＣＡＢ…カラムアドレスバッファ、
ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレ
スカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、
Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 三村 晃満 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 周期的なパルス信号をチャージホンプ回
   路を駆動して内部電圧を発生する電圧発生部と、かかる
   電圧発生部により形成された内部電圧と所望の下限電圧
   と上限電圧とをそれぞれ比較する第１と第２のレベルセ
   ンサと、かかるレベルセンサの出力信号により上記内部
   電圧が上記上限値と下限値の間に設定されるように上記
   チャージポンプ回路の動作を制御する制御部とを含む内
   部電圧発生回路を備えてなることを特徴とする半導体集
   積回路装置。
2. 【請求項２】 上記電圧発生部と制御部は、基板バック
   バイアス電圧を形成する第１の回路と、外部端子から供
   給される電源電圧に対して昇圧された昇圧電圧を形成す
   る第２の回路からなるものであることを特徴とする請求
   項１の半導体集積回路装置。
3. 【請求項３】 上記第１と第２の回路に対応されたチャ
   ージポンプ回路は、比較的小さな電流供給能力しかもた
   ずに定常的に発生されるパルス信号により定常的に動作
   させられる第１のチャージポンプ回路と、上記制御部に
   より形成された制御信号により間欠的に発生されるパル
   ス信号に対応して間欠的に動作させられる第２のチャー
   ジポンプ回路とを備えるものであることを特徴とする請
   求項２の半導体集積回路装置。