JP2010152995A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置1は、半導体基板に形成されたしきい値調整対象のMOSトランジスタと、該MOSトランジスタのレプリカトランジスタと、レプリカトランジスタが所与の設計値の電流を流すのに要するゲート−ソース間電圧をモニタするモニタ回路10と、モニタ回路10の出力に基づいて上記MOSトランジスタの基板電圧VBBを生成する負電圧ポンプ回路20と、基板電圧VBBが所定値を超えたことに応答して、モニタ回路10のモニタ結果にかかわらず負電圧ポンプ回路20の動作を規定するリミッタ回路30とを備える。
【選択図】図1
Description
A2〜A4 コンパレータ
BL,/BL ビット線
C1,C2 キャパシタ
I1 OR回路
I2 AND回路
IMa ドレイン電流Idaの設計値
IMb ドレイン電流Idbの設計値
Ida NチャンネルMOSトランジスタTr5のドレイン電流
Idb PチャンネルMOSトランジスタTr3のドレイン電流
M0 NチャンネルMOSトランジスタTr5のレプリカトランジスタ
M1 PチャンネルMOSトランジスタTr3のレプリカトランジスタ
MC1,MC2 メモリセル
PL プレート配線
S1 基板
SA センスアンプ
SAN 低位側駆動配線
SAP 高位側駆動配線
Tr1,Tr2 セルトランジスタ
Tr3,Tr4,121,123,134〜136,140,148〜149,153,156,160〜162 PチャンネルMOSトランジスタ
Tr5,Tr6,132,133,139,144〜147,154,155,157〜159 NチャンネルMOSトランジスタ
VBB 基板電圧
VDLa NチャンネルMOSトランジスタTr5のソース−ドレイン間電圧
VDLb PチャンネルMOSトランジスタTr3のソース−ドレイン間電圧
VRa NチャンネルMOSトランジスタTr5のゲート−ソース間電圧
VRa1 基板電圧VBBの上限値
VRa2 基板電圧VBBの下限値
VRb PチャンネルMOSトランジスタTr3のゲート−ソース間電圧
VRb1 基板電圧VNWの下限値
VRb2 基板電圧VNWの上限値
WL1,WL2 ワード線
1 半導体装置
10 モニタ回路
11 定電流源
20 負電圧ポンプ回路
30 リミッタ回路
40 正電圧ポンプ回路
101〜104 n+拡散層
105〜108 p+拡散層
111,113,115 ゲート絶縁膜
112,114,116 ゲート電極
122,137 抵抗
130,141 差動増幅回路
131,143 出力回路
138 キャパシタ
142 増幅回路
Claims (10)
- 半導体基板に形成された第1のMOSトランジスタと、
前記第1のMOSトランジスタのレプリカトランジスタと、
前記レプリカトランジスタが所与の設計値の電流を流すのに要するゲート−ソース間電圧をモニタするモニタ回路と、
前記モニタ回路の出力に基づいて前記第1のMOSトランジスタの基板電圧を生成する電圧生成回路と、
前記基板電圧が所定値を超えたことに応答して、前記モニタ回路のモニタ結果にかかわらず前記電圧生成回路の動作を規定するリミッタ回路とを備えることを特徴とする半導体装置。 - 前記リミッタ回路は、前記基板電圧が第1のレベルより高い場合に、前記モニタ回路のモニタ結果にかかわらず前記電圧生成回路を活性化させることを特徴とする請求項1に記載の半導体装置。
- 前記リミッタ回路は、前記基板電圧が第2のレベルより低い場合に、前記モニタ回路のモニタ結果にかかわらず前記電圧生成回路を非活性化させることを特徴とする請求項1又は2に記載の半導体装置。
- 前記モニタ回路は、前記レプリカトランジスタに前記所与の設計値の電流を供給する定電流回路と、前記レプリカトランジスタのソース−ドレイン間電圧を一定に保つオペアンプとを含んでいることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記所与の設計値は、前記第1のMOSトランジスタがオフ状態である場合の、該第1のMOSトランジスタのドレイン電流の設計値であることを特徴とする請求項4に記載の半導体装置。
- 前記所与の設計値は、前記第1のMOSトランジスタがオン状態である場合の、該第1のMOSトランジスタのドレイン電流の設計値であることを特徴とする請求項4に記載の半導体装置。
- 複数の前記レプリカトランジスタを備え、
前記モニタ回路は、前記複数のレプリカトランジスタそれぞれが前記所与の設計値の電流を流すのに要するゲート−ソース間電圧の平均値をモニタすることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。 - 前記半導体基板に形成され、前記電圧生成回路によって生成される電圧が基板に供給される第2のMOSトランジスタをさらに備え、
前記第1及び第2のMOSトランジスタは、互いに異なる回路ブロックに形成された異なる機能を持つ回路をそれぞれ構成していることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。 - 前記第1及び第2のMOSトランジスタは前記半導体基板に形成された同じウェル内に形成されており、前記電圧生成回路によって生成される電圧が前記ウェルに供給されることを特徴とする請求項8に記載の半導体装置。
- 前記第1のMOSトランジスタはセンスアンプを構成するトランジスタであり、前記第2のMOSトランジスタはメモリセルを構成するトランジスタであり、前記センスアンプと前記メモリセルはビット線を介して接続されていることを特徴とする請求項8又は9に記載の半導体装置。
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JP5529450B2 (ja) * | 2009-07-15 | 2014-06-25 | スパンション エルエルシー | ボディバイアス制御回路及びボディバイアス制御方法 |
US8970289B1 (en) * | 2012-01-23 | 2015-03-03 | Suvolta, Inc. | Circuits and devices for generating bi-directional body bias voltages, and methods therefor |
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US20150015326A1 (en) * | 2013-07-11 | 2015-01-15 | Samsung Display Co., Ltd. | Bulk-modulated current source |
KR20160069844A (ko) * | 2014-12-09 | 2016-06-17 | 에스케이하이닉스 주식회사 | 전압 생성 장치 |
CN109845110B (zh) * | 2016-07-22 | 2024-04-02 | 瑞士Csem电子显微技术研发中心 | 用于补偿模拟和/或数字电路的pvt变化的补偿装置 |
WO2018182638A1 (en) * | 2017-03-30 | 2018-10-04 | Exar Corporation | Adaptive body biasing in cmos circuits to extend the input common mode operating range |
GB201906204D0 (en) * | 2019-05-02 | 2019-06-19 | Nordic Semiconductor Asa | Voltage monitoring |
US11336246B1 (en) | 2021-03-25 | 2022-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Amplifier circuit |
CN113489477B (zh) * | 2021-07-02 | 2024-04-02 | 山东汉旗科技有限公司 | 新型的pmos管衬底切换电路控制方法及系统 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07176622A (ja) * | 1993-12-20 | 1995-07-14 | Nippon Telegr & Teleph Corp <Ntt> | Mos型電界効果トランジスタ集積回路 |
JPH09161480A (ja) * | 1995-12-01 | 1997-06-20 | Hitachi Ltd | 半導体集積回路装置 |
JP2004165649A (ja) * | 2002-10-21 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
WO2004077673A1 (ja) * | 2003-02-25 | 2004-09-10 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
JP2005197411A (ja) * | 2004-01-06 | 2005-07-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
JP2010232583A (ja) * | 2009-03-30 | 2010-10-14 | Elpida Memory Inc | 半導体装置 |
JP2010232584A (ja) * | 2009-03-30 | 2010-10-14 | Elpida Memory Inc | 半導体装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7161401B2 (en) * | 2004-02-27 | 2007-01-09 | Broadcom Corporation | Wide output-range charge pump with active biasing current |
US7501880B2 (en) * | 2005-02-28 | 2009-03-10 | International Business Machines Corporation | Body-biased enhanced precision current mirror |
US8067976B2 (en) * | 2005-08-02 | 2011-11-29 | Panasonic Corporation | Semiconductor integrated circuit |
US7504876B1 (en) * | 2006-06-28 | 2009-03-17 | Cypress Semiconductor Corporation | Substrate bias feedback scheme to reduce chip leakage power |
JP2008059680A (ja) | 2006-08-31 | 2008-03-13 | Hitachi Ltd | 半導体装置 |
US7924087B2 (en) * | 2008-05-20 | 2011-04-12 | Mediatek Inc. | Reference buffer circuit |
US7994846B2 (en) * | 2009-05-14 | 2011-08-09 | International Business Machines Corporation | Method and mechanism to reduce current variation in a current reference branch circuit |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07176622A (ja) * | 1993-12-20 | 1995-07-14 | Nippon Telegr & Teleph Corp <Ntt> | Mos型電界効果トランジスタ集積回路 |
JPH09161480A (ja) * | 1995-12-01 | 1997-06-20 | Hitachi Ltd | 半導体集積回路装置 |
JP2004165649A (ja) * | 2002-10-21 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
WO2004077673A1 (ja) * | 2003-02-25 | 2004-09-10 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
JP2005197411A (ja) * | 2004-01-06 | 2005-07-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
JP2010232583A (ja) * | 2009-03-30 | 2010-10-14 | Elpida Memory Inc | 半導体装置 |
JP2010232584A (ja) * | 2009-03-30 | 2010-10-14 | Elpida Memory Inc | 半導体装置 |
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