JP2005197411A - 半導体集積回路装置 - Google Patents

Abstract

【課題】プロセスの製造ばらつき、温度、電源電圧において半導体集積回路２Ａにおけるリーク電流による消費電力の増大を削減する。
【解決手段】所定の機能動作を行う複数の機能ＭＯＳＦＥＴを具備した回路本体２１及び機能ＭＯＳＦＥＴの特性をモニタする複数のモニタＮＭＯＳＦＥＴ２３を具備したモニタ回路２２Ａを備えた半導体集積回路２Ａと、モニタＮＭＯＳＦＥＴ２３のリーク電流に対応したリークデータを検出して出力するリーク電流検出回路３と、複数のリークデータから回路本体２１におけるリーク電流を最小にするリークデータを抽出し、これを印加電圧データとして出力する比較演算回路４と、機能ＭＯＳＦＥＴに印加するソース−ドレイン間電圧を印加電圧データに基づき設定して出力する印加電圧出力回路５Ａとを設ける。
【選択図】図１

Description

本発明は、絶縁ゲート型電界効果トランジスタのリーク電流を抑制して消費電力の削減を図る半導体集積回路装置に関する。

半導体集積回路においては、多数の絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴと略記する）が設けられると共に、微細化プロセスによりチャネル長を短くし、ゲート酸化膜厚を薄くする等により高集積化や動作速度の向上が図られているが、閾値の低下や電力消費量に対するリーク電流の占める割合が大きくなり、その対策が望まれている。

閾値やリーク電流は、ソース−基板間電圧やソース−ドレイン間電圧を調整することによりある程度制御できることは周知の事実であるが、近年の研究ではこの電圧をある電圧値以下にすると、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）やＢＴＢＴ（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）等により、かえってリーク電流が増大することが指摘されている（非特許文献１参照）。

そこで、ソース−基板間電圧に一定の制限値を設けて、電圧がこの制限値を超えないようにすることでリーク電流の抑制を図る技術が提案されている（特許文献１参照）。

Ａ．Ｋｅｓｈａｖａｓｒｚｉ、他７名、"Ｅｆｆｅｃｔｉｖｅｎｅｓｓ ｏｆ Ｒｅｖｅｒｓｅ Ｂｏｄｙ Ｂｉａｓ ｆｏｒ Ｌｅａｋａｇｅ Ｃｏｎｔｒｏｌ ｉｎ Ｓｃａｌｅｄ Ｄｕａｌ Ｖｔ ＣＭＯＳ ＩＣｓ"、ＩＳＬＰＥＤ’０１ ＰＰ２０７−２１１ 特願２００３−３５８８９１号

しかしながら、微細化プロセスが進むにつれて十分な精度でプロセスのばらつきを抑制することが困難になっており、リーク電流の抑制に最適なソース−基板間電圧がばらつき、上記特許文献１におけるように一定の制限値を設けてソース−基板間電圧を設定する構成では、却ってリーク電流が増大する場合があった。さらに、リーク電流は温度依存性を持つため、素子温度に関係なくソース−基板間電圧やソース−ドレイン間電圧を設定すると、十分にリーク電流を抑制できない問題があった。
このようにプロセスのばらつきのみならず、温度条件や、電源電圧によっても、電流リークの低減に最適なソース−基板間電圧もソース−ドレイン間電圧も異なるという問題があった。

そこで、本発明は、プロセスにばらつきが存在する場合でも、ＧＩＤＬ現象やＢＴＢＴ現象によるリーク電流を増大させることなくリーク電流を抑制し、さらに素子温度に応じてリーク電流を抑制して消費電力の削減を図ることのできる半導体集積回路装置を提供することを目的とする。

本発明の半導体集積回路装置は、所定の機能動作を行う複数の機能ＭＯＳＦＥＴを具備した回路本体及び機能ＭＯＳＦＥＴの特性をモニタする複数のモニタＭＯＳＦＥＴを具備したモニタ回路を備えた半導体集積回路と、モニタＭＯＳＦＥＴのリーク電流に対応を検出して、これをリークデータとして出力するリーク電流検出回路と、複数のリークデータから回路本体におけるリーク電流を最小にするリークデータを抽出し、これを印加電圧データとして出力する比較演算回路と、機能ＭＯＳＦＥＴに印加する電圧を印加電圧データに基づき設定して出力する印加電圧出力回路とを有することを特徴とするものである。

上記構成により、リークデータからリーク電流を最小にする印加電圧データを抽出して、これに基づき印加電圧を設定して回路本体に印加するため、プロセスにばらつきが存在する場合でも、またＧＩＤＬ現象やＢＴＢＴ現象によるリーク電流の増大を防止しながら消費電力の削減ができるようになる。

また、本発明の半導体集積回路装置は、前記印加電圧出力回路が設定出力する印加電圧が、ソース−ドレイン間電圧であるものを含む。

上記構成により、リークデータからリーク電流を最小にするソース−ドレイン間電圧を抽出設定して回路本体に印加するので、プロセスにばらつきが存在する場合でも、またＧＩＤＬ現象やＢＴＢＴ現象によるリーク電流の増大を防止しながら消費電力を削減することができる。

また、本発明の半導体集積回路装置は、印加電圧出力回路が設定出力する印加電圧が、ソース−基板間電圧であるものを含む。

上記構成により、リークデータからリーク電流を最小にするソース−基板間電圧を抽出設定して回路本体に印加するため、ＧＩＤＬ現象やＢＴＢＴ現象によるリーク電流の増大を防止しながら消費電力を削減することができる。

また、本発明の半導体集積回路装置は、比較演算回路が、リークデータを取込んで前値として保持するデータ保持回路と、リークデータを即値として取込むと共に、データ保持回路に保持されている前値を取込んで、これらを比較して印加電圧データを抽出して出力する比較回路とを備えるものを含む。

上記構成により、比較回路で複数のリークデータの取込みを順次行い、データ保持回路で保持した前値と比較するので、リークデータの取込線の数を少なくすることができ、複数のモニタＭＯＳＦＥＴに対応して複数の取込線を設ける場合に比べ、取込線形成面積を小さくすることが可能になる。

また、本発明の半導体集積回路装置は、比較回路が、即値と前値とを比較した結果、即値が前値より小さい場合にはソース−基板間電圧の絶対値を大きくし、即値が前値より大きい場合にはソース−基板間電圧の絶対値を小さくし、即値と前値とが等しい場合にはソース−基板間電圧を維持する印加電圧データを出力するものを含む。

上記構成により、リークデータの取込線の数を少なくして取込線形成面積を小さくしながら、即値と前値とを比較してソース−基板間電圧を抽出設定することが可能になる。

また、本発明の半導体集積回路装置は、比較回路が、即値と前値とを比較した結果、即値が前値より小さい場合にはソース−ドレイン間電圧の絶対値を大きくし、即値が前値より大きい場合にはソース−ドレイン間電圧の絶対値を小さくし、即値と前値とが等しい場合にはソース−ドレイン間電圧を維持する印加電圧データを出力するものを含む。

上記構成により、リークデータの取込線の数を少なくして取込線形成面積を小さくしながら、即値と前値とを比較してソース−ドレイン間電圧を抽出設定することが可能になる。

また、本発明の半導体集積回路装置は、データ保持回路が、前値を格納するレジスタを備えたものを含む。

上記構成により、半導体集積回路装置の製造プロセスで同時に形成できるレジスタを設けたので、別途格納手段を設ける場合に比べ安価になると共に、高速に印加電圧データの抽出が行えるようになる。

また、本発明の半導体集積回路装置は、レジスタが、アナログデータを取り込み保持するサンプルホールド回路を備えるものを含む。

上記構成により、リークデータをディジタル変換等の処理を施すことなく直接取込むことができ、印加電圧データの抽出を高速に行うことができる。

また、本発明の半導体集積回路装置は、比較演算回路は、ソース−基板間電圧の絶対値を大きくしたか小さくしたかを示す増減情報を保持し、絶対値を大きくしたことを示す情報が増減情報に設定された後の前値と即値との比較結果で、即値が前値より小さい場合は当該ソース−基板間電圧の絶対値を大きくし、即値が前値より大きい場合は当該ソース−基板間電圧の絶対値を小さくし、また絶対値を小さくしたことを示す情報が増減情報に設定された後の前値と即値との比較結果で、即値が前値より小さい場合は当該ソース−基板間電圧の絶対値を小さくし、即値が前値より大きい場合は当該ソース−基板間電圧の絶対値を大きくする印加電圧データを出力するものを含む。

上記構成により、リークデータの取込線の数を少なくして取込線形成面積を小さくしながら、増減情報に対応して即値と前値との比較結果によりソース−基板間電圧を抽出設定するので、高精度にソース−基板間電圧の抽出が可能になる。

また、本発明の半導体集積回路装置は、モニタＭＯＳＦＥＴを、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとのいずれか１種類のＭＯＳＦＥＴで形成したものを含む。

上記構成により、モニタＭＯＳＦＥＴとして、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを混在した、例えばＣＭＯＳＦＥＴを用いないので、リーク電流にゲート電流を含まなくすることができ、印加電圧設定条件の信頼性が向上する。

また、本発明の半導体集積回路装置は、モニタＭＯＳＦＥＴを、機能ＭＯＳＦＥＴと同じプロセス仕様で形成したものを含む。

上記構成により、プロセスのばらつきが存在しても、機能ＭＯＳＦＥＴの特性を忠実にモニタすることができ印加電圧設定条件の信頼性が向上する。

また、本発明の半導体集積回路装置は、回路本体が、複数の機能ＭＯＳＦＥＴからなるＭＯＳＦＥＴブロックを複数備え、モニタＭＯＳＦＥＴを各ＭＯＳＦＥＴブロックにおける機能ＭＯＳＦＥＴと同じデバイス仕様で形成したものを含む。

上記構成により、リークデータから例えばチャネル長やチャネル幅等のデバイス仕様に依存する成分を除くことができ印加電圧設定条件の信頼性が向上する。

また、本発明の半導体集積回路装置は、印加電圧出力回路が、回路本体に比較演算回路からの印加電圧データに基づき印加電圧を設定して出力するか否かを指示するモード切替信号を受付けるようにしたものを含む。

上記構成により、高速動作が必要とされない場合には、リーク電流の抑制を優先することが可能になり、効果的に消費電力の削減が可能になる。

また、本発明の半導体集積回路装置は、半導体集積回路の温度を検出し、該温度が所定温度に達した場合に、リーク電流検出回路、比較演算回路及び印加電圧出力回路を動作させる温度検出回路を設けたものを含む。

上記構成により、例えば装置が温度の高い環境に置かれたような外部環境が変動した場合に、リーク電流の増大を抑制することが可能になり、効果的に消費電力の削減が可能になる。

また、本発明の半導体集積回路装置は、半導体集積回路の電源電圧を検出し、該電源電圧が所定値に達した場合に、リーク電流検出回路、比較演算回路及び印加電圧出力回路を動作させる電源電圧検出回路を設けたものを含む。

上記構成により、例えば電源電圧が変動したような外部環境が変動した場合に、リーク電流の増大を抑制することが可能になり、効果的に消費電力の削減が可能になる。

また、本発明の半導体集積回路装置は、印加電圧出力回路が、回路本体に出力する印加電圧の上限電圧または下限電圧のリミット値を保持するリミット値格納手段を備えて、機能ＭＯＳＦＥＴの印加電圧がリミット値に達した場合には、当該印加電圧をリミット値に維持するようにしたものを含む。

上記構成により、印加電圧が半導体集積回路の信頼性から決まるリミット値を超えることがなくなるので、信頼性を保つことが可能になる。

また、本発明の半導体集積回路装置は、データ保持回路は、比較回路の出力値が変化した場合に、リークデータを新たに取込むようにしたものを含む。

上記構成により、リーク電流が増減したような場合にのみ、印加電圧データの抽出が行われるようになり、リーク電流の増大を抑制しながら消費電力を削減することが可能になる。

また、本発明の半導体集積回路装置は、時間を計時する計時装置を備え、該計時装置が所定時間を計時すると少なくとも印加電圧データの抽出を行うようにしたものを含む。

上記構成により、装置の系時劣化等によるリーク電流の増大を防止することができ、効果的に消費電力を削減することが可能になる。

また、本発明の半導体集積回路装置は、少なくとも製品保証期間を格納する不揮発性メモリを設けたものを含む。

上記構成により、不揮発性メモリに製品保証期間を格納するため、信頼性年度でのリーク電流の抑制が可能になり、効果的に消費電力を削減することが可能になると共に信頼性が向上する。

また、本発明の半導体集積回路装置は、印加電圧データが不揮発メモリに格納されて、起動時等の外部環境が変化した場合には該不揮発メモリに格納された印加電圧データを印加電圧出力回路に出力するようにしたものを含む。

上記構成により、不揮発性メモリに印加電圧データを格納するため、この印加電圧データが変動した場合にリーク電流の抑制が可能になり、効果的に消費電力を削減することが可能になる。

また、本発明の半導体集積回路装置は、電源電圧検出回路又は温度検出回路で検出した検出値を、不揮発メモリに格納するようにしたものを含む。

上記構成により、不揮発性メモリに電源電圧や温度等の外部環境に対応する検出値を格納するため、この外部環境の変動に対応したリーク電流の抑制が可能になり、効果的に消費電力を削減することが可能になる。

本発明によれば、リークデータからリーク電流を最小にする印加電圧データを抽出して、これに基づき設定して回路本体に印加するので、プロセスにばらつきが存在する場合でも、ＧＩＤＬ現象やＢＴＢＴ現象によるリーク電流を増大させることなくリーク電流の抑制し、さらに素子温度に応じてリーク電流を抑制して消費電力の削減を図ることが可能になる。

本発明の実施の形態を図を参照して説明する。
（第１の実施の形態）
図１は、本第１の実施の形態にかかる半導体集積回路装置１Ａの概略構成を示すブロック図で、半導体集積回路２Ａ、リーク電流検出回路３、比較演算回路４及び印加電圧出力回路５Ａを備えている。

半導体集積回路２Ａは、複数のＭＯＳＦＥＴが設けられてマイクロプロセッサやデジタルシグナルプロセッサ等の所定の機能動作を行う回路本体２１と、この回路本体２１のＭＯＳＦＥＴと同じプロセス仕様のＭＯＳＦＥＴが設けられたモニタ回路２２Ａとを備えて、モニタ回路２２ＡにおけるＭＯＳＦＥＴ（以下、モニタＭＯＳＦＥＴと記載する）のリーク電流を検出して、その検出結果に基づき回路本体２１のＭＯＳＦＥＴ（以下、機能ＭＯＳＦＥＴと記載する）のソース−基板間電圧等が調整できるようになっている。

なお、ＭＯＳＦＥＴとしては、Ｎ型ＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと記載する）及びＰ型ＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴと記載する）があり、以下においてはＮＭＯＳＦＥＴの場合を例に説明するが、ＰＭＯＳＦＥＴの場合についても同様に処理することができる。そこで、特にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを区別する必要がある場合には、ＰＭＯＳＦＥＴについて特記するとし、原則としてエンハンスメント型のＮＭＯＳＦＥＴを例に説明する。

モニタＭＯＳＦＥＴは、製造過程が単一であることが望ましく、デュアル閾値のＭＯＳＦＥＴをモニタＭＯＳＦＥＴとする場合には、それぞれの閾値に対してリーク電流をモニタし、それぞれに適正な電圧を印加することが望ましい。

また、モニタＭＯＳＦＥＴとしては、単体のＭＯＳＦＥＴが望ましい。これは図２のようなＰＭＯＳＦＥＴ１１とＮＭＯＳＦＥＴ１２とからなるＣＭＯＳ構成をモニタＭＯＳＦＥＴとすると、ＰＭＯＳＦＥＴ１１がオンとなり、ＰＭＯＳＦＥＴ１１のソースと基板とからゲート酸化膜を貫通するゲート電流が流れる場合があり、ソース−ドレイン間のリーク電流のみの検出が困難になって、印加電圧データを適切に抽出設定することが困難になるためである。無論、ゲート電流をモニタできるようにして、検出されたリーク電流からソース−ドレイン間のリーク電流のみを抽出することも可能であるが、このような場合には抽出手段が別途必要になると共に回路が複雑になってしまう。

さらに、モニタＭＯＳＦＥＴのデバイスサイズ（例えば、チャネル長やチャネル幅）等のデバイス仕様については、機能ＭＯＳＦＥＴの典型的なサイズであることが望ましい。即ち、ある回路構成、例えばＳＲＡＭだけで構成されているエリアならば、そのＳＲＡＭを構成しているデバイスサイズでモニタＭＯＳＦＥＴを形成することが望ましい。なぜならば、ＳＣＥ（ｓｈｏｒｔ ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）により、サイズの異なるデバイスでは、リーク電流に対する最適な基板電圧等が異なるためである。

また、ここでは、ＣＭＯＳで論理を構成したＮＡＮＤ回路等においては、ＮＭＯＳＦＥＴは直列に接続されているので、本実施例のトランジスタのソースとは、ＮＡＮＤ回路の出力側に近いＮＭＯＳＦＥＴのソースは考えず、出力側から一番遠いＮＭＯＳＦＥＴのソースを考える。ＰＭＯＳＦＥＴに関しても同様である。

リーク電流検出回路３は、複数のモニタＭＯＳＦＥＴのリーク電流を検出して、その検出結果を比較演算回路４に出力する。具体的には、各モニタＭＯＳＦＥＴのソース−ドレイン間に所定電流値を流した際のソース−ドレイン間電圧を検出して、これをリークデータとして出力する。以下の説明では、リーク電流値を電圧値で検出する場合を例に説明するが、本発明はこれに限定されるものではなく電流値で検出してもよい。

比較演算回路４は、リークデータから最小のリーク電流を示すモニタＭＯＳＦＥＴを抽出して、その結果を印加電圧データとして印加電圧出力回路５Ａに出力する。

印加電圧出力回路５Ａは、比較演算回路４からの印加電圧データに基づき、機能ＭＯＳＦＥＴに印加するソース−基板間電圧を設定して半導体集積回路２Ａに出力する。

図３は、半導体集積回路２Ａにおけるモニタ回路２２Ａとリーク電流検出回路３との構成を詳細に示した半導体集積回路装置１Ａのブロック図である。リーク電流検出回路３には、モニタ回路２２Ａに設けられた複数のモニタＮＭＯＳＦＥＴ２３…２３に対応して複数の電流源３１…３１が設けられている。なお、各電流源３１は同じ電流値を流す構成となっている。

電流源３１は、モニタＮＭＯＳＦＥＴ２３のドレインに接続され、その接続点にリークデータバスＢＬａ［ａ：ｎ］が接続されている。また、基板には基板電圧バスＢＬｂ［ａ：ｎ］に接続されている。このリークデータバスＢＬａ及び基板電圧バスＢＬｂは、ｎ（整数）本のラインからなるバスで、各ラインがそれぞれのモニタＮＭＯＳＦＥＴ２３のドレイン及び基板に接続されている。

各モニタＮＭＯＳＦＥＴ２３のゲート及びソースは、共通ラインのソース供給線Ｌａに接続されている。従って、ソース供給線の電位が「０」Ｖの場合には、モニタＮＭＯＳＦＥＴ２３はオフ状態となり、リーク電流が存在すると、そのサブスレッショルド電流はリーク電流分だけ大きくなる。

電流源３１は、このサブスレッショルド電流を供給するのに必要十分な定電流源であり、過大な電圧がソース−ドレイン間に印加されないようになっている。なお、説明を簡単にするためにソース供給線Ｌａの電位を「０」Ｖとして説明するが、本発明はこれに限定されるものでない。

サブスレッショルド電流をリーク電流とすると、この電流が流れることによるソース−ドレイン間の電圧降下がリークデータＤｖ［ａ：ｎ］として検出される。即ち、リーク電流値が電圧値として検出されることになる。

図４はこのようにして検出されたリークデータＤｖを各モニタＮＭＯＳＦＥＴ２３に対して示した図で、下限電圧は半導体の信頼性によって決定される電圧値である。同図においては、各モニタＮＭＯＳＦＥＴ２３に印加されているソース−基板間電圧は異なる電圧値Ｖｂｓ［ａ：ｎ］の場合を示している。従って、ソース、ゲート、ドレインの電位が同じでも各基板電圧Ｖｂｓに応じてリーク電流が異なる。無論、本発明は各モニタＮＭＯＳＦＥＴ２３のソース−基板電圧を異なる値にすることに限定されるものではなく同じ電圧であってもよい。

このｎ個のリークデータＤｖは、リークデータバスＢＬａを介して比較演算回路４に送られる。比較演算回路４では、リーク電流が最小となるリークデータＤｖを抽出し、それがリークデータバスＢＬａ中のどのラインかを指定して図５に示す印加電圧出力回路５Ａに出力する。

この印加電圧出力回路５Ａは、基準電圧発生部５１と比較出力部５２とを備えている。基準電圧発生部５１は、ゲート電位が接地電位ＶＳＳと選択可能に設けられたＮＭＯＳＦＥＴ５３と、このＮＭＯＳＦＥＴ５３のドレインに接続された電流源５４とを備え、ソース−ドレイン間電圧を基準電圧として比較出力部５２に出力する。なお、このＮＭＯＳＦＥＴ５４の基板は、比較出力部５２の出力と接続されている。ＮＭＯＳＦＥＴ５３はモニタＮＭＯＳＦＥＴ２３と、電流源５４はリーク電流検出回路３における電流源３１と併用することも可能である。

ＮＭＯＳＦＥＴ５３のゲートがＶＳＳ側に接続されることにより当該ＮＭＯＳＦＥＴ５３はオフ状態となり、そのときのソース−ドレイン間電圧が基準電圧となる。

比較出力部５２は、回路本体２１に印加するソース基板間電圧の上限電圧を格納する上限レジスタ５５、下限電圧を格納する下限レジスタ５６、出力電圧Ｖｂｓと上限電圧とを比較するコンパレータ５７、出力電圧Ｖｂｓと下限電圧とを比較するコンパレータ５８、コンパレータ５７，５８の出力により動作するリミッター用のＮＭＯＳＦＥＴ５９，６０等を備えて、基準電圧発生部５１からの基準電圧と比較演算回路４からのリークデータＤｖとを比較して、上限電圧と下限電圧との間の電圧を出力する。

この上限電圧及び下限電圧値は、ＧＩＤＬ現象が発生しない範囲で、例えば製造工程が完了したときに以下のようにして設定される。即ち、ＮＭＯＳＦＥＴ５３のソース−基板間電圧をマイナス側に変化させて、そのドレイン電流が最小になったときの電圧値を上限レジスタ５５に格納する。次に、ソース−基板電圧をプラス側に変化させて、ドレイン電流が最大になったときの電圧値を下限レジスタ５６に格納する。

このようして設定された上限電圧と出力電圧とをコンパレータ５７で比較し、この結果によりリミッター用のＮＭＯＳＦＥＴ５９がオン／オフして出力電圧の上限を制限する。同様に、下限電圧と出力電圧とをコンパレ一タ５８で比較し、この結果によりリミッター用のＮＭＯＳＦＥＴ６０がオン／オフして出力電圧の下限を制限する。

設定された出力電圧が、基板電圧Ｖｂｓとして機能ＮＭＯＳＦＥＴの基板に印加され、またこの基板電圧Ｖｂｓと下限電圧とが図６に示す複数の抵抗６１からなる分圧回路６２により分圧されて、Ｖｂｓ［ａ：ｎ］としてモニタＮＭＯＳＦＥＴ２３の基板に印加される。機能ＰＭＯＳＦＥＴ及びモニタＰＭＯＳＦＥＴの基板にも上述したと同様の比較処理により基板電圧が設定されて印加される。

以上説明したように、モニタＭＯＳＦＥＴのリーク電流に基づき機能ＭＯＳＦＥＴのリーク電流を最小にするソース−基板間電圧が設定されるので、プロセスのばらつきが存在したり、温度や電圧などに変動が存在するような場合でも、ＧＩＤＬ現象やＢＴＢＴ現象によるリーク電流を増大させることなく消費電力を削減することができるようになる。

（第２の実施の形態）
次に、第２の実施の形態を説明する。なお、第１の実施の形態と同一構成については同一符号を用いて説明を省略する。本実施の形態では、ソース−ドレイン間電圧を調整することによりリーク電流を抑制するものである。

図７は本実施の形態にかかる半導体集積回路２Ｂにおけるモニタ回路２２Ｂとリーク電流検出回路３との構成を詳細に示した半導体集積回路装置１Ｂのブロック図である。モニタ回路２２Ｂは、モニタ回路２２Ａと同様の構成であるが、複数のモニタＮＭＯＳＦＥＴ２３のゲートとソースとが接続されて、これらがソース電圧バスＢＬｃ［ａ：ｎ］により印加電圧出力回路５Ｂに接続されている。また、ドレインは電流源３１に接続され、その接続点にリークデータバスＢＬａ［ａ：ｎ］が接続されている。さらに、複数のモニタＮＭＯＳＦＥＴ２３の基板は、共通ラインのグランド供給線Ｌｂに接続されている。

即ち、図３に示す構成では、各モニタＮＭＯＳＦＥＴ２３のゲートとソースとはソース供給線Ｌａに接続され、各モニタＮＭＯＳＦＥＴ２３の基板電圧は基板電圧バスＢＬｂを介して異なる電圧が印加されるとした。これに対し図７に示す構成では各モニタＮＭＯＳＦＥＴ２３のゲートとソースとはソース電圧バスＢＬｃを介して異なる電圧が印加され、基板電圧は基板電圧供給線Ｌｂに接続されている。

なお、モニタ回路２２Ａとモニタ回路２２Ｂとは、上述したように構成要素が同じで接続方法が異なるだけであるので、印加電圧出力回路５Ｂで接続方法を変えるようにしてもよい。

以上の構成で、各モニタＮＭＯＳＦＥＴ２３のソースとゲートとに印加された電圧下で流れるソース−ドレイン電流をリーク電流とし、そのときのソース−ドレイン間電圧をリークデータＤｖ［ａ：ｎ］として検出する。

このｎ個のリークデータＤｖは、リークデータバスＢＬａを介して比較演算回路４に送られ、比較演算回路４において各リークデータＤｖのうち最小のリーク電流を示すリークデータＤｖが検出され、そのリークデータバスＢＬａ中のどのラインかを指定して図８に示す印加電圧出力回路５Ｂに印加電圧データとして出力される。

印加電圧出力回路５Ｂは、レギュレータ回路構成で、比較器６３の一方の入力端子には比較演算回路４からのリークデータＤｖ又は通常動作電圧が入力し、他方の入力端子には出力電圧が入力している。通常動作電圧は、装置が通常状態での電源電圧（装置の仕様に規定された電源電圧）である。出力電圧を比較器６３の基準電圧とすることによりリークデータＤｖ又は通常動作電圧が、この基準電圧より大きいか否かにより出力電圧を変えることが可能になる。

このようにして設定された出力電圧が、ソース−ドレイン間電圧Ｖｓｄとして機能ＮＭＯＳＦＥＴのソースに印加され、またこのソース−ドレイン間電圧Ｖｓｄと上限電圧とが図９に示す複数の抵抗６４からなる分圧回路６５により分圧されて、Ｖｓ［ａ：ｎ］としてモニタＮＭＯＳＦＥＴ２３のソースとゲートとに印加される。機能ＰＭＯＳＦＥＴ及びモニタＰＭＯＳＦＥＴの基板にも上述したと同様の比較処理によりソース−ドレイン間電圧が設定される。

以上説明したように、モニタＭＯＳＦＥＴのリーク電流に基づき機能ＭＯＳＦＥＴのリーク電流を最小にするソース−ドレイン間電圧が設定されるので、プロセスにばらつきが存在する場合でも、ＧＩＤＬ現象やＢＴＢＴ現象によるリーク電流を増大させることなく消費電力を削減することができるようになる。

なお、本発明は、第１の実施の形態と第２の実施の形態との併用を妨げるものではなく、リーク電流を最小にするように、ソース−基板間電圧を最適化して印加すると共にソース−ドレイン間電圧を最適化して印加してもよい。

（第３の実施の形態）
次に、第３の実施の形態を説明する。なお、第１及び第２の実施の形態と同一構成については同一符号を用いて説明を省略する。第１及び第２の実施の形態においては、リーク電流検出回路３と比較演算回路４とはリークデータバスＢＬａにより接続されていた。これに対し、本実施の形態では、リーク電流検出回路３と比較演算回路４とをバス接続せずに１のラインで接続すると共に、各モニタＮＭＯＳＦＥＴ２３のリークデータＤｖを順次取込めるようにしたものである。

図１０は、本実施の形態に係る比較演算回路４のブロック図で、データ保持回路４１と比較回路４２とを備えて、リーク電流検出回路３からのリークデータＤｖがこれらに入力するようになっている。

データ保持回路４１は、トリガー信号により動作してリークデータＤｖを取込み、次のトリガー信号が入力するまで保持するもので、保持中は保持しているリークデータＤｖを前値として比較回路４２に出力する。

比較回路４２は、リークデータＤｖを即値として逐次取込み、この即値と前値とを比較して、リーク電流が最小のリークデータＤｖを抽出して、これを印加電圧データとして印加電圧出力回路５Ａ又は印加電圧出力回路５Ｂに出力する。

このとき前値や即値がアナログデータの場合、即ちリークデータＤｖがアナログデータの場合には、Ａ／Ｄ変換器等によりディジタル信号に変換して比較処理を行うことも可能であり、アナログデータのまま扱うことも可能である。

アナログデータのまま扱う場合には、例えば図１１に示すようなサンプルホールド回路からなるデータ保持回路４１を用いることができる。このデータ保持回路４１は、比較器４３、第１コンデンサ４４，第２コンデンサ４５、第１スイッチ４６、第２スイッチ４７とを備えて、トリガー信号、反転トリガー信号によりデータの取込み・保持を行うようになっている。

即ち、比較器４３の一方の入力端子が接地され、他方の入力端子は第１コンデンサ４４を介して接地され、かつ、第１スイッチ４６を介してリーク電流検出回路３からのリークデータＤｖが入力すると共に、比較器４３の出力が第２コンデンサ４５及び第２スイッチ４７を介して入力する。

第１スイッチ４６及び第２スイッチ４７は、トリガー信号により動作し、第１スイッチ４６と第２スイッチ４７とは位相が反転信号により動作する。例えば、第１スイッチ４６はトリガー信号が「Ｈ」レベルになると回路を閉じ、「Ｌ」レベルになると回路を開く。そして、第１スイッチ４６が閉じると、リークデータＤｖが比較器４３に入力してその電圧値が出力されると共に、第１コンデンサ４４を充電する。一方、第２スイッチ４７は、反転トリガー信号が「Ｈ」レベルになると回路を開く。そして、第２スイッチ４７が閉じると、「Ｌ」レベルになると回路を閉じて、第２コンデンサ４５が充電されてリークデータＤｖが保持される。

図１２は、上述したトリガー信号で動作するデータ保持回路４１を備える比較演算回路４の構成を示す図で、２入力アンドゲート４８の入力には、クロック信号と比較回路４２の出力信号（即ち、印加電圧データ）とが入力している。比較回路４２から２入力アンドゲート４８に入力する信号は、比較回路４２に入力するリークデータＤｖの変化に応じて変わり、これによりクロック信号に同期してトリガー信号がデータ保持回路４１に出力されてリークデータＤｖを取込み保持する。

このような処理を各モニタＮＭＯＳＦＥＴ２３のリークデータＤｖに対して順次行うことにより、リーク電流検出回路３と比較演算回路４とをバス接続することなく、リーク電流が最小のリークデータＤｖを抽出することが可能になる。

従って、バス構成とする場合に必要となるバス形成面積の削減が可能になると共に、比較回路４２に入力するリークデータＤｖが変化したときのみデータ保持回路４１が動作するので、比較演算回路４での低消費電力を削減することが可能になる。

（第４の実施の形態）
次に、第４の実施の形態を説明する。なお、第１〜第３の実施の形態と同一構成については同一符号を用いて説明を省略する。本実施の形態は第３の実施の形態における比較回路４２における印加電圧データとしてのソース−基板間電圧の抽出精度をさらに向上させたものである。

図１３は、比較回路４２における抽出処理を説明する図で、図１３（ａ）及び図１３（ｂ）における横軸はモニタＮＭＯＳＦＥＴ２３のソース−基板間の電圧（Ｖｂｓ）をとり、縦軸にリーク電流（Ｉ）をとっている。

また、図１４は、比較回路４２に格納されているビット情報（増減情報）のテーブルを示す図である。ソース−基板間電圧Ｖｂｓを大きくする場合には、図１４（ａ）に示す増減ビットＰＥをインクリメント命令を示す「１」に設定する。逆にソース−基板間電圧Ｖｂｓを小さくする場合には、増減情報ＰＥをデクリメント命令を示す「０」に設定する。

また、ソース−基板間電圧Ｖｂｓを維持する場合は、図１４（ｂ）に示す維持ビットＭを「１」に設定し、維持しない場合には維持ビットＭを「０」に設定する。

さらに、ソース−基板間電圧Ｖｂｓを変える場合の変化幅（ステップ電圧値）はギアビットＧによりを指定する。ギアビットＧを「０」に設定するとソース−基板間電圧は０．１Ｖづつ変化し、「１」に設定するとソース−基板間電圧は０．０１Ｖづつ変化する。無論、ギアビットＧは、１ビットに限定する必要はなく、多ビットに設定にしてもよい。多ビットにすると、ソース−基板間電圧の変化幅をより細かく設定できるようになり、リーク電流を最小にするリークデータが高精度に抽出することが可能になる。

図１５は、各ビット情報に応じた抽出処理の状態遷移図で、Ｐはリーク電流の前値、Ｉはリーク電流の即値を示している。図１６は、初期動作及び状態維持動作からの起動のタイミングチャートである。

そして、初期動作時には、図１６に示すように、クロック信号（又は起動パルス）の立ち上がりにより、維持ビットＭが「１」に設定されて、ソース−基板間電圧が維持され、次の立ち上がりで維持ビットＭ及び増減ビットＰＥがそれぞれ「０」となる。

例えば、維持ビットＭが「０」で増減ビットＰＥが「１」の状態では、ギアビットＧが「０」に設定され、図１３（ａ）のケース１の場合では、Ｐ＝前値１がＩ＝即値１より大きいので（Ｐ＞Ｉ）、次のクロック信号の立ち上がりでも増減ビットＰＥは維持され（即ち、増減ビットＰＥは「１」）、ソース−基板間電圧を大きくして最小のリーク電流となるソース−基板間電圧の抽出を行う（図１５における遷移状態Ｂに対応）。

また、ケース２の場合は、Ｐ＝前値２がＩ＝即値２より小さので（Ｐ＜Ｉ）、次のクロック信号の立ち上がりで増減ビットＰＥを「０」にして、ソース−基板間電圧を小さくして最小のリーク電流となるソース−基板間電圧の抽出を行う（図１５における遷移状態Ａに対応）。

一方、維持ビットＭ及び増減ビットＰＥがそれぞれ「０」の状態で、図１５のケース３の場合はＰ＝前値３がＩ＝即値３より大きいので（Ｐ＞Ｉ）、次のクロック信号の立ち上がりでも増減ビットＰＥは維持され（即ち、増減ビットＰＥが「０」）で、ソース−基板間電圧を小さくして最小のリーク電流となるソース基板間電圧の抽出を行う（図１５における遷移状態Ｄに対応）。

また、ケース４の場合は、Ｐ＝前値４がＩ＝即値４より小さいので（Ｐ＜Ｉ）、次のクロック信号の立ち上がりで増減ビットＰＥは「１」となり、ソース−基板間電圧を大きくして最小のリーク電流となるソース基板間電圧の抽出を行う（図１５における遷移状態Ｅに対応）。

そして、増減ビットＰＥが「１」、「０」を繰り返した場合には、ギアビットＧはインクリメントされる。ギアビットＧが「１」に設定されると、上述したと同様の手順で最小のリーク電流となるソース−基板間電圧の抽出が行われる。従って、より高精度にリーク電流を最小にするソース−基板間電圧の抽出が可能になる。

なお、Ｐ＝前値とＩ＝即値が一致（Ｐ＝Ｉ）した場合や、これらの値が下限電圧に一致した場合は、維持ビットＭが「１」に設定される（図１５における遷移状態Ｃ，Ｆに対応）。

従って、ソース−基板間電圧が製品の信頼性により決まる下限電圧になっても抽出が完了しない場合には、ソース−基板間電圧は下限電圧値に維持されるようになり、ＧＩＤＬ現象によるリーク電流が増大を防止しながら消費電力の低減を図ることができるようになる。

（第５の実施の形態）
次に、第５の実施の形態を説明する。なお、第１〜第４の実施の形態と同一構成については同一符号を用いて説明を省略する。本実施の形態は、図１７に示すようにモード切替信号Ｓにより、印加電圧出力回路５Ｃから半導体集積回路２Ａ又は半導体集積回路２Ｂへのソース−基板間電圧やソース−ドレイン間電圧の印加条件を切替ることができるようにしたものである。

このモード切替信号Ｓは、半導体集積回路装置１Ｃが通常電圧速度で動作している通常モードと、通常よりも遅く動作するか又は停止する停止モードの最低２モードに切替ることができるようになっている。

図１８は、印加電圧出力回路５Ｃの構成を示した図で、モード切替信号Ｓが通常モードの場合に動作する通常モード時基板電圧出力回路７０及び通常モード時電源電圧出力回路７３、通常モードの場合に動作する停止モード時基板電圧出力回路７１及び停止モード時電源電圧出力回路７２を備えている。

そして、停止モード時基板電圧出力回路７１及び停止モード時電源電圧出力回路７２には、比較演算回路４で抽出されたリーク電流が最小となる印加電圧データが入力している。

ＭＯＳＦＥＴでは、ソース−ドレイン間電圧を低くするとリーク電流を減少させることができるが、モードによってはさらにソース−ドレイン間電圧を低くしてもよい。そこで、例えば本発明にかかる半導体集積回路装置１Ｃを携帯電話に利用したような場合に、通話状態を通常モードとし、受信待ち状態のようにハードウェアの処理負荷が比較的通常モードより軽い場合ではソース−ドレイン間電圧を通常モードより低い電圧にして、さらなる消費電力の低減を目的とする利用形態が考えられる。

このように通常モードと停止モードと切替ることにより、通常モードにおける動作速度の低下を防止しながら、停止モードにおける消費電力の抑制を行うことが可能になる。

なお、かかる停止モード時基板電圧出力回路７１及び停止モード時電源電圧出力回路７２として、第２の実施の形態において説明した図５に示す印加電圧出力回路５Ａ及び図８に示す印加電圧出力回路５Ｂが適用可能であり、また図１９〜図２１のような構成であってもよい。

図１９に示す印加電圧出力回路５Ｃは、図５に示す印加電圧出力回路５Ａと類似した構成であるが、電流源として通常モード用の電流源８１と停止モード用の電流源８２を備えると共に、通常モード用下限レジスタ８４、停止モード用下限レジスタ８３を備えている。

なお、電流源８１より電流源８２の電流値は非常に小さいく、また比較演算回路４からのリーク電流を最小にするリークデータＤｖが下限レジスタ８３に入力して格納される。

このような構成で通常モードにおいては、基準電圧発生部５１のＮＭＯＳＦＥＴ５３のゲートに電源電圧等の参照電圧Ｖｒｅｆが印加され、ドレインに通常モード用の電流源８１が接続され、通常モード用下限レジスタ８４に格納された通下限電圧がコンパレータ５８に入力する。また、停止モードにおいては、ＮＭＯＳＦＥＴ５３のゲートに接地電位等の電圧Ｖｓｓが印加され、ドレインに停止モード用の電流源８２が接続され、停止モード用下限レジスタ８３に格納された下限電圧がコンパレータ５８に入力する。

そして、上限電圧と出力電圧とをコンパレータ５７で比較し、この結果によりリミッター用のＮＭＯＳＦＥＴ５９がオン／オフして出力電圧の上限を制限する。同様に、下限電圧と出力電圧とをコンパレ一タ５８で比較し、この結果によりリミッター用のＮＭＯＳＦＥＴ６０がオン／オフして出力電圧の下限を制限する。

設定された出力電圧が、ソース基板間電圧Ｖｂｓとして機能ＮＭＯＳＦＥＴの基板に印加され、またこの基板電圧Ｖｂｓと下限電圧とが分圧回路により分圧されて、Ｖｂｓ［ａ：ｎ］としてモニタＮＭＯＳＦＥＴ２３の基板に印加される。機能ＰＭＯＳＦＥＴ及びモニタＰＭＯＳＦＥＴの基板にも上述したと同様して設定されて印加される。

図２０に示すレギュレータ回路構成の印加電圧出力回路５Ｄは、図８に示す印加電圧出力回路５Ｂと類似した構成であるが、比較器９１には通常モード時に参照電圧Ｖｒｅｆが入力し、停止モード時には比較演算回路４からの印加電圧データが入力する。

そして、出力電圧（ソース−ドレイン間電圧Ｖｂｓ）を比較器６６の基準電圧とすることにより印加電圧データ又は参照電圧Ｖｒｅｆが、この基準電圧より大きいか否かによりソース−ドレイン間電圧Ｖｂｓを調整して設定することが可能になる。また、このソース−ドレイン間電圧Ｖｂｓと上限電圧とが分圧回路により分圧されて、Ｖｂｓ［ａ：ｎ］として印加される。

図２１は、ＤＣ−ＤＣコンバータ回路構成の印加電圧出力回路５Ｅの構成を示すブロック図で、通常モード時には参照電圧ＶｒｅｆがＤＣ−ＤＣコンバータ９５に入力するように設定され、停止モード時には比較演算回路４からの印加電圧データがＤＣ−ＤＣコンバータ９５に入力するように設定される。

これらの参照電圧Ｖｒｅｆ及び印加電圧データにより、ＤＣ−ＤＣコンバータ９５のクロックレートが変わり、印加電圧データのときは参照電圧Ｖｒｅｆのときよりクロックレートが下がって（電圧値が小さいため）、出力電圧が低くなる。従って、停止モード時にはリーク電流が抑制されて、消費電力を小さくすることが可能になる。

（第６の実施の形態）
次に、第６の実施の形態を説明する。なお、第１〜第５の実施の形態と同一構成については同一符号を用いて説明を省略する。リーク電流は温度依存性を持ち、温度が上昇すると増大する。そこで、本実施の形態では、半導体集積回路の温度を監視し、その温度が所定温度になると基板電圧等を制御してリーク電流による電力消費の増大を抑制するようにしたものである。

図２２は、このような半導体集積回路装置１Ｄのブロック図で、図１に示す構成に対して温度検出回路７５、起動パルス回路７７が追設された構成となっている。また、図２３はその動作タイミングを示す図である。

モニタ回路２２Ａには図示しない温度検出素子が設けられ、その出力が温度検出回路７５に入力する。この温度検出素子は、例えばモニタＮＭＯＳＦＥＴ２３のゲート及び基板を一定の電圧に固定しておき、そのときのソース−ドレインの抵抗を測定することにより具現できるが、本発明はこのような構成に限定されるものではなく、温度検出用の素子を別途設けてもよい。

この温度検出素子からの信号を温度検出回路７５が取込み、予め設定された温度になったと判断すると、トリガー信号を起動パルス回路７７に出力する。これにより起動パルス回路７７は、起動パルス信号を出力する。

起動パルス信号は、印加電圧出力回路５Ａ〜５Ｅの１の印加電圧出力回路５Ｆ、比較演算回路４、リーク電流検出回路３に入力する。印加電圧出力回路５Ｆ、比較演算回路４及びリーク電流検出回路３はこれまで説明したと同様の構成で、起動パルス信号が入力したときのみ動作する。これらの動作又は停止は、例えば印加電圧出力回路５Ａに対しては第５の実施の形態で説明したモード切替信号Ｓを起動パルス信号と見なすように構成することで具現できる。また、比較演算回路４及びリーク電流検出回路３に対しては、起動パルス信号により各回路の電源供給を制御する構成が可能である。無論、このほか種々の構成が適用可能であり、本発明は上記構成に限定されものではない。

起動パルス回路７７から起動パルス信号が入力するとリーク電流検出回路３は、リークデータＤｖの取込みを行い、その結果が比較演算回路４に入力してリーク電流が最小となる印加電圧データが抽出されて印加電圧出力回路５Ｆに送られる。印加電圧出力回路５Ｆは、この印加電圧データに基づきソース基板電圧間やソース−ドレイン間電圧を設定して出力する。

温度検出回路７５に設定される予め設定された温度は、１点に限定する必要はなく、複数の温度点を設定することが可能である。図２３においては半導体集積回路２Ａ又は半導体集積回路２Ｂの温度が、Ｔ１，Ｔ２，Ｔ３の３つの温度になると起動パルスが出力される場合を示している。

ところで第３の実施の形態で説明したように、リーク電流検出回路３と比較演算回路との接続をバスによらないで接続して、複数のモニタＭＯＳＦＥＴのリークデータＤｖを順に取込み比較する構成の場合には、起動パルスのパルス幅内で全てのリークデータＤｖの取込みが完了しないこともあり得る。このような場合には、例えば比較演算回路４から起動パルス回路７７に起動パルス継続信号を出力して、リークデータＤｖの取込みが完了するまで起動パルスが出力されるようにすることが好ましい。

なお、上記説明では、半導体集積回路２Ａ又は半導体集積回路２Ｂの温度を検出して、印加電圧出力回路５Ｆ、比較演算回路４及びリーク電流検出回路３を間欠動作させる場合について説明したが、本発明はこれに限定されるものではなく、半導体集積回路の電源電圧を検出して、この電源電圧が所定電圧になるとソース−基板間電圧やソース−ドレイン間電圧を制御するようにしてもよい。

図２４は、このような半導体集積回路装置１Ｅのブロック図で、図２２に示す温度検出回路７５に変え電源電圧検出回路７６が設けられている。また、図２５はその動作タイミングを示す図である。

この場合の動作は、図２２における場合と同様である。即ち、電源電圧が予め設定された電圧値になるとトリガー信号が電源電圧検出回路７６から起動パルス回路７７に出力されて、印加電圧出力回路５Ｆ、比較演算回路４、リーク電流検出回路３が動作して、ソース基板間電圧やソース−ドレイン間電圧が印加電圧出力回路５Ｆにより設定されて出力される。

電源電圧検出回路７６が起動パルスを出力する電源電圧は、１点に限定する必要はなく、複数の電圧点を設定することが可能で、図２５においては電源電圧が、Ｖ１，Ｖ２，Ｖ３の３つの電圧になると起動パルスが出力される場合を示している。

これにより印加電圧出力回路５Ｆ、比較演算回路４及びリーク電流検出回路３は間欠動作するようになり、低消費電力化が可能となる。

（第７の実施の形態）
次に、第７の実施の形態を説明する。なお、第１〜第６の実施の形態と同一構成については同一符号を用いて説明を省略する。本実施の形態では、比較演算回路４からの印加電圧データ、温度検出回路７５からのデータ、電源電圧検出回路７６のデータ、製品仕様、保証期間、下限電圧情報等の製品管理情報を予め設定された時間毎に更新できるようにしたものである。

このため図２６に示すように、比較演算回路４、温度検出回路７５、電源電圧検出回路７６の各データ、製品仕様、保証期間、下限電圧情報等の製品管理情報が参照テーブルの形式で格納される不揮発メモリ７８、予め設定された製品管理情報を不揮発メモリ７８に記憶させるために製品信頼性情報入力部７９、予め設定された時間になるとそのことを半導体集積回路装置１Ａ〜半導体集積回路装置１Ｅのいずれか１の半導体集積回路装置１Ｆに通知する時計通知装置８０を設けている。

この時計通知装置８０は、半導体集積回路装置１Ｆに通電されている時間を計時し、例えば１年に一度起動してトリガー信号を出力する。

そして、半導体集積回路装置１Ｆが製造され初期テストを行った際に、製品信頼性情報入力部７９から不揮発メモリ７８に、その半導体集積回路装置１Ｆを何年の保証するかの情報と、ソース−基板間電圧の加減電圧を入力する。その後、一度半導体集積回路装置１Ｆを動作させて、任意の電源電圧及び任意の温度での動作テストを行い、そのときの印加電圧データを不揮発メモリ７８に書込んで出荷する。

時計通知装置８０は、１年ごとに半導体集積回路装置１Ｆを起動し、温度検出回路７５、電源電圧検出回路７６の各データを不揮発メモリ７８に書込み、１年の間はこのデータによりソース−基板間電圧やソース−ドレイン間電圧を印加電圧出力回路５Ａ〜印加電圧出力回路５Ｆのいずれか１が設定して出力する。

これにより、半導体集積回路装置１Ｆで頻繁にフィードバックループ動作を極力避けることが抑制され、低消費電力化が行うことが可能となり、また各製品保証年数ごとにＭＯＳＦＥＴのソース−基板間電圧間の最大電圧を規定できるので、リーク電流が１０年保証の下限電圧を超える場合でも例えば３年保証の製品ではリーク電流を抑制が可能になり消費電力を少なくすることができる。

（第８の実施の形態）
次に、第８の実施の形態を説明する。なお、第１〜第７の実施の形態と同一構成については同一符号を用いて説明を省略する。本実施の形態はソース−基板間電圧とソース−ドレイン間電圧との設定を最適な動作シーケンスによって設定するものである。

図２７は、このような動作シーケンスを示す図で、横軸は時間で、縦軸は印加電圧出力回路から半導体集積回路に供給するソース−基板間電圧とソース−ドレイン間電圧である。

そして、第１下限電圧は、半導体集積回路が所望の動作をする最低電圧又はデータを保持するのに必要な電圧であり、第２下限電圧は、半導体の信頼性を維持する為のソース−ドレイン間電圧で、先に説明した下限電圧に対応する。

半導体集積回路装置１Ｆの最適な動作シーケンスは、最初にソース−ドレイン間電圧を調整して第１下限電圧とし、次にソース−基板間電圧を調整して第２下限電圧にする。もし、その連続動作の途中で、最適なリーク電流が見つかった場合は、そのときの電圧とする。

ソース−ドレイン間電圧をソース−基板間電圧に優先して調整する理由を図２８を参照して説明する。今、ドレインリークが図２８（ａ）と図２８（ｂ）で同じであったとする。
ソース−ドレイン間電圧及びソース−基板間電圧は、図２８（ａ）の場合それぞれ「１」Ｖ、「０」Ｖである。また、図２８（ｂ）の場合はそれぞれ「１．５」Ｖ、「−１．０」Ｖである。このような場合に、各ゲートにソース−ドレイン間電圧と同じ電圧が印加された場合のゲート−基板間電圧は、図２８（ａ）で「１」Ｖ、図２８（ｂ）で「２．５」Ｖとなる。

ゲートリーク電流は、ゲート−基板間電圧、ゲートとソース−ドレイン間電圧に対してほぼ指数関数的に増減する特性を示すので、図２８（ａ）の方がゲートリーク電流は少なくなり、電圧値が大きくなるソース−ドレイン間電圧を優先して調整する方がゲートリーク電流の影響を少なくすることができるようになる。

本発明は、バッテリーなどを使用するモバイル用途向けの半導体集積回路装置、モバイル用途向けの半導体集積回路装置及びこれらを用いた携帯電話やＩＣカードに用いる半導体集積回路装置、並びに据え置き型の電気製品等に用いる半導体集積回路装置に有用である。

第１の実施の形態の説明に適用される半導体集積回路装置のブロック図である。 ＣＭＯＳ構成の場合にリーク電流にゲートリーク電流が含まれる場合の状況を説明する図である。 モニタ回路及びリーク電流検出回路を詳細に示した半導体集積回路装置のブロック図である。 ソース−基板間電圧が異なるモニタＭＯＳＦＥＴのリークデータを例示した図である。 印加電圧出力回路の詳細構成を示す図である。 分圧回路を示す図である。 第２の実施の形態の説明に適用される半導体集積回路装置のブロック図である。 印加電圧出力回路の詳細構成を示す図である。 分圧回路を示す図である。 第３の実施の形態の説明に適用される半導体集積回路装置のブロック図である。 サンプルホールド回路からなるデータ保持回路の構成図である。 サンプルホールド回路からなるデータ保持回路を用いた半導体集積回路装置のブロック図である。 第４の実施の形態の説明に適用される比較回路における抽出処理を説明する図である。 比較回路に格納されているビット情報（増減情報）のテーブルを示す図である。 ビット情報に応じた抽出処理の状態遷移図である。 初期動作及び状態維持動作からの起動のタイミングチャートである。 第５の実施の形態の説明に適用される半導体集積回路装置のブロック図である。 印加電圧出力回路の構成を示すブロック図である。 印加電圧出力回路の詳細構成を示す回路図である。 図１９に代わる他の構成の印加電圧出力回路の詳細構成を示す回路図である。 図１９に代わる他の構成の印加電圧出力回路の詳細構成を示す回路図である。 第６の実施の形態の説明に適用される半導体集積回路装置のブロック図である。 図２２の半導体集積回路装置の動作タイミングを示す図である。 図２２に代わる他の構成の半導体集積回路装置のブロック図である。 図２２の半導体集積回路装置の動作タイミングを示す図である。 第７の実施の形態の説明に適用される半導体集積回路装置のブロック図である。 第８の実施の形態の説明に適用される半導体集積回路装置の動作シーケンスを示す図である。 動作シーケンスを説明する図である。

符号の説明

１Ａ〜１Ｆ 半導体集積回路装置
２Ａ，２Ｂ 半導体集積回路
３ リーク電流検出回路
４ 比較演算回路
５Ａ〜５Ｆ 印加電圧出力回路
２１ 回路本体
２２Ａ，２２Ｂ モニタ回路
２３ モニタＮＭＯＳＦＥＴ
４１ データ保持回路
４２ 比較回路
４３ 比較器
５４ 電流源
５５ 上限レジスタ
５６ 下限レジスタ
７５ 温度検出回路
７６ 電源電圧検出回路
７８ 不揮発メモリ
７９ 製品信頼性情報入力部
８０ 時計通知装置

Claims (21)

1. 所定の機能動作を行う複数の機能ＭＯＳＦＥＴを具備した回路本体と、前記機能ＭＯＳＦＥＴの特性をモニタする複数のモニタＭＯＳＦＥＴを具備したモニタ回路とを備えた半導体集積回路と、
   前記モニタＭＯＳＦＥＴのリーク電流を検出して、これをリークデータとして出力するリーク電流検出回路と、
   複数の前記リークデータから前記回路本体におけるリーク電流を最小にするリークデータを抽出し、これを印加電圧データとして出力する比較演算回路と、
   前記機能ＭＯＳＦＥＴに印加する電圧を前記印加電圧データに基づき設定して出力する印加電圧出力回路とを有することを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置であって、
   前記印加電圧出力回路が設定出力する印加電圧は、ソース−ドレイン間電圧であることを特徴とする半導体集積回路装置。
3. 請求項１又は２記載の半導体集積回路装置であって、
   前記印加電圧出力回路が設定出力する印加電圧は、ソース−基板間電圧であることを特徴とする半導体集積回路装置。
4. 請求項１乃至３いずれか１項記載の半導体集積回路装置であって、
   前記比較演算回路が、前記リークデータを取込んで前値として保持するデータ保持回路と、
   前記リークデータを即値として取込むと共に、前記データ保持回路に保持されている前値を取込んで、これらを比較して前記印加電圧データを抽出して出力する比較回路とを備えることを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置であって、
   前記比較回路が、前記即値と前記前値とを比較した結果、即値が前値より小さい場合には前記ソース−基板間電圧の絶対値を大きくし、即値が前値より大きい場合には前記ソース−基板間電圧の絶対値を小さくし、即値と前値とが等しい場合には前記ソース−基板間電圧を維持する前記印加電圧データを出力することを特徴とする半導体集積回路装置。
6. 請求項４記載の半導体集積回路装置であって、
   前記比較回路が、前記即値と前記前値とを比較した結果、即値が前値より小さい場合には前記ソース−ドレイン間電圧の絶対値を大きくし、即値が前値より大きい場合には前記ソース−ドレイン間電圧の絶対値を小さくし、即値と前値とが等しい場合には前記ソース−ドレイン間電圧を維持する前記印加電圧データを出力することを特徴とする半導体集積回路装置。
7. 請求項４乃至６いずれか１項記載の半導体集積回路装置であって、
   前記データ保持回路が、前記前値を格納するレジスタを備えることを特徴とする半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置であって、
   前記レジスタが、アナログデータを取込み保持するサンプルホールド回路を備えることを特徴とする半導体集積回路装置。
9. 請求項４乃至８いずれか１項記載の半導体集積回路装置であって、
   前記比較演算回路は、前記ソース−基板間電圧の絶対値を大きくしたか小さくしたかを示す増減情報を保持し、前記絶対値を大きくしたことを示す情報が前記増減情報に設定された後の前記前値と前記即値との比較結果で、即値が前値より小さい場合は当該ソース−基板間電圧の絶対値を大きくし、即値が前値より大きい場合は当該ソース−基板間電圧の絶対値を小さくし、また前記絶対値を小さくしたことを示す情報が前記増減情報に設定された後の前記前値と前記即値との比較結果で、即値が前値より小さい場合は当該ソース−基板間電圧の絶対値を小さくし、即値が前値より大きい場合は当該ソース−基板間電圧の絶対値を大きくする前記印加電圧データを出力することを特徴とする半導体集積回路装置。
10. 請求項１乃至９いずれか１項記載の半導体集積回路装置であって、
    前記モニタＭＯＳＦＥＴを、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとのいずれか１種類のＭＯＳＦＥＴで形成したことを特徴とする半導体集積回路装置。
11. 請求項１乃至１０いずれか１項記載の半導体集積回路装置であって、
    前記モニタＭＯＳＦＥＴを、前記機能ＭＯＳＦＥＴと同じプロセス仕様で形成してことを特徴とする半導体集積回路装置。
12. 請求項１乃至１１いずれか１項記載の半導体集積回路装置であって、
    前記回路本体が、複数の前記機能ＭＯＳＦＥＴからなるＭＯＳＦＥＴブロックを複数備え、前記モニタＭＯＳＦＥＴを各ＭＯＳＦＥＴブロックにおける前記機能ＭＯＳＦＥＴと同じデバイス仕様で形成したことを特徴とする半導体集積回路装置。
13. 請求項１乃至１２いずれか１項記載の半導体集積回路装置であって、
    前記印加電圧出力回路が、前記回路本体に前記比較演算回路からの前記印加電圧データに基づき印加電圧を設定して出力するか否かを指示するモード切替信号を受付けるようにしたことを特徴とする半導体集積回路装置。
14. 請求項１乃至１３いずれか１項記載の半導体集積回路装置であって、
    前記半導体集積回路の温度を検出し、該温度が所定温度に達した場合に、前記リーク電流検出回路、比較演算回路及び印加電圧出力回路を動作させる温度検出回路を設けたことを特徴とする半導体集積回路装置。
15. 請求項１乃至１４いずれか１項記載の半導体集積回路装置であって、
    前記半導体集積回路の電源電圧を検出し、該電源電圧が所定値に達した場合に、前記リーク電流検出回路、比較演算回路及び印加電圧出力回路を動作させる電源電圧検出回路を設けたことを特徴とする半導体集積回路装置。
16. 請求項１乃至１５いずれか１項記載の半導体集積回路装置であって、
    前記印加電圧出力回路が、前記回路本体に出力する印加電圧の上限電圧又は下限電圧の少なくとも１のリミット値を保持するリミット値格納手段を備えて、前記機能ＭＯＳＦＥＴの印加電圧が前記リミット値に達した場合には、当該印加電圧をリミット値に維持することを特徴とする半導体集積回路装置。
17. 請求項４乃至１６いずれか１項記載の半導体集積回路装置であって、
    前記データ保持回路は、前記比較回路の出力値が変化した場合に、前記リークデータを新たに取込むことを特徴とする半導体集積回路装置。
18. 請求項１乃至１７いずれか１項記載の半導体集積回路装置であって、
    時間を計時する計時装置を備え、該計時装置が所定時間を計時すると少なくとも前記印加電圧データの抽出を行うことを特徴とする半導体集積回路装置。
19. 請求項１８記載の半導体集積回路装置であって、
    少なくとも製品保証期間を格納する不揮発性メモリを設けたことを特徴とする半導体集積回路装置。
20. 請求項１９記載の半導体集積回路装置であって、
    前記印加電圧データが前記不揮発メモリに格納されて、起動時等の外部環境が変化した場合には該不揮発メモリに格納された前記印加電圧データを前記印加電圧出力回路に出力することを特徴とする半導体集積回路装置。
21. 請求項２０記載の半導体集積回路装置であって、
    前記電源電圧検出回路又は前記温度検出回路で検出した検出値を、前記不揮発メモリに格納することを特徴とする半導体集積回路装置。

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