CN106656179A - 一种电压限幅电路 - Google Patents

一种电压限幅电路 Download PDF

Info

Publication number
CN106656179A
CN106656179A CN201611253830.0A CN201611253830A CN106656179A CN 106656179 A CN106656179 A CN 106656179A CN 201611253830 A CN201611253830 A CN 201611253830A CN 106656179 A CN106656179 A CN 106656179A
Authority
CN
China
Prior art keywords
signal
switch
reference voltage
voltage
transmission gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611253830.0A
Other languages
English (en)
Inventor
熊利伟
杜占坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201611253830.0A priority Critical patent/CN106656179A/zh
Publication of CN106656179A publication Critical patent/CN106656179A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
    • H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/0607—Offset or drift compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Electronic Switches (AREA)

Abstract

一种电压限幅电路，包括：偏置结构电路，用于形成稳定的第一参考电压和第二参考电压；以及传输门控制电路，用于控制传输门的导通利用所述第一参考电压和第二参考电压生成第一开关控制信号和第二开关控制信号。

Description

一种电压限幅电路
技术领域
本发明涉及集成电路技术领域，更具体地涉及一种电压限幅电路，用于控制电流舵型数模转换器中电流源的控制开关结构。
背景技术
数模转换器(Digital to Analog Converter，DAC)是能够将数字信号转换为模拟信号的重要接口电路，是信号处理系统的重要组成部分。电流舵型数模转换器(CurrentSteering DAC)具有速度快，精度高，驱动能力强等优点，广泛应用于图像，视频，通信等领域。电流舵型DAC(数模转换器)的工作原理是，根据输入数字信号控制相应的电流源开关，电流求和后经过一个电阻完成电流到电压的转变。
典型电流舵型DAC中包含多个电流源及其控制开关结构，仅以其中一个电流源及其控制开关结构为例，如图1所示，电流源及其控制开关管均为PMOS管(Positive ChannelMetal Oxide Semiconductor，P沟道金属氧化物半导体场效应晶体管)管构成。图1中Cgd3、Cgd4分别表示晶体管MP3管或MP4管栅极和漏极之间的寄生电容，若以V0表示电流源开关控制信号的摆幅，CL表示DAC输出端的负载电容，RL表示DAC输出端的负载电阻，则由时钟馈通引起的DAC输出端Voutp及Voutn的毛刺大小分别为V0[Cgd3/(Cgd3+CL)]及V0[Cgd4/(Cgd4+CL)]。当电路中无限幅电路时，通常V0的大小为VDD，电压较高，由于时钟馈通的影响，快速跳变的数字信号INN和INP会在DAC的输出端产生很大的毛刺，严重限制了DAC的动态功能。
发明内容
鉴于现有方案存在的问题，为了克服上述现有技术方案的不足，本发明提出了一种电压限幅电路。
根据本发明的一个方面，提供了一种电压限幅电路，包括：偏置结构电路，用于形成稳定的第一参考电压和第二参考电压；以及传输门控制电路，用于控制传输门的导通利用所述第一参考电压和第二参考电压生成第一开关控制信号和第二开关控制信号。
根据本发明的一个方面，提供了一种数模转换器，包括：至少一电流源；至少一控制开关结构，包括第一开关及第二开关控制所述电流源的输出；至少一电压限幅电路，用于控制所述第一开关及第二开关的开闭。
从上述技术方案可以看出，本发明具有以下有益效果：
设置电压限幅电路保障电流源开关控制信号的摆幅稳定并尽可能的小，从而减小电流舵型DAC中时钟馈通引起的DAC输出端的毛刺，保障了DAC的处于良好的工作状态工作。
电压限幅电路中的偏置结构电路保障了获取稳定的高电压Vref1和低电压Vref2，用于生成稳定的开关控制信号。
电压限幅电路中传输门控制电路将稳定的高电压Vref1和低电压Vref2按照特定时序形成开关控制信号。
附图说明
图1为现有数模转换器的结构示意图；
图2为本发明实施例电压限幅电路中偏置结构电路的结构示意图；
图3为本发明实施例电压限幅电路中传输门控制电路的结构示意图；
图4为本发明实施例电压限幅电路的时序控制图；
图5为本发明实施例数模转换器的结构示意图。
具体实施方式
本发明某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本发明的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本发明满足适用的法律要求。
在本说明书中，下述用于描述本发明原理的各种实施例只是说明，不应该以任何方式解释为限制发明的范围。参照附图的下述描述用于帮助全面理解由权利要求及其等同物限定的本发明的示例性实施例。下述描述包括多种具体细节来帮助理解，但这些细节应认为仅仅是示例性的。因此，本领域普通技术人员应认识到，在不悖离本发明的范围和精神的情况下，可以对本文中描述的实施例进行多种改变和修改。此外，为了清楚和简洁起见，省略了公知功能和结构的描述。此外，贯穿附图，相同附图标记用于相似功能和操作。
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明实施例提供了一种电压限幅电路，包括偏置结构电路和传输门控制电路，图2示出了偏置结构电路的结构示意图，如图2所示，该偏置结构电路包括两个PMOS晶体管MP7、MP8和两个NMOS晶体管MN5、MN6，其中MN5和MN6以二级管连接方式构成电阻。NMOS晶体管MN5，MN6的衬底与GND连接，PMOS晶体管MP7，MP8的衬底与VDD连接。NMOS晶体管MN5的漏极与PMOS晶体管MP7的漏极连接，栅极与NMOS晶体管MN5漏极连接，源极与NMOS晶体管MN6的漏极连接，NMOS晶体管MN6的漏极与NMOS晶体管MN5的源极连接，栅极与NMOS晶体管MN6的漏极连接，源极与GND连接。PMOS晶体管MP7的源极与VDD连接，漏极与NMOS晶体管MN5的漏极连接，栅极与PMOS晶体管MP8的栅极及漏极连接。PMOS晶体管MP8的漏极与栅极连接，由电流Ibias偏置，PMOS晶体管MP8的源极与VDD连接。此时，NMOS晶体管MN5的栅极电压为第一参考电压Vref1，值为Vgs5+Vgs6，N6的栅极电压为第二参考电压Vref2，值为Vgs6，由于电流固定，对于确定的NMOS晶体管来说，NMOS晶体管MN5、MN6的Vgs5及Vgs6的值均是固定的，此时，第一参考电压Vref1及第二参考电压Vref2均为一个固定的值。
当偏置电流Ibias一定时，由PMOS晶体管MP7和MP8构成电流镜结构可知，流过NMOS晶体管MN5，MN6的漏电流I一定。根据电压值固定(其中，Vthn为NMOS晶体管的阈值电压；μn为NMOS晶体管沟道载流子迁移率；Cox为单位面积的栅氧化层电容；I为NMOS晶体管的漏电流；为NMOS晶体管的宽长比)。可以通过调节NMOS晶体管MN5，MN6的宽长比来调节NMOS晶体管MN5、MN6的Vgs5及Vgs6，进而调节第一参考电压Vref1和第二参考电压Vref2至需要的值，并保持固定。
图3示出了传输门控制电路的结构示意图，其中包括四个传输门和两个反向器，通过输入的第一信号Sin、第二信号SinB来控制传输门的导通第一参考电压Vref1及第二参考电压Vref2生成第一开关控制信号INP和第二开关控制信号INN，用于控制DAC中电流源的控制开关，第一信号Sin、第二信号SinB为差分信号。请参见图3，第一信号Sin通过第一反相器生成第三信号SinI，第二信号SinB通过第二反向器生成第四信号SinBI，第一信号Sin与第三信号SinI；第一信号Sin与第二信号SinB；第二信号SinB与第四信号SinBI均为差分信号。
第一传输门TG1两端分别连接第一参考电压Vref1与第二控制开关的信号INN，由差分信号Sin，SinI控制，差分信号Sin，SinI分别为低电平，高电平时第一传输门TG1导通，分别为高电平，低电平时第一传输门TG1截止。第二传输门TG2两端分别连接第二参考电压Vref2与第二控制开关的信号INN，由差分信号Sin，SinI控制，差分信号Sin，SinI分别为高电平，低电平时第二传输门TG2导通，分别为低电平，高电平时第二传输门TG2截止。第三传输门TG3两端分别连接第一参考电压Vref1与第一控制开关的信号INP，由差分信号SinB，SinBI控制，SinB，SinBI分别为低电平，高电平时第三传输门TG3导通，分别为高电平，低电平时第三传输门TG3截止。第四传输门TG4两端分别连接第二参考电压Vref2与第一控制开关的信号INP，由差分信号SinB，SinBI控制，差分信号SinB，SinBI分别为高电平，低电平时第四传输门TG4导通，分别为低电平，高电平时第四传输门TG4截止。
当第一信号Sin，第三信号SinI分别为低电平，高电平，第二信号SinB，第四信号SinBI分别为高电平，低电平时，第一传输门TG1导通，第二传输门TG2截止，第三传输门TG3截止，第四传输门TG4导通。第一开关控制信号INP为第二参考电压Vref2，第二开关控制信号INN为第一参考电压Vref1；
当第一信号Sin，第三信号SinI分别为高电平，低电平，第二信号SinB，第四信号SinBI分别为低电平，高电平时，第一传输门TG1截止，第二传输门TG2导通，第三传输门TG3导通，第四传输门TG4截止。第一开关控制信号INP为第一参考电压Vref1，第二开关控制信号INN为第二参考电压Vref2。
本发明实施例还提供一种数模转换器，包括至少一个电流源及其控制开关结构，以及至少上述的电压限幅电路，如图5所示，电压限幅电路输出的第一开关控制信号INP和第二开关控制信号INN分别用于控制控制开关结构中分别作为第一开关和第二开关的PMOS晶体管MP3和第二开关PMOS晶体管MP4的开闭。从而将原来幅度为VDD的控制信号，通过限幅电路将幅度减小至Vrefl-Vref2，由时钟馈通引起DAC输出端Voutp及Voutn的毛刺大小V0[Cgd3/(Cgd3+CL)]及V0[Cgd4/(Cgd4+CL)]就会降为(Vref1-Vref2)[Cgd3/(Cgd3+CL)]及(Vref1-Vref2)[Cgd4/(Cgd4+CL)]，通过调节电压限幅电路的偏置结构电路中的NMOS晶体管MN5，MN6的宽长比来调节NMOS晶体管MN5、MN6的Vgs5及Vgs6，进而调节第一参考电压Vref1和第二参考电压Vref2至需要的值，使得第一参考电压Vref1可以使第一开关PMOS晶体管MP3和第二开关PMOS晶体管MP4导通，而第二参考电压不能使他们导通，且第一参考电压Vref1与第二参考电压Vref2的差值最小，从而减小DAC输出端的毛刺，实现DAC电流源开关管的限幅功能，降低时钟馈对DAC输出动态性能的影响。
本发明的另一一实施例中PMOS晶体管和NMOS晶体管可以分别换为NMOS晶体管和PMOS晶体管。
需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种电压限幅电路，其中，包括：
偏置结构电路，用于形成稳定的第一参考电压(Vref1)和第二参考电压(Vref2)；以及
传输门控制电路，用于控制传输门的导通利用所述第一参考电压(Vref1)和第二参考电压(Vref2)生成第一开关控制信号(INP)和第二开关控制信号(INN)。
2.根据权利要求1所述的电压限幅电路，其中，所述偏置结构电路包括：第一PMOS晶体管(MP7)、第二PMOS晶体管(MP8)、第一NMOS晶体管(MN5)以及第二NMOS晶体管(MN6)；
第一NMOS晶体管(MN5)的漏极与第一PMOS晶体管(MP7)的漏极连接，栅极与第一NMOS晶体管(MN5)漏极连接，源极与第二NMOS晶体管(MN6)的漏极连接；
第二NMOS晶体管(MN6)的栅极与NMOS晶体管(MN6)的漏极连接，源极与GND连接；
第一PMOS晶体管(MP7)的源极与VDD连接，栅极与PMOS晶体管(MP8)的栅极及漏极连接；
第二PMOS晶体管(MP8)的漏极与栅极连接，由电流(Ibias)偏置，源极与(VDD)连接；
第一NMOS晶体管(MN5)的栅极电压为所述第一参考电压(Vref1)，第二NMOS晶体管(MN6)的栅极电压为所述第二参考电压(Vref2)。
3.根据权利要求2所述的电压限幅电路，其中，所述第一NMOS晶体管(MN5)和第二NMOS晶体管(MN6)的衬底与GND连接，所述第一PMOS晶体管(MP7)和第二PMOS晶体管(MP8)的衬底与VDD连接。
4.根据权利要求2所述的电压限幅电路，其中，所述第一参考电压(Vref1)和第二参考电压(Vref2)分别为：
Vref1＝Vgs5+Vgs6，Vref2＝Vgs6
其中，Vref1为第一参考电压，Vref2为第二参考电压，Vgs5为第一NMOS晶体管(MN5)栅极和源极之间的电压，Vgs6为第二NMOS晶体管(MN6)栅极和源极之间的电压。
5.根据权利要求1所述电压限幅电路，其中，所述传输门控制电路包括：
第一反向器，用于将第一信号(Sin)反向变为第三信号(SinI)；
第二反向器，用于将第二信号(SinB)反向变为第四信号(SinBI)；
第一传输门(TG1)，由第一信号(Sin)和第三信号(SinI)控制，其两端分别连接第一参考电压(Vref1)与第二控制开关的信号(INN)；
第二传输门(TG2)，由第一信号(Sin)和第三信号(SinI)控制，其两端分别连接第二参考电压(Vref2)与第二控制开关的信号(INN)；
第三传输门(TG3)，由第二信号(SinB)和第四信号(SinBI)控制，其两端分别连接第一参考电压(Vref1)与第一控制开关的信号(INP)；以及
第四传输门(TG4)，由第二信号(SinB)和第四信号(SinBI)控制，其两端分别连接第二参考电压(Vref2)与第一控制开关的信号(INP)。
6.根据权利要求5所述的电压限幅电路，其中，所述第一信号(Sin)和第二信号(SinB)为差分信号。
7.根据权利要求6所述的电压限幅电路，其中，
当第一信号(Sin)、第三信号(SinI)分别为低电平、高电平，第二信号(SinB)、第四信号(SinBI)分别为高电平、低电平时，第一传输门(TG1)导通，第二传输门(TG2)截止，第三传输门(TG3)截止，第四传输门(TG4)导通，第一开关控制信号(INP)为第二参考电压(Vref2)，第二开关控制信号(INN)为第一参考电压(Vref1)；
当第一信号(Sin)、第三信号(SinI)分别为高电平、低电平，第二信号(SinB)、第四信号(SinBI)分别为低电平、高电平时，第一传输门(TG1)截止，第二传输门(TG2)导通，第三传输门(TG3)导通，第四传输门(TG4)截止，第一开关控制信号(INP)为第一参考电压(Vref1)，第二开关控制信号(INN)为第二参考电压(Vref2)。
8.一种数模转换器，其中，包括：
至少一电流源；
至少一控制开关结构，包括第一开关及第二开关控制所述电流源的输出；
至少一如权利要求1-7任一所述的电压限幅电路，用于控制所述第一开关及第二开关的开闭。
9.根据权利要求8所述的数模转换器，其中，所述第一开关和第二开关为PMOS晶体管。
10.根据权利要求8所述的数模转换器，其中，所述第一开关和第二开关为NMOS晶体管。
CN201611253830.0A 2016-12-29 2016-12-29 一种电压限幅电路 Pending CN106656179A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611253830.0A CN106656179A (zh) 2016-12-29 2016-12-29 一种电压限幅电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611253830.0A CN106656179A (zh) 2016-12-29 2016-12-29 一种电压限幅电路

Publications (1)

Publication Number Publication Date
CN106656179A true CN106656179A (zh) 2017-05-10

Family

ID=58835532

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611253830.0A Pending CN106656179A (zh) 2016-12-29 2016-12-29 一种电压限幅电路

Country Status (1)

Country Link
CN (1) CN106656179A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108321820A (zh) * 2018-02-05 2018-07-24 国家电网公司华北分部 电力系统振荡控制限幅器及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1466764A (zh) * 2000-07-25 2004-01-07 恩益禧电子股份有限公司 内部电压电平控制电路和半导体存储装置以及其控制方法
CN1506976A (zh) * 2002-12-12 2004-06-23 ���µ�����ҵ��ʽ���� 电压产生电路
CN101470458A (zh) * 2007-12-26 2009-07-01 中国科学院微电子研究所 带隙基准电压参考电路
CN102571097A (zh) * 2010-12-31 2012-07-11 国民技术股份有限公司 用于控制电流舵型数模转换器电流源开关的电压限幅电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1466764A (zh) * 2000-07-25 2004-01-07 恩益禧电子股份有限公司 内部电压电平控制电路和半导体存储装置以及其控制方法
CN1506976A (zh) * 2002-12-12 2004-06-23 ���µ�����ҵ��ʽ���� 电压产生电路
CN101470458A (zh) * 2007-12-26 2009-07-01 中国科学院微电子研究所 带隙基准电压参考电路
CN102571097A (zh) * 2010-12-31 2012-07-11 国民技术股份有限公司 用于控制电流舵型数模转换器电流源开关的电压限幅电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
满亮 等: "28 nm CMOS 工艺下800 MS/s 10 bit DAC 的设计", 《半导体技术》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108321820A (zh) * 2018-02-05 2018-07-24 国家电网公司华北分部 电力系统振荡控制限幅器及系统

Similar Documents

Publication Publication Date Title
US9379702B2 (en) Sample and hold switch circuit
US9438264B1 (en) High-speed capacitive digital-to-analog converter and method thereof
US9397622B2 (en) Programmable hysteresis comparator
US20150102848A1 (en) Cmos input buffer circuit
US9800246B2 (en) Level shifter applicable to low voltage domain to high voltage domain conversion
US7649381B2 (en) Level conversion circuit
CN106027030B (zh) 一种高速高线性全差分跟随器
CN102158211A (zh) 一种用于高速电流舵数模转换器的电流开关电路
US9136828B2 (en) Current mode logic latch
TW201406066A (zh) 動態控制電位移位電路
CN102571097B (zh) 用于控制电流舵型数模转换器电流源开关的电压限幅电路
CN106656179A (zh) 一种电压限幅电路
KR101483038B1 (ko) 전압 레벨 쉬프터
US6344761B2 (en) Current comparison type latch
Aghighi et al. A 10-Gb/s low-power low-voltage CTLE using gate and bulk driven transistors
US20060049865A1 (en) Low-voltage CMOS switch with novel clock boosting scheme
US9000963B2 (en) Circuit and method for skew correction
Wu et al. High performance complementary black phosphorus FETs and inverter circuits operating at record-low V DD down to 0.2 V
US10819316B2 (en) Circuits and methods for reducing kickback noise in a comparator
CN106301379A (zh) 一种输出光滑的dac单元电路
JP4588436B2 (ja) レベルシフタ回路
EP2782251A1 (en) Inverter based comparator
CN113517883B (zh) 一种减小沟道电荷注入效应的自举开关
JP6985875B2 (ja) デジタル−アナログ変換回路
Osseily et al. Hexadecimal to binary conversion using multi-input floating gate complementary metal oxide semiconductors

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20170510

WD01 Invention patent application deemed withdrawn after publication