KR101483038B1 - 전압 레벨 쉬프터 - Google Patents

전압 레벨 쉬프터 Download PDF

Info

Publication number
KR101483038B1
KR101483038B1 KR20120054851A KR20120054851A KR101483038B1 KR 101483038 B1 KR101483038 B1 KR 101483038B1 KR 20120054851 A KR20120054851 A KR 20120054851A KR 20120054851 A KR20120054851 A KR 20120054851A KR 101483038 B1 KR101483038 B1 KR 101483038B1
Authority
KR
South Korea
Prior art keywords
voltage
transistor
signal
voltage level
level
Prior art date
Application number
KR20120054851A
Other languages
English (en)
Other versions
KR20130131070A (ko
Inventor
안영국
노정진
Original Assignee
한양대학교 에리카산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 에리카산학협력단 filed Critical 한양대학교 에리카산학협력단
Priority to KR20120054851A priority Critical patent/KR101483038B1/ko
Publication of KR20130131070A publication Critical patent/KR20130131070A/ko
Application granted granted Critical
Publication of KR101483038B1 publication Critical patent/KR101483038B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 입력 신호의 전압 레벨을 변경하여 출력하는 전압 레벨 쉬프터에 관한 것으로, 본 발명의 일 실시예에 따른 전압 레벨 쉬프터는, 제 1 전압을 공급받는 인버터(inverter)를 이용하여 입력 신호의 전압 레벨을 제 1 전압으로 스윙(swing)하는 신호 입력부, 제 2 전압을 공급받는 전류 미러(current mirror) 구조를 이용하여 제 1 전압 레벨의 신호를 제 2 전압 레벨의 신호로 변환하는 레벨 변환부, 제 2 전압을 공급받는 인버터를 이용하여 레벨 변환부를 통해 변환된 제 2 전압 레벨의 신호를 출력하는 출력 버퍼(buffer) 및 논리 하이(logic high) 구간에서 제 2 전압을 공급받는 인버터를 이용한 지연(delay)을 통해 미러 구조의 정전류(static current)를 방지하는 지연 셀(delay cell)을 포함한다.

Description

전압 레벨 쉬프터{Voltage level shifter}
본 발명은 전압 레벨을 변경하는 레벨 쉬프터에 관한 것으로, 특히 낮은 전압 레벨을 높은 전압 레벨로 변경하는 CMOS 전압 레벨-업(level-up) 쉬프터에 관한 것이다.
최근의 반도체 메모리 소자는 고집적화 및 고용량화 등이 요구됨에 따라 반도체 칩 내에 보다 많은 반도체 메모리 소자를 집적하기 위하여 디자인 룰(design rule)이 계속해서 축소되고 있다. 그리고 반도체 메모리 소자의 고집적화 및 고용량화가 진행될수록 반도체 메모리 소자의 소비 전력 역시 증가하게 되므로 소비 전력을 감소시키기 위하여 많은 노력들이 진행되고 있다.
시스템의 전력소모를 줄이기 위해 각각의 소자에 대해 다양한 전압이 사용된다. 따라서 서로 다른 전압 사이에서 신호의 전달을 정확히 하기 위해서는 레벨 쉬프터(level shifter) 회로를 필요로 한다. 특히, 전압 레벨-업(level-up) 쉬프터는 낮은 전압 스윙을 높은 전압 스윙으로 변환시키는 회로로 메모리 디바이스, I/O 인터페이스 회로, DC-DC 컨버터 등 다양한 반도체 IC 회로에서 적용되고 있다.
이하에서 제시되는 비특허문헌에는 이러한 전압 레벨 쉬프터의 대표적인 유형 및 그 구조를 소개하고 있다.
K.-H. Koo, J.-H. Seo, M.-L. Ko, and J.-W. Kim, "A new level-up shifter for high speed and wide range interface in ultra deep sub-micron," in Proc. ISCAS, May 2005, vol. 2, pp. 1063-1065.
본 발명이 해결하고자 하는 기술적 과제는 종래의 전압 레벨 쉬프터에서 교차-커플(cross-coupled) 방식을 채택함으로 인해 전압 레벨 변환이 지연되는 문제점을 해결하고, 전류 미러(current mirror) 구조에서 발생하는 정전류(static current)로 인해 파워 소모가 증가하는 한계를 극복하고자 한다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 입력 신호의 전압 레벨을 변경하여 출력하는 전압 레벨 쉬프터(level shifter)는, 제 1 전압을 공급받는 인버터(inverter)를 이용하여 상기 입력 신호의 전압 레벨을 상기 제 1 전압으로 스윙(swing)하는 신호 입력부; 제 2 전압을 공급받는 전류 미러(current mirror) 구조를 이용하여 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환하는 레벨 변환부; 상기 제 2 전압을 공급받는 인버터를 이용하여 상기 변환된 제 2 전압 레벨의 신호를 출력하는 출력 버퍼(buffer); 및 논리 하이(logic high) 구간에서 상기 제 2 전압을 공급받는 인버터를 이용한 지연(delay)을 통해 상기 미러 구조의 정전류(static current)를 방지하는 지연 셀(delay cell);을 포함한다.
일 실시예에 따른 상기 전압 레벨 쉬프터에서, 상기 지연 셀은, 상기 논리 하이 구간에서 상기 미러 구조를 구성하는 트랜지스터(transistor)를 오프(off)시키는 파워 다운(power down)을 이용함으로써 상기 정전류에 의한 파워 소모를 방지한다.
일 실시예에 따른 상기 전압 레벨 쉬프터에서, 상기 레벨 변환부는, 소스(source) 단자가 접지 전원에 연결되고 드레인(drain) 단자가 제 1 노드에 연결되어 상기 신호 입력부로부터 게이트(gate)에 인가되는 제 1 전압 레벨의 신호에 따라 스위칭하는 제 1 트랜지스터; 소스 단자가 상기 접지 전원에 연결되고 드레인 단자가 제 2 노드에 연결되어 상기 신호 입력부로부터 게이트에 인가되는 제 1 전압 레벨의 신호에 따라 스위칭하는 제 2 트랜지스터; 소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 1 노드와 연결되어 논리 하이 구간에서 제 2 전압 레벨에 따른 전류가 흐르게 되는 제 3 트랜지스터; 소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 2 노드와 연결되며, 상기 제 3 트랜지스터와 전류 미러 구조를 구성함으로써 상기 제 3 트랜지스터의 소정 배율만큼의 전류가 흐르게 되는 제 4 트랜지스터; 소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 제 1 노드와 연결되며, 상기 지연 셀로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 5 트랜지스터; 및 소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 3 트랜지스터의 게이트, 제 4 트랜지스터의 게이트 및 상기 제 5 트랜지스터의 소스 단자에 연결되며, 상기 지연 셀로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 6 트랜지스터;를 포함하고, 상기 제 2 노드를 통해 상기 미러 구조에 의해 증폭된 제 2 전압 레벨의 신호를 상기 출력 버퍼로 출력한다.
일 실시예에 따른 상기 전압 레벨 쉬프터에서, 상기 레벨 변환부는, 논리 하이 구간에서 상기 미러 구조를 구성하는 트랜지스터가 오프됨에 따라 상기 출력 버퍼로 하이 신호를 공급하는 노드의 출력이 플로팅(floating)되는 것을 방지하는 PMOS 트랜지스터;를 포함한다.
일 실시예에 따른 상기 전압 레벨 쉬프터에서, 상기 지연 셀은, 상기 제 2 전압을 공급받아 상기 레벨 변환부를 통해 변환된 제 2 전압 레벨의 신호를 반전시키는 제 5 인버터; 및 상기 제 2 전압을 공급받아 상기 반전된 제 2 전압 레벨의 신호를 재반전시키는 제 6 인버터;를 포함하고, 상기 제 5 인버터 및 상기 제 6 인버터의 출력 신호를 상기 레벨 변환부를 구성하는 트랜지스터의 게이트에 각각 인가함으로써 논리 하이 구간에서 상기 미러 구조를 구성하는 트랜지스터를 오프시킨다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 다른 실시예에 따른 입력 신호의 전압 레벨을 변경하여 출력하는 전압 레벨 쉬프터는, 제 1 전압을 공급받는 인버터를 이용하여 상기 입력 신호의 전압 레벨을 상기 제 1 전압으로 스윙하는 신호 입력부; 제 2 전압을 공급받는 전류 미러 구조를 이용하여 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환하는 레벨 변환부; 상기 제 2 전압을 공급받는 인버터를 이용하여 상기 변환된 제 2 전압 레벨의 신호를 출력하는 출력 버퍼; 및 논리 하이의 경우 상기 제 2 전압을 공급받는 인버터를 이용한 지연을 통해 상기 미러 구조의 정전류를 방지하는 지연 셀;을 포함하고, 상기 레벨 변환부는, 상기 신호 입력부로부터 제 1 전압 레벨의 신호를 입력받는 로우 전압(low voltage)용 트랜지스터 및 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환하는 전류 미러 구조의 로우 전압용 트랜지스터를 구비함으로써 고속으로 전압 레벨을 변환한다.
다른 실시예에 따른 상기 전압 레벨 쉬프터에서, 상기 레벨 변환부는, 상기 신호 입력부로부터 제 1 전압 레벨의 신호를 입력받는 로우 전압용 트랜지스터와 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환하는 전류 미러 구조의 로우 전압용 트랜지스터 사이에 산화막파괴(oxide breakdown)를 방지하는 트랜지스터를 캐스코드(cascode) 형태로 연결한다.
나아가, 다른 실시예에 따른 상기 전압 레벨 쉬프터에서, 상기 레벨 변환부를 구성하는 트랜지스터의 드레인-소스 전압과 게이스-소스 전압이 상기 산화막파괴를 발생시키는 전압 레벨을 넘지 않도록, 상기 캐스코드 형태로 연결된 트랜지스터의 게이트에 바이어스 전압(bias voltage)을 인가한다.
다른 실시예에 따른 상기 전압 레벨 쉬프터에서, 상기 레벨 변환부는, 소스 단자가 접지 전원에 연결되고 드레인 단자가 제 1 노드에 연결되어 상기 신호 입력부로부터 게이트에 인가되는 제 1 전압 레벨의 신호에 따라 스위칭하는 제 1 트랜지스터; 소스 단자가 상기 접지 전원에 연결되고 드레인 단자가 제 2 노드에 연결되어 상기 신호 입력부로부터 게이트에 인가되는 제 1 전압 레벨의 신호에 따라 스위칭하는 제 2 트랜지스터; 소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 3 노드와 연결되어 논리 하이 구간에서 제 2 전압 레벨에 따른 전류가 흐르게 되는 제 3 트랜지스터; 소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 4 노드와 연결되며, 상기 제 3 트랜지스터와 전류 미러 구조를 구성함으로써 상기 제 3 트랜지스터의 소정 배율만큼의 전류가 흐르게 되는 제 4 트랜지스터; 소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 3 노드와 연결되며, 상기 지연 셀로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 5 트랜지스터; 소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 3 트랜지스터의 게이트, 제 4 트랜지스터의 게이트 및 상기 제 5 트랜지스터의 소스 단자에 연결되며, 상기 지연 셀로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 6 트랜지스터; 소스 단자가 상기 제 1 노드와 연결되고 드레인 단자가 제 5 노드와 연결되어 게이트에 인가되는 바이어스 전압에 따라 스위칭하는 제 7 트랜지스터; 소스 단자가 상기 제 2 노드와 연결되고 드레인 단자가 제 6 노드와 연결되어 게이트에 인가되는 상기 바이어스 전압에 따라 스위칭하는 제 8 트랜지스터; 소스 단자가 상기 제 3 노드와 연결되고 드레인 단자가 제 5 노드와 연결되어 게이트에 인가되는 상기 바이어스 전압에 따라 스위칭하는 제 9 트랜지스터; 및 소스 단자가 상기 제 4 노드와 연결되고 드레인 단자가 제 6 노드와 연결되어 게이트에 인가되는 상기 바이어스 전압에 따라 스위칭하는 제 10 트랜지스터;를 포함하고, 상기 제 6 노드를 통해 상기 미러 구조에 의해 증폭된 제 2 전압 레벨의 신호를 상기 출력 버퍼로 출력한다.
또한, 다른 실시예에 따른 상기 전압 레벨 쉬프터에서, 상기 레벨 변환부는, 논리 하이 구간에서 상기 미러 구조를 구성하는 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터가 오프됨에 따라 상기 출력 버퍼로 하이 신호를 공급하는 노드의 출력이 플로팅되는 것을 방지하는 PMOS 트랜지스터;를 포함한다.
본 발명의 실시예들은 전류 미러 구조의 레벨 쉬프터의 논리 하이(logic high) 구간에서 파워 다운(power down) 기술을 이용하여 전류 미러 구조의 정전류(static current)의 소모를 억제함과 동시에 빠른 전압 레벨 변환을 보장할 수 있고, 전류 미러 구조에 추가적인 PMOS 트랜지스터를 구비함으로써 파워 다운시에 발생하는 플로팅 노드를 방지할 수 있다. 또한, 본 발명의 다른 실시예는 레벨 쉬프터를 구현함에 있어서 로우 전압(low voltage)용 트랜지스터를 이용하여 전류 미러 구조를 구성하고, 산화막파괴(oxide breakdown)를 방지하는 트랜지스터를 캐스코드(cascode) 형태로 연결함으로써 전압 레벨 변환시 보다 빠른 변환 시간을 제공할 수 있다.
도 1은 본 발명이 속하는 기술 분야에서 전압 레벨을 변경하는 레벨 쉬프터의 일례를 도시한 도면이다.
도 2는 본 발명이 속하는 기술 분야에서 전압 레벨을 변경하는 레벨 쉬프터의 다른 일례를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 입력 신호의 전압 레벨을 변경하여 출력하는 전압 레벨 쉬프터를 도시한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 전압 레벨 쉬프터를 도시한 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 캐스코드 구조를 채택한 전압 레벨 쉬프터를 도시한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 도 4의 전압 레벨 쉬프터 회로의 시뮬레이션 파형을 예시한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 도 5의 전압 레벨 쉬프터 회로의 시뮬레이션 파형을 예시한 도면이다.
도 8a 및 도 8b는 본 발명의 실시예들과 도 1 및 도 2를 통해 소개된 레벨 쉬프터들의 지연시간을 비교한 도면이다.
본 발명의 실시예들을 설명하기에 앞서 본 발명의 실시예들이 구현되는 환경, 즉 입력 신호의 전압 레벨을 변환하여 출력하는 상황에서 활용되는 통상적인 기술들에 대해 도 1 내지 도 2를 통해 간략히 소개하고, 이들 구현 환경에서 발생할 수 있는 구조적인 문제점을 제시하고자 한다.
앞서 간략히 소개한 바와 같이 서로 다른 전압 사이에서 정확히 신호를 전달하기 위해 레벨 쉬프터가 활용되며, 반도체 회로 기술 분야에서는 현재까지 많은 회로 설계자들에 의해 다양한 레벨 컨버터 기술들이 개발되었다. 도 1 내지 도 2는 대표적인 전압 레벨-업 쉬프터를 예시한 것으로, 이들 레벨 쉬프터의 동작에 관한 보다 구체적인 설명은 본 발명의 본질을 흐릴 우려가 있으므로, 여기서는 각각 그 구조와 특성에 대해서만 간략히 소개하도록 한다.
도 1은 본 발명이 속하는 기술 분야에서 전압 레벨을 변경하는 레벨 쉬프터의 일례를 도시한 도면으로서, 일반적으로 Type I 방식이라 부르는 레벨 쉬프터에 해당한다. 도 1의 레벨 쉬프터는 풀 아웃풋 스윙(full output swing)을 생성하기 위해 교차 커플(cross-coupled) 소자들(110)(M3, M4)로 구성된 양의 피드백 네트워크(positive feedback network)을 이용하며, 누설 전류(leakage current) 없이 VDDL에서 VDDH로 레벨을 변환한다. 도 1에 도시된 2개의 전압 VDDL 및 VDDH는 서로 다른 전압 레벨을 나타내며, 이 경우 VDDL < VDDH 라고 가정하자. 회로에 사용되는 입력 신호는 차동(differential)으로 구성되어 있으며, 원래 신호와 함께 반대 위상을 가진 신호를 사용하게 된다. 또한, 레벨 쉬프트(Level shift)를 수행하기 위해 교차 커플(cross coupled) 형태의 2개의 트랜지스터(transistor)(110)로 이루어진 풀업 래치(Pull up latch) 회로를 사용한다.
도 2는 본 발명이 속하는 기술 분야에서 전압 레벨을 변경하는 레벨 쉬프터의 다른 일례를 도시한 도면으로서, 일반적으로 Type II 방식이라 부르는 레벨 쉬프터에 해당한다. 도 2의 레벨 쉬프터는 도 1에 예시된 교차 커플 방식과는 달리, 전류 미러 구조를 형성하는 소자들(210)(M3, M4)을 이용함으로써 B 노드의 전압을 빠르게 레벨-업하는 것이 가능하다.
도 1 및 도 2에서, 트랜지스터 M1 내지 M4, 그리고 출력 버퍼(output buffer)에 활용되는 인버터(inverter) INV3 및 INV4는 전압 스윙이 0에서 VDDH가 되며, 산화막파괴(oxide breakdown)에 의해 발생되는 신뢰성 문제를 해소하기 위해 하이 전압(high voltage)용 트랜지스터를 사용하였다. 하이 전압용 트랜지스터의 경우, 산화막파괴를 방지하기 위해 두꺼운 산화물(thick oxide)로 형성되어 있고, 로우 전압(low voltage)용 소자에 비해 상대적으로 속도가 느리다.
도 2에 도시된 레벨 쉬프터는 전류 미러 구조를 활용하여 큰 전류를 트랜지스터 M4에 흐르게 함으로써 레벨 변환에 따른 지연 시간을 도 1에 도시된 교차 커플 방식의 레벨 쉬프터에 비해 상당히 개선시킬 수 있었다. 그러나, 로직 하이(logic high) 구간(IN=high)에서 전류 미러를 구성하는 소자들(M1, M3, M4)을 통해 정전류(static current)가 계속 흐르기 때문에 파워 소모가 도 1의 레벨 쉬프터의 경우보다 증가하는 약점을 가진다.
이상에서 소개한 바와 같이 도 1 및 도 2의 레벨 쉬프터는 각각 일정 부분에 있어 단점을 가진다. 따라서, 이하에서 기술되는 본 발명의 실시예들은 이러한 단점을 해소하면서도 레벨 쉬프터 고유의 특성을 활용하여 낮은 전압 레벨을 높은 전압 레벨로 효과적으로 변경할 수 있는 전압 레벨 쉬프터를 제안하고자 한다.
본 발명의 실시예들은 도 1 및 도 2의 레벨 쉬프터들이 가졌던 느린 변환의 문제점과 로직 하이 구간에서 발생하는 정전류 소모 문제를 개선하기 위해, 로직 하이 구간에서 전류 미러를 구성하는 트랜지스터를 모두 오프(off)시키는 파워 다운(power down) 기술을 이용해 정전류를 차단함으로써 파워 소모를 감소시키는 기술적 수단을 제안한다. 또한, 전류 미러 단이 오프되는 구간에서 해당 미러 구조의 출력이 플로팅(floating)되는 것을 방지하기 위해 추가로 트랜지스터를 연결하여 로직 하이를 정의하고자 한다.
나아가, 이후 기술될 본 발명의 다른 실시예는 파워 다운 기법을 이용하는 제안된 레벨 쉬프터 회로의 변환 시간을 보다 빠르게 하기 위해 전류 미러 구조를 이용한 변환 과정에서 하이 전압용 트랜지스터를 캐스코드(cascode) 형식의 로우 전압용 트랜지스터들로 대체하여 구성하는 방식을 제안하도록 한다. 따라서 이러한 캐스코드 구조는 산화막파괴를 야기하는 브레이크다운(break-down) 전압 범위 내에서 안정적이면서 빠른 변환 시간을 제공할 수 있다.
이하에서는, 도면을 참조하여 상기된 기술적 과제를 해결하기 위한 본 발명의 실시예들을 구체적으로 설명한다. 다만, 하기의 설명 및 첨부된 도면에서 본 발명의 요지를 흐릴 수 있는 공지 기능 또는 구성에 대한 상세한 설명은 생략한다. 또한, 도면 전체에 걸쳐 동일한 구성 요소들은 가능한 한 동일한 명칭 및 도면 부호로 나타내고 있음에 유의하여야 한다.
도 3은 본 발명의 일 실시예에 따른 입력 신호의 전압 레벨을 변경하여 출력하는 전압 레벨 쉬프터(300)를 도시한 블록도로서, 기능 블록을 중심으로 전압 레벨 쉬프터 회로를 개괄적으로 표현한 도면이다. 각 기능 블록을 구현하기 위한 보다 구체적인 회로 구성은 이후 도 4를 통해 기술하도록 하며, 여기서는 각 블록의 역할과 기능을 중심으로 그 개요만을 소개한다.
신호 입력부(10)는, 제 1 전압을 공급받는 인버터(inverter)를 이용하여 상기 입력 신호의 전압 레벨을 상기 제 1 전압으로 스윙(swing)한다.
레벨 변환부(20)는, 제 2 전압을 공급받는 전류 미러(current mirror) 구조를 이용하여 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환한다. 즉, 본 발명의 실시예들에서 전압 레벨을 변경하는 기술적 수단은 기본적으로 전류 미러 구조에 기반하고 있다. 다만, 앞서 기술한 바와 같이 전류 미러 구조에서 나타나는 정전류의 문제점을 해결하기 위해 이후에 소개할 추가적인 구성, 지연 셀(32)을 구비한다.
나아가, 레벨 변환부(20)는, 논리 하이 구간에서 상기 미러 구조를 구성하는 트랜지스터가 오프됨에 따라 상기 출력 버퍼로 하이 신호를 공급하는 노드의 출력이 플로팅(floating)되는 것을 방지하는 트랜지스터(미도시)를 포함하는 것이 바람직하다.
출력 버퍼(buffer)(31)는, 상기 제 2 전압을 공급받는 인버터를 이용하여 상기 레벨 변환부(20)를 통해 변환된 제 2 전압 레벨의 신호를 출력단에 출력한다.
지연 셀(delay cell)(32)은, 논리 하이(logic high) 구간에서 상기 제 2 전압을 공급받는 인버터를 이용한 지연(delay)을 통해 상기 미러 구조의 정전류(static current)를 방지한다. 이러한 지연 셀(32)은, 상기 논리 하이 구간에서 상기 미러 구조를 구성하는 트랜지스터(transistor)를 오프(off)시키는 파워 다운(power down)을 이용함으로써 트랜지스터에 흐르게 되는 정전류에 의한 파워 소모를 방지하게 된다.
도 4는 본 발명의 일 실시예에 따른 도 3의 전압 레벨 쉬프터를 도시한 회로도이다.
앞서 약술한 바와 같이, 본 발명의 실시예들이 제안하고 있는 전압 레벨 쉬프터 회로는 도 2를 통해 소개된 레벨 쉬프터에서 발생하였던 정전류에 의한 파워 소모의 문제점을 개선하기 위해 파워 다운 기법을 채택하고 있다. 또한, 본 발명의 실시예들은 파워 다운 시에 발생하는 플로팅 노드의 로직 레벨을 정의하기 위해 추가적인 스위치를 구비한다.
도 4에서, 전압 레벨 쉬프터는 빠른 레벨 변환을 위해 도 2를 통해 소개되었던 전류 미러 방식을 이용한다. 도 4의 레벨 쉬프터 회로는 0에서 VDDL로 스윙하는 인버터들로 구성된 'Stage 1'(10), VDDL 레벨을 VDDH 레벨로 변환시키는 역할을 하는 'Stage 2'(20), 파워 다운을 제어하는 지연 셀(delay cell)(32)과 최종 출력을 내보내는 출력 버퍼(output buffer)(31)로 구성된 'Stage 3'(30)으로 편의상 구분될 수 있다. 이하에서는 각각의 회로 구성을 보다 구체적으로 기술하도록 한다.
Stage 1, 즉 신호 입력부(10)는, 제 1 전압(VDDL)을 공급받아 입력 신호(IN)를 반전시키는 제 1 인버터(INV1) 및 상기 제 1 전압(VDDL)을 공급받아 상기 반전된 입력 신호를 재반전시키는 제 2 인버터(INV2)를 포함한다. 이 때, 신호 입력부(10)는 서로 반대의 위상을 갖고, 0에서 상기 제 1 전압(VDDL)으로 스윙된 2개의 입력 신호를 레벨 변환부(20)의 소자들(M1, M2)에게 출력한다.
Stage 2, 즉 레벨 변환부(20)는, 2개의 신호 입력 소자들(M1, M2), 전류 미러 구조(23)를 구성하는 소자들, 그리고 플로팅 방지용 소자(M7)를 포함한다. 보다 구체적으로, 레벨 변환부(20)는 소스(source) 단자가 접지 전원에 연결되고 드레인(drain) 단자가 제 1 노드(A)에 연결되어 상기 신호 입력부(10)로부터 게이트(gate)에 인가되는 제 1 전압 레벨(VDDL)의 신호에 따라 스위칭하는 제 1 트랜지스터(M1), 그리고 소스 단자가 상기 접지 전원에 연결되고 드레인 단자가 제 2 노드(B)에 연결되어 상기 신호 입력부(10)로부터 게이트에 인가되는 제 1 전압 레벨(VDDL)의 신호에 따라 스위칭하는 제 2 트랜지스터(M2)를 포함한다.
또한, 전류 미러 구조(23)는, 소스 단자를 통해 제 2 전압(VDDH)을 공급받고 드레인 단자가 상기 제 1 노드(A)와 연결되어 논리 하이 구간에서 제 2 전압 레벨(VDDH)에 따른 전류가 흐르게 되는 제 3 트랜지스터(M3), 소스 단자를 통해 상기 제 2 전압(VDDH)을 공급받고 드레인 단자가 상기 제 2 노드(B)와 연결되며, 상기 제 3 트랜지스터(M3)와 전류 미러 구조를 구성함으로써 상기 제 3 트랜지스터(M3)의 일정 배율(도 4에는 양의 정수 K배로 예시되어 있다.)만큼의 전류가 흐르게 되는 제 4 트랜지스터(M4), 소스 단자를 통해 상기 제 2 전압(VDDH)을 공급받고 드레인 단자가 제 1 노드(A)와 연결되며, 지연 셀(32)로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 5 트랜지스터(M5) , 그리고 소스 단자를 통해 상기 제 2 전압(VDDH)을 공급받고 드레인 단자가 상기 제 3 트랜지스터(M3)의 게이트, 제 4 트랜지스터(M4)의 게이트 및 상기 제 5 트랜지스터(M5)의 소스 단자에 연결되며, 상기 지연 셀(32)로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 6 트랜지스터(M6)를 포함한다.
레벨 변환부(20)는, 상기 제 2 노드(B)를 통해 상기 미러 구조(23)에 의해 증폭된 제 2 전압 레벨(VDDH)의 신호를 출력 버퍼(31)로 출력한다. 본 실시예에서, 이러한 레벨 변환부(20)를 구성하는 트랜지스터는 하이 전압(high voltage)용 트랜지스터인 것이 바람직하다.
출력 버퍼(31)는, 제 2 전압(VDDH)을 공급받아 상기 레벨 변환부(20)를 통해 변환된 제 2 전압 레벨(VDDH)의 신호를 반전시키는 제 3 인버터(INV3), 그리고 상기 제 2 전압(VDDH)을 공급받아 상기 반전된 제 2 전압 레벨(VDDH)의 신호를 재반전시키는 제 4 인버터(INV4)를 포함함으로써, 상기 제 4 인버터(INV4)로부터 제 2 전압 레벨(VDDH)의 신호를 출력단에 출력하게 된다.
이상의 레벨 변환부(20)에서, 우선 입력 신호(IN)가 로우(low)에서 하이(high)로 변경될 때, 로직 하이 동작이 시작된다. 트랜지스터 M1 및 M2는 인버터 INV1 및 INV2에 의해 서로 반대의 입력을 받게 된다. 로직 하이 구간에서 M1의 게이트는 하이 레벨(high level)이 되어 M3를 통해 큰 전류가 흐르게 되고, 전류 미러 회로(23) 구성에 의해 M4에는 K배의 전류가 흐르게 된다. 따라서, B 노드의 전압 레벨은 상승하게 되고, INV3 및 INV4로 구성된 출력 버퍼(31)를 통해 최종 출력 하이가 발생하게 된다.
한편, 지연 셀(32)은, 제 2 전압(VDDH)을 공급받아 상기 레벨 변환부(20)를 통해 변환된 제 2 전압 레벨(VDDH)의 신호를 반전시키는 제 5 인버터(INV5), 그리고 상기 제 2 전압(VDDH)을 공급받아 상기 반전된 제 2 전압 레벨(VDDH)의 신호를 재반전시키는 제 6 인버터(INV6)를 포함한다. 이러한 지연 셀(32)은, 상기 제 5 인버터(INV5) 및 상기 제 6 인버터(INV6)의 출력 신호를 상기 레벨 변환부(20)를 구성하는 트랜지스터(M5, M6)의 게이트에 각각 인가함으로써 논리 하이 구간에서 상기 미러 구조(23)를 구성하는 트랜지스터(M3, M4)를 오프시키게 된다.
즉, 도 4를 통해 제안된 전압 레벨 쉬프터 회로는 로직 하이 구간 초기 동작 시에만 전류 미러 회로(23)를 통해 빠른 변환을 이용하고, 인버터로 구성된 지연 셀(32)에 의해 지연 후, 트랜지스터 M3 및 M4를 오프시키는 파워 다운 기술을 활용함으로써 로직 하이 구간에서 도 2의 레벨 쉬프터가 야기하는 정전류 발생의 우려가 없다.
그러나, 도 4의 전압 레벨 쉬프터 회로는 트랜지스터 M3 및 M4를 오프시킴으로 인해 B 노드가 플로팅(floating) 상태가 되기 때문에 로직 출력에 문제가 발생할 수 있다. 따라서, 도 4를 통해 제안된 전압 레벨 쉬프터 회로는 PMOS 트랜지스터 M7을 전류 미러 구조(23)의 출력단에 추가로 연결함으로써 로직 하이 구간에서 B 노드의 플로팅 상태를 방지하였다. 이러한 구조로 인해 제안된 전압 레벨 쉬프터 회로는 도 2에 예시된 전류 미러 구조를 채택한 전압 레벨 쉬프터 기술보다 보다 낮은 파워로 전압 레벨-업 동작을 수행할 수 있다.
한편, 도 4를 통해 제안된 전압 레벨 쉬프터 회로는, 앞서 소개한 도 1 및 도 2의 전압 레벨 쉬프터 기술과 유사하게 레벨 변환 과정에서 하이 전압용 트랜지스터를 이용하기 때문에 산화막파괴에 따른 신뢰성 문제는 해결할 수 있는 반면, 전압 레벨의 변환에 많은 시간이 소모될 수 있다. 따라서, 이하에서 기술되는 본 발명의 다른 실시예는 이러한 변환 시간의 지연을 해결할 수 있는 새로운 기술적 수단을 제안한다.
도 5는 본 발명의 다른 실시예에 따른 캐스코드 구조를 채택한 전압 레벨 쉬프터를 도시한 회로도로서, 앞서 소개한 도 4의 레벨 쉬프터와 기본적인 구성은 일치하는 바이다. 따라서, 설명의 중복을 피하기 위해, 여기서는 변환 속도를 향상시키기 위해 추가된 구성(캐스코드 구조 및 트랜지스터의 변경)에 집중하여 기술하도록 한다.
도 4에서와 마찬가지로, 도 5의 전압 레벨 쉬프터 역시, 제 1 전압을 공급받는 인버터를 이용하여 상기 입력 신호의 전압 레벨을 상기 제 1 전압으로 스윙하는 신호 입력부(10), 제 2 전압을 공급받는 전류 미러 구조를 이용하여 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환하는 레벨 변환부(20), 상기 제 2 전압을 공급받는 인버터를 이용하여 상기 변환된 제 2 전압 레벨의 신호를 출력하는 출력 버퍼(31) 및 논리 하이의 경우 상기 제 2 전압을 공급받는 인버터를 이용한 지연을 통해 상기 미러 구조의 정전류를 방지하는 지연 셀(32)을 포함한다.
다만, 도 4의 레벨 쉬프터 회로와는 달리 도 5의 레벨 쉬프터 회로의 레벨 변환부(20)는, 상기 신호 입력부(10)로부터 제 1 전압 레벨의 신호를 입력받는 로우 전압(low voltage)용 트랜지스터 및 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환하는 전류 미러 구조의 로우 전압용 트랜지스터를 구비함으로써 고속으로 전압 레벨을 변환할 수 있다는 특성을 갖는다. 여기서, 레벨 변환부(20)는, 상기 신호 입력부(10)로부터 제 1 전압 레벨의 신호를 입력받는 로우 전압용 트랜지스터와 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환하는 전류 미러 구조의 로우 전압용 트랜지스터 사이에 산화막파괴(oxide breakdown)를 방지하는 트랜지스터를 캐스코드(cascode) 형태(25)로 연결하는 것이 바람직하다. 또한, 상기 레벨 변환부(20)를 구성하는 트랜지스터의 드레인-소스 전압과 게이스-소스 전압이 상기 산화막파괴를 발생시키는 전압 레벨을 넘지 않도록, 상기 캐스코드 형태(25)로 연결된 트랜지스터의 게이트에 바이어스 전압(bias voltage)을 인가하는 것이 바람직하다. 즉, 상기 바이어스 전압은 상기 제 1 전압 레벨과 상기 제 2 전압 레벨 사이의 값으로 결정될 수 있다.
보다 구체적으로, 상기 레벨 변환부(20)는, 소스 단자가 접지 전원에 연결되고 드레인 단자가 제 1 노드(A)에 연결되어 신호 입력부(10)로부터 게이트에 인가되는 제 1 전압 레벨(VDDL)의 신호에 따라 스위칭하는 제 1 트랜지스터(M1), 그리고 소스 단자가 상기 접지 전원에 연결되고 드레인 단자가 제 2 노드(B)에 연결되어 상기 신호 입력부(10)로부터 게이트에 인가되는 제 1 전압 레벨(VDDL)의 신호에 따라 스위칭하는 제 2 트랜지스터(M2)를 포함한다. 여기서, 이들 소자(M1, M2)는 변환 속도의 향상을 위해 로우 전압 트랜지스터를 사용하는 것이 바람직하다.
또한, 상기 레벨 변환부(20)의 전류 미러 구조는, 소스 단자를 통해 상기 제 2 전압(VDDH)을 공급받고 드레인 단자가 상기 제 3 노드(E)와 연결되어 논리 하이 구간에서 제 2 전압 레벨(VDDH)에 따른 전류가 흐르게 되는 제 3 트랜지스터(M3), 소스 단자를 통해 상기 제 2 전압(VDDH)을 공급받고 드레인 단자가 상기 제 4 노드(F)와 연결되며, 상기 제 3 트랜지스터(M3)와 전류 미러 구조를 구성함으로써 상기 제 3 트랜지스터(M3)의 일정 배율(도 5에서는 양의 정수 K배가 예시되었다.)만큼의 전류가 흐르게 되는 제 4 트랜지스터(M4), 소스 단자를 통해 상기 제 2 전압(VDDH)을 공급받고 드레인 단자가 상기 제 3 노드(E)와 연결되며, 지연 셀(32)로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 5 트랜지스터(M5), 그리고 소스 단자를 통해 상기 제 2 전압(VDDH)을 공급받고 드레인 단자가 상기 제 3 트랜지스터(M3)의 게이트, 제 4 트랜지스터(M4)의 게이트 및 상기 제 5 트랜지스터(M5)의 소스 단자에 연결되며, 상기 지연 셀(32)로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 6 트랜지스터(M6)를 포함한다. 여기서, 미러 구조를 형성하는 일부 소자(M3, M4)는 변환 속도의 향상을 위해 로우 전압 트랜지스터를 사용하는 것이 바람직하다.
나아가, 상기 레벨 변환부(20)는, 소스 단자가 상기 제 1 노드(A)와 연결되고 드레인 단자가 제 5 노드(C)와 연결되어 게이트에 인가되는 바이어스 전압(VBIAS)에 따라 스위칭하는 제 7 트랜지스터(M8), 소스 단자가 상기 제 2 노드(B)와 연결되고 드레인 단자가 제 6 노드(D)와 연결되어 게이트에 인가되는 상기 바이어스 전압(VBIAS)에 따라 스위칭하는 제 8 트랜지스터(M9), 소스 단자가 상기 제 3 노드(E)와 연결되고 드레인 단자가 제 5 노드(C)와 연결되어 게이트에 인가되는 상기 바이어스 전압(VBIAS)에 따라 스위칭하는 제 9 트랜지스터(M10), 그리고 소스 단자가 상기 제 4 노드(F)와 연결되고 드레인 단자가 제 6 노드(D)와 연결되어 게이트에 인가되는 상기 바이어스 전압(VBIAS)에 따라 스위칭하는 제 10 트랜지스터(M11)를 포함하며, 이들 소자는 캐스코드 형태(25)로 연결된다. 여기서, 캐스코드 형태(25)로 연결되는 소자(M8, M9, M10, M11)는 변환 속도의 향상을 위해 로우 전압 트랜지스터를 사용하는 것이 바람직하다.
이제, 레벨 변환부(20)는, 상기 제 6 노드(D)를 통해 상기 미러 구조에 의해 증폭된 제 2 전압 레벨(VDDH)의 신호를 상기 출력 버퍼(31)로 출력하게 된다.
요약하건대, 이상의 도 5의 레벨 쉬프터 회로는 도 4의 레벨 쉬프터 회로에 비해 보다 빠른 변환 시간을 제공하기 위해 'Stage 2'(20)에서 사용되었던 하이 전압용 트랜지스터(M1 내지 M4)를 로우 전압용 트랜지스터로 변경하였고, 로우 전압용 소자에서 발생될 수 있는 산화막파괴를 방지하기 위해 M1, M2의 드레인 단자에 캐스코드 형태로 M8 - M9를 연결하고, M3, M4의 드레인 단자에 캐스코드 형태로 M10 - M11을 연결하였다. 그리고, 'Stage 2'(20)의 모든 트랜지스터들의 드레인-소스 전압(Vds) 및 게이트-소스 전압(Vgs)이 브레이크 다운 전압(break-down voltage) 범위를 넘지 않기 위해 M8 - M9의 게이트 단자에 적정한 조건(VDDL < VBIAS < VDDH)의 바이어스 전압(VBIAS)을 인가하였다. 따라서, 'Stage 2'(20)의 모든 트랜지스터들은 브레이크 다운 전압 내에서 안전하게 동작할 수 있다. 이상과 같은 구성을 통해 도 5를 통해 제안된 전압 레벨 쉬프터 회로는 로우 전압용 소자의 빠른 동작 특성으로 인해 도 4를 통해 제안된 전압 레벨 쉬프터 회로보다 상대적으로 더욱 빠른 변환 시간을 가질 수 있다.
한편, 상기 레벨 변환부(20) 역시, 논리 하이 구간에서 상기 미러 구조를 구성하는 상기 제 3 트랜지스터(M3) 및 상기 제 4 트랜지스터(M4)가 오프됨에 따라 상기 출력 버퍼로 하이 신호를 공급하는 노드의 출력이 플로팅되는 것을 방지하는 PMOS 트랜지스터(M7)를 포함하는 것이 바람직하다. 또한, 상기된 제 5 트랜지스터(M5), 제 6 트랜지스터(M6) 및 플로팅 방지용 PMOS 트랜지스터(M7)는 하이 전압용 트랜지스터인 것이 바람직하다.
이하에서는, 이상에서 제안된 2가지 실시예(도 4 및 도 5의 전압 레벨 쉬프터)의 성능을 평가하기 위해 0.35um BCD 공정을 이용한 시뮬레이션 결과를 소개하도록 한다. 2가지 실시 예에서 사용된 트랜지스터는 5V, 8V CMOS 소자들이다. 5V 소자는 Vgs . max=5.5V, Vds . max=5.5V, Wmin=1.2um, Lmin=0.5um 이다. 8V 소자는 Vgs.max=13.2V, Vds . max=8.8V, Wmin=1.2um, Lmin=2.5um이다. 이처럼 8V 소자는 5V 소자와 비교 시 브레이크 다운 전압 레벨이 높다. 그러나, 트랜지스터의 최소 길이(length)는 5배 이상이기 때문에 트랜지스터의 동작 속도는 더 느리다.
도 6은 본 발명의 일 실시예에 따른 도 4의 전압 레벨 쉬프터 회로(620)의 시뮬레이션 파형을 예시한 도면으로서, 도 2에 예시된 종래의 레벨 쉬프터(610)의 시뮬레이션 파형과 비교하고 있다. 시뮬레이션 조건은 VDDL=2.5V, VDDH=8V, FSW=1MHz 이다. 입력 신호(IN)가 하이 구간에서, 종래의 레벨 쉬프터(Type II)(610)의 경우 계속해서 정전류(static current)가 흐르는 것을 알 수 있다. 반면에 도 4를 통해 제안된 레벨 쉬프터 회로(620)는 C 노드의 전압 레벨이 VDDH가 되면서 M3, M4이 모두 오프된다. 따라서, 로직 하이 구간에서 정전류가 흐르지 않는 것을 알 수 있다.
도 7은 본 발명의 다른 실시예에 따른 도 5의 전압 레벨 쉬프터 회로의 시뮬레이션 파형을 예시한 도면으로서, 시뮬레이션 조건은 VDDL=2.5V, VDDH=8V, FSW=1MHz 이다. 제안된 실시예에 따른 레벨 쉬프터 회로는 로우 전압용 소자의 이용으로 빠른 변환이 가능하지만, 각 트랜지스터들의 Vgs, Vds가 브레이크 다운 전압을 넘을 경우 소자가 파괴될 위험성이 있다. 여기서, 제안된 레벨 쉬프터 회로의 M3 - M4 트랜지스터의 게이트 단자에는 VBIAS(= VDDH/2)가 인가되었기 때문에 'Stage 2'(레벨 변환 단계)에 위치한 모든 트랜지스터들은 브레이크 다운 전압 범위(Vgs . max=5.5 V, Vds.max=5.5 V) 내에서 동작하는 것을 확인할 수 있다.
도 8a 및 도 8b는 본 발명의 실시예들과 도 1 및 도 2를 통해 소개된 레벨 쉬프터들의 지연시간을 비교한 도면으로서, 제안된 전압 레벨 쉬프터 회로와 종래기술의 변환 시간을 비교하기 위한 시뮬레이션 파형을 예시한 것이다. 시뮬레이션 조건은 VDDL=2.5V, VDDH=8V, FSW=1MHz 이다. 도 8a는 상승 시간(rising time)을 비교한 것이고, 도 8b는 하강 시간(falling time)을 비교한 것으로, 'Conv.1'은 도 1의 레벨 쉬프터 회로에 따른 파형이고, 'Conv.2'는 도 2의 레벨 쉬프터 회로에 따른 파형이며, 'Prop.1' 및 'Prop.2'는 각각 도 4 및 도 5의 레벨 쉬프터 회로에 따른 파형에 해당한다. 도 8a 및 도 8b에서 확인 할 수 있듯이, 본 발명의 다른 실시예에 따른 전압 레벨 쉬프터(Prop.2)의 경우의 시뮬레이션 결과는 rising=2.05ns / falling=1.22ns으로 종래 기술(Conv.1 및 Conv.2)에 비해 매우 짧은 지연 시간을 보이는 것을 알 수 있다.
이하의 표 1은 본 발명의 실시예들을 통해 제안된 전압 레벨 쉬프터 회로 및 종래의 레벨 쉬프터 기술의 성능 비교를 나타낸 것이다.
종류 전력소모 ( uW ) rising time ( ns ) falling time ( ns )
종래기술 1 35.15 4.625 4.453
종래기술 2 1249.67 2.335 2.355
발명된 회로 1 36.73 2.351 3.325
발명된 회로 2 30.56 2.051 1.227
표 1에서 시뮬레이션 조건은 VDDL=2.5V, VDDH=8V, FSW=1MHz 이다. 표 1에서 볼 수 있듯이, 본 발명의 두 가지 실시예들에 따른 회로들은 전력 소모, 지연 시간 측면에서 우수한 특성을 보이는 것을 알 수 있다. 특히 제안된 두 번째 전압 레벨 쉬프터(발명된 회로 2)는 로우 전압용 소자 이용에 의해 전력 소모 및 지연 시간을 매우 크게 개선시킨 것을 알 수 있다.
상기된 본 발명의 실시예들은, 전류 미러 구조의 레벨 쉬프터의 논리 하이(logic high) 구간에서 파워 다운(power down) 기술을 이용하여 로직 하이 구간에서 전류 미러 구조의 정전류(static current)의 소모를 억제함과 동시에 빠른 전압 레벨 변환을 보장할 수 있고, 전류 미러 구조에 추가적인 PMOS 트랜지스터를 구비함으로써 파워 다운시에 발생하는 플로팅 노드를 방지할 수 있다.
또한, 본 발명의 다른 실시예는 레벨 쉬프터를 구현함에 있어서 상대적으로 동작 특성이 빠른 로우 전압(low voltage)용 트랜지스터를 이용하여 전류 미러 구조를 구성하고, 산화막파괴(oxide breakdown)를 방지하는 트랜지스터를 캐스코드(cascode) 형태로 연결함으로써 전압 레벨 변환시 보다 빠른 변환 시간을 제공할 수 있다.
이상에서 본 발명에 대하여 그 다양한 실시예들을 중심으로 살펴보았다. 본 발명에 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
110 : 교차 커플 구조 210 : 전류 미러 구조
300 : 전압 레벨 쉬프터
10 : 신호 입력부 20 : 레벨 변환부
23 : 전류 미러 구조 25 : 캐스코드 구조
31 : 출력 버퍼 32 : 지연 셀

Claims (15)

  1. 입력 신호의 전압 레벨을 변경하여 출력하는 전압 레벨 쉬프터(level shifter)에 있어서,
    제 1 전압을 공급받는 인버터(inverter)를 이용하여 상기 입력 신호의 전압 레벨을 상기 제 1 전압으로 스윙(swing)하는 신호 입력부;
    제 2 전압을 공급받는 전류 미러(current mirror) 구조를 이용하여 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환하는 레벨 변환부;
    상기 제 2 전압을 공급받는 인버터를 이용하여 상기 변환된 제 2 전압 레벨의 신호를 출력하는 출력 버퍼(buffer); 및
    논리 하이(logic high) 구간에서 상기 제 2 전압을 공급받는 인버터를 이용한 지연(delay)을 통해 상기 미러 구조의 정전류(static current)를 방지하는 지연 셀(delay cell);을 포함하되,
    상기 레벨 변환부는,
    논리 하이 구간에서 상기 미러 구조 내에 포함된 트랜지스터(transistor)가 오프(off)됨으로 인해 상기 출력 버퍼에 입력되는 로직 출력이 플로팅(floating)되는 상태를 방지하는 것을 특징으로 하는 전압 레벨 쉬프터.
  2. 제 1 항에 있어서,
    상기 지연 셀은,
    상기 논리 하이 구간에서 상기 미러 구조를 구성하는 트랜지스터(transistor)를 오프(off)시키는 파워 다운(power down)을 이용함으로써 상기 정전류에 의한 파워 소모를 방지하는 것을 특징으로 하는 전압 레벨 쉬프터.
  3. 제 1 항에 있어서,
    상기 신호 입력부는,
    상기 제 1 전압을 공급받아 상기 입력 신호를 반전시키는 제 1 인버터; 및
    상기 제 1 전압을 공급받아 상기 반전된 입력 신호를 재반전시키는 제 2 인버터;를 포함하고,
    서로 반대의 위상을 갖고, 0에서 상기 제 1 전압으로 스윙된 2개의 입력 신호를 출력하는 것을 특징으로 하는 전압 레벨 쉬프터.
  4. 제 1 항에 있어서,
    상기 레벨 변환부는,
    소스(source) 단자가 접지 전원에 연결되고 드레인(drain) 단자가 제 1 노드에 연결되어 상기 신호 입력부로부터 게이트(gate)에 인가되는 제 1 전압 레벨의 신호에 따라 스위칭하는 제 1 트랜지스터;
    소스 단자가 상기 접지 전원에 연결되고 드레인 단자가 제 2 노드에 연결되어 상기 신호 입력부로부터 게이트에 인가되는 제 1 전압 레벨의 신호에 따라 스위칭하는 제 2 트랜지스터;
    소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 1 노드와 연결되어 논리 하이 구간에서 제 2 전압 레벨에 따른 전류가 흐르게 되는 제 3 트랜지스터;
    소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 2 노드와 연결되며, 상기 제 3 트랜지스터와 전류 미러 구조를 구성함으로써 상기 제 3 트랜지스터의 양의 정수 배율만큼의 전류가 흐르게 되는 제 4 트랜지스터;
    소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 제 1 노드와 연결되며, 상기 지연 셀로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 5 트랜지스터; 및
    소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 3 트랜지스터의 게이트, 제 4 트랜지스터의 게이트 및 상기 제 5 트랜지스터의 소스 단자에 연결되며, 상기 지연 셀로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 6 트랜지스터;를 포함하고,
    상기 제 2 노드를 통해 상기 미러 구조에 의해 증폭된 제 2 전압 레벨의 신호를 상기 출력 버퍼로 출력하는 것을 특징으로 하는 전압 레벨 쉬프터.
  5. 제 4 항에 있어서,
    상기 레벨 변환부를 구성하는 트랜지스터는 하이 전압(high voltage)용 트랜지스터인 것을 특징으로 하는 전압 레벨 쉬프터.
  6. 제 1 항에 있어서,
    상기 레벨 변환부는,
    논리 하이 구간에서 상기 미러 구조를 구성하는 트랜지스터가 오프됨에 따라 상기 출력 버퍼로 하이 신호를 공급하는 노드의 출력이 플로팅(floating)되는 것을 방지하는 PMOS 트랜지스터;를 포함하는 것을 특징으로 하는 전압 레벨 쉬프터.
  7. 제 1 항에 있어서,
    상기 출력 버퍼는,
    상기 제 2 전압을 공급받아 상기 레벨 변환부를 통해 변환된 제 2 전압 레벨의 신호를 반전시키는 제 3 인버터; 및
    상기 제 2 전압을 공급받아 상기 반전된 제 2 전압 레벨의 신호를 재반전시키는 제 4 인버터;를 포함하고,
    상기 제 4 인버터로부터 제 2 전압 레벨의 신호를 출력하는 것을 특징으로 하는 전압 레벨 쉬프터.
  8. 제 1 항에 있어서,
    상기 지연 셀은,
    상기 제 2 전압을 공급받아 상기 레벨 변환부를 통해 변환된 제 2 전압 레벨의 신호를 반전시키는 제 5 인버터; 및
    상기 제 2 전압을 공급받아 상기 반전된 제 2 전압 레벨의 신호를 재반전시키는 제 6 인버터;를 포함하고,
    상기 제 5 인버터 및 상기 제 6 인버터의 출력 신호를 상기 레벨 변환부를 구성하는 트랜지스터의 게이트에 각각 인가함으로써 논리 하이 구간에서 상기 미러 구조를 구성하는 트랜지스터를 오프시키는 것을 특징으로 하는 전압 레벨 쉬프터.
  9. 입력 신호의 전압 레벨을 변경하여 출력하는 전압 레벨 쉬프터에 있어서,
    제 1 전압을 공급받는 인버터를 이용하여 상기 입력 신호의 전압 레벨을 상기 제 1 전압으로 스윙하는 신호 입력부;
    상기 제 1 전압보다 높은 제 2 전압을 공급받는 전류 미러 구조를 이용하여 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환하는 레벨 변환부;
    상기 제 2 전압을 공급받는 인버터를 이용하여 상기 변환된 제 2 전압 레벨의 신호를 출력하는 출력 버퍼; 및
    논리 하이의 경우 상기 제 2 전압을 공급받는 인버터를 이용한 지연을 통해 상기 미러 구조의 정전류를 방지하는 지연 셀;을 포함하고,
    상기 레벨 변환부는,
    최대 허용 전압이 상기 제 1 전압 이상, 상기 제 2 전압 미만으로서, 상기 신호 입력부로부터 제 1 전압 레벨의 신호를 입력받는 로우 전압(low voltage)용 트랜지스터 및 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환하는 전류 미러 구조의 로우 전압용 트랜지스터를 구비함으로써 고속으로 전압 레벨을 변환하는 것을 특징으로 하는 전압 레벨 쉬프터.
  10. 제 9 항에 있어서,
    상기 레벨 변환부는,
    상기 신호 입력부로부터 제 1 전압 레벨의 신호를 입력받는 로우 전압용 트랜지스터와 상기 제 1 전압 레벨의 신호를 상기 제 2 전압 레벨의 신호로 변환하는 전류 미러 구조의 로우 전압용 트랜지스터 사이에 산화막파괴(oxide breakdown)를 방지하는 트랜지스터를 캐스코드(cascode) 형태로 연결하는 것을 특징으로 하는 전압 레벨 쉬프터.
  11. 제 10 항에 있어서,
    상기 레벨 변환부를 구성하는 트랜지스터의 드레인-소스 전압과 게이스-소스 전압이 상기 산화막파괴를 발생시키는 전압 레벨을 넘지 않도록, 상기 캐스코드 형태로 연결된 트랜지스터의 게이트에 바이어스 전압(bias voltage)을 인가하는 것을 특징으로 하는 전압 레벨 쉬프터.
  12. 제 11 항에 있어서,
    상기 바이어스 전압은 상기 제 1 전압 레벨과 상기 제 2 전압 레벨 사이의 값으로 결정되는 것을 특징으로 하는 전압 레벨 쉬프터.
  13. 제 9 항에 있어서,
    상기 레벨 변환부는,
    소스 단자가 접지 전원에 연결되고 드레인 단자가 제 1 노드에 연결되어 상기 신호 입력부로부터 게이트에 인가되는 제 1 전압 레벨의 신호에 따라 스위칭하는 제 1 트랜지스터;
    소스 단자가 상기 접지 전원에 연결되고 드레인 단자가 제 2 노드에 연결되어 상기 신호 입력부로부터 게이트에 인가되는 제 1 전압 레벨의 신호에 따라 스위칭하는 제 2 트랜지스터;
    소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 3 노드와 연결되어 논리 하이 구간에서 제 2 전압 레벨에 따른 전류가 흐르게 되는 제 3 트랜지스터;
    소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 4 노드와 연결되며, 상기 제 3 트랜지스터와 전류 미러 구조를 구성함으로써 상기 제 3 트랜지스터의 양의 정수 배율만큼의 전류가 흐르게 되는 제 4 트랜지스터;
    소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 3 노드와 연결되며, 상기 지연 셀로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 5 트랜지스터;
    소스 단자를 통해 상기 제 2 전압을 공급받고 드레인 단자가 상기 제 3 트랜지스터의 게이트, 제 4 트랜지스터의 게이트 및 상기 제 5 트랜지스터의 소스 단자에 연결되며, 상기 지연 셀로부터 게이트에 인가되는 신호에 따라 스위칭하는 제 6 트랜지스터;
    소스 단자가 상기 제 1 노드와 연결되고 드레인 단자가 제 5 노드와 연결되어 게이트에 인가되는 바이어스 전압에 따라 스위칭하는 제 7 트랜지스터;
    소스 단자가 상기 제 2 노드와 연결되고 드레인 단자가 제 6 노드와 연결되어 게이트에 인가되는 상기 바이어스 전압에 따라 스위칭하는 제 8 트랜지스터;
    소스 단자가 상기 제 3 노드와 연결되고 드레인 단자가 제 5 노드와 연결되어 게이트에 인가되는 상기 바이어스 전압에 따라 스위칭하는 제 9 트랜지스터; 및
    소스 단자가 상기 제 4 노드와 연결되고 드레인 단자가 제 6 노드와 연결되어 게이트에 인가되는 상기 바이어스 전압에 따라 스위칭하는 제 10 트랜지스터;를 포함하고,
    상기 제 6 노드를 통해 상기 미러 구조에 의해 증폭된 제 2 전압 레벨의 신호를 상기 출력 버퍼로 출력하는 것을 특징으로 하는 전압 레벨 쉬프터.
  14. 제 13 항에 있어서,
    상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 하이 전압용 트랜지스터인 것을 특징으로 하는 전압 레벨 쉬프터.
  15. 제 13 항에 있어서,
    상기 레벨 변환부는,
    논리 하이 구간에서 상기 미러 구조를 구성하는 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터가 오프됨에 따라 상기 출력 버퍼로 하이 신호를 공급하는 노드의 출력이 플로팅되는 것을 방지하는 PMOS 트랜지스터;를 포함하는 것을 특징으로 하는 전압 레벨 쉬프터.
KR20120054851A 2012-05-23 2012-05-23 전압 레벨 쉬프터 KR101483038B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20120054851A KR101483038B1 (ko) 2012-05-23 2012-05-23 전압 레벨 쉬프터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20120054851A KR101483038B1 (ko) 2012-05-23 2012-05-23 전압 레벨 쉬프터

Publications (2)

Publication Number Publication Date
KR20130131070A KR20130131070A (ko) 2013-12-03
KR101483038B1 true KR101483038B1 (ko) 2015-01-20

Family

ID=49980437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20120054851A KR101483038B1 (ko) 2012-05-23 2012-05-23 전압 레벨 쉬프터

Country Status (1)

Country Link
KR (1) KR101483038B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107911110A (zh) * 2017-10-25 2018-04-13 天津大学 基于输入控制二极管的电平移位电路
US10892750B2 (en) 2018-05-31 2021-01-12 SK Hynix Inc. Semiconductor apparatus
KR102519602B1 (ko) * 2018-12-17 2023-04-07 에스케이하이닉스 주식회사 레벨 쉬프터 및 이를 포함하는 드라이버 회로
CN111900975A (zh) * 2020-08-06 2020-11-06 中科亿海微电子科技（苏州）有限公司 一种将高电压域信号转变为低电压域信号的电平转换电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980073439A (ko) * 1997-03-14 1998-11-05 김광호 메모리 집적 회로의 입력 버퍼
KR20060015858A (ko) * 2004-08-16 2006-02-21 삼성전자주식회사 보상 회로를 구비한 레벨 쉬프터 및 디지털 회로
US7199617B1 (en) * 2004-11-12 2007-04-03 Intel Corporation Level shifter
KR20090007210A (ko) * 2007-07-13 2009-01-16 야마하 가부시키가이샤 레벨 시프트 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980073439A (ko) * 1997-03-14 1998-11-05 김광호 메모리 집적 회로의 입력 버퍼
KR20060015858A (ko) * 2004-08-16 2006-02-21 삼성전자주식회사 보상 회로를 구비한 레벨 쉬프터 및 디지털 회로
US7199617B1 (en) * 2004-11-12 2007-04-03 Intel Corporation Level shifter
KR20090007210A (ko) * 2007-07-13 2009-01-16 야마하 가부시키가이샤 레벨 시프트 회로

Also Published As

Publication number Publication date
KR20130131070A (ko) 2013-12-03

Similar Documents

Publication Publication Date Title
US7199617B1 (en) Level shifter
US6864718B2 (en) Charge pump level converter (CPLC) for dual voltage system in very low power application
US8643426B2 (en) Voltage level shifter
JP5430507B2 (ja) 電圧レベルシフタ
US9059700B2 (en) Voltage translator
CN105958994A (zh) 一种具有宽输入电压范围的亚阈值电平转换器
KR101483038B1 (ko) 전압 레벨 쉬프터
KR20070013086A (ko) 반도체 메모리 소자의 레벨 쉬프터 회로
KR20120095246A (ko) 레벨 쉬프터
US6784700B1 (en) Input buffer circuit
US5675263A (en) Hot-clock adiabatic gate using multiple clock signals with different phases
JP2009533929A (ja) 電子回路
TWI543536B (zh) 採用來自輸出電力域之電力關閉信號的低電力、單軌位準移位器以及轉換電力域之間之資料信號的方法
US8653879B2 (en) Level shifter and semiconductor integrated circuit including the shifter
Varma et al. Sub Threshold Level Shifters and Level Shifter with LEC for LSI’s
CN111355481A (zh) 一种电平转换器
TWM565921U (zh) 電壓位準移位器
TWM586017U (zh) 低功率電位轉換器
Kapoor et al. High performance CMOS voltage level shifters design for low voltage applications
Kumar et al. Modelling and Implementation of 0.5 V to 1.8 V Level Shifter Reflected output and Dual Wilson Current Mirror Technique
Singh et al. A Comparative Analysis of Robust Level Shifters for High-Speed and Ultra-Low Power Applications
TWM629687U (zh) 高效能電壓位準移位器
TWM626417U (zh) 高速低功耗電位轉換器電路
CN115085717A (zh) 电平转换电路
TWM627595U (zh) 降低功耗之電位轉換電路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee