KR20120095246A - 레벨 쉬프터 - Google Patents

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Abstract

레벨 쉬프터가 개시된다. 본 레벨 쉬프터는 외부 전원 및 그라운드와 연결된 신호 변환부, 신호 변환부에 연결되어 외부 전원으로부터 인가되는 바이어스 전압을 출력하는 제1 출력단 및 제2 출력단, 입력 신호에 따라 신호 변환부의 연결 상태를 스위칭하여, 제1 출력단 및 제2 출력단 각각의 출력 전압 값을 조정하는 스위칭부를 포함하며, 스위칭부는, 입력 신호가 인가되는 입력단 및 외부전원 사이에서 직렬 연결된 서로 다른 타입의 제1 트랜지스터 및 제2 트랜지스터, 입력 신호가 인가되는 입력단 및 제1 출력단 사이에 배치되는 제3 트랜지스터를 포함하며, 제1 트랜지스터 및 제2 트랜지스터의 게이트는 제2 출력단에 공통적으로 연결되고, 제3 트랜지스터의 게이트는 직렬 연결된 제1 트랜지스터 및 제2 트랜지스터 사이의 연결 노드에 연결된다.

Description

레벨 쉬프터{Level Shifter}
본 발명은 레벨 쉬프터에 관한 것으로, 보다 상세하게는 단일 전원을 갖는 레벨 쉬프터에 관한 것이다.
다양한 반도체 회로를 조합시킨 회로 시스템을 하나의 칩 형태로 구현하는 시스템 온 칩(System On Chip : SOC)에서, 고성능을 요구하는 블록에서는 고전압을 사용하고, 저성능을 요구하는 블록에서는 에너지 절약을 위해 저전압을 사용하도록 설계한다. 반면, 블록들 간에 사로 다른 전압을 사용하기 때문에, 블록들 사이의 인터페이스 구간에서는 전압 차이로 인해 누설 전류가 증가하거나 기능에 문제가 생길 수 있다.
이러한 문제를 해결하기 위해 블록들 사이의 전압 레벨을 변경하기 위한 인터페이스 회로로서, 외부에서 공급되는 전압을 보다 높은 레벨의 고전압 또는 낮은 레벨의 저전압으로 변환하는 레벨 쉬프터(Level Shifter)가 사용되고 있다.
도 1은 종래의 기술에 따른 레벨 쉬프터를 설명하기 위한 회로도이다.
도 1을 참조하면, 종래의 레벨 쉬프터는 상대적으로 낮은 레벨(vdd)을 갖는 입력 신호(in)를 입력받아, 상대적으로 높은 레벨(vdda)로 레벨 쉬프팅된 출력신호(out)를 출력한다. 보다 구체적으로, 입력신호(in)가 하이 레벨(vdd)이면, 트랜지스터(MN1, MP2)가 각각 턴온되어 하이 레벨(vdda)를 가지는 신호가 출력되면, 입력신호(in)가 로우 레벨(vss)이면, 트랜지스터(MN2, MP1)가 각각 턴온되너 로우 레벨(vss)를 가지는 신호가 출력된다.
그러나, 이러한 트랜지스터는 입력신호를 반전하기 위한 인버터에 별도의 전원을 인가해야 한다는 점에서, 전원 핀 증가에 따라 핀의 개수가 증가하게 된다. 이에 따라, 레벨 쉬프터의 제조 비용 상승 및 설계에서의 복잡도가 증가하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 단일 전원을 갖는 레벨 쉬프터를 구현함과 동시에, 별도의 저장소자를 사용하지 않고 스위칭 동작만으로, 입력 신호에 따른 외부 전원을 출력하는 레벨 쉬프터를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른, 레벨 쉬프터는 외부 전원 및 그라운드와 연결된 신호 변환부, 상기 신호 변환부에 연결되어 상기 외부 전원으로부터 인가되는 바이어스 전압을 출력하는 제1 출력단 및 제2 출력단, 입력 신호에 따라 상기 신호 변환부의 연결 상태를 스위칭하여, 상기 제1 출력단 및 상기 제2 출력단 각각의 출력 전압 값을 조정하는 스위칭부를 포함하며, 상기 스위칭부는, 입력 신호가 인가되는 입력단 및 상기 외부전원 사이에서 직렬 연결된 서로 다른 타입의 제1 트랜지스터 및 제2 트랜지스터, 상기 입력 신호가 인가되는 입력단 및 상기 제1 출력단 사이에 배치되는 제3 트랜지스터를 포함하며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트는 상기 제2 출력단에 공통적으로 연결되고, 상기 제3 트랜지스터의 게이트는 직렬 연결된 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이의 연결 노드에 연결된다.
이 경우, 상기 제1 트랜지스터는 하이 레벨을 가지는 입력 신호가 상기 입력단에 인가되면 턴온되고, 상기 제2 트랜지스터는 로우 레벨을 가지는 입력 신호가 상기 입력단에 인가되면 턴온될 수 있다.
한편, 상기 제1 트랜지스터는, PMOS 트랜지스터이고, 상기 제2 및 제3 트랜지스터는, NMOS 트랜지스터임이 바람직하가.
한편, 상기 신호 변환부는, 쌍으로 배치되어 상기 외부전원에 공통적으로 연결된 제4 트랜지스터 및 제5 트랜지스터, 상기 제4 트랜지스터 및 그라운드 사이에 연결된 제6 트랜지스터, 상기 제5 트랜지스터 및 상기 그라운드 사이에 연결된 제7 트랜지스터를 포함하며, 상기 제3 트랜지스터는 상기 제4 트랜지스터 및 상기 제6 트랜지스터 사이의 연결 노드와 상기 입력단 사이에 배치되고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트는 상기 제6 트랜지스터의 게이트에 공통적으로 연결되고, 상기 제7 트랜지스터의 게이트는 상기 입력단에 연결되며, 상기 제4 트랜지스터 및 상기 제6 트랜지스터 사이의 연결 노드는 제1 출력단과 연결되고, 상기 제5 트랜지스터 및 상기 제7 트랜지스터 사이의 연결 노드는 제2 출력단과 연결될 수 있다.
이 경우, 상기 제4 및 제5 트랜지스터는, PMOS 트랜지스터이고, 상기 제6 및 제7 트랜지스터는, NMOS 트랜지스터임이 바람직하다.
한편, 상기 제1 및 제2 출력단은, 상기 외부 전원으로부터 인가되는 바이어스 전압을 반전하여 출력하기 위한 인버터를 각각 포함할 수 있다.
한편, 본 발명의 다른 실시 예에 따른 레벨 쉬프터는 입력 신호가 인가되는 입력단 및 외부전원 사이에서 직렬 연결된 서로 다른 타입의 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이의 연결 노드에 게이트가 연결된 제3 트랜지스터, 쌍으로 배치되어 상기 외부전원에 공통적으로 연결된 제4 트랜지스터 및 제5 트랜지스터, 상기 제4 트랜지스터 및 그라운드 사이에 연결된 제6 트랜지스터 및, 상기 제5 트랜지스터 및 상기 그라운드 사이에 연결된 제7 트랜지스터를 포함하며, 상기 제3 트랜지스터는 상기 제4 트랜지스터 및 상기 제6 트랜지스터 사이의 연결 노드와 상기 입력단 사이에 배치되고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트는 상기 제6 트랜지스터의 게이트에 공통적으로 연결되고, 상기 제7 트랜지스터의 게이트는 상기 입력단에 연결되며, 상기 제4 트랜지스터 및 상기 제6 트랜지스터 사이의 연결 노드는 제1 출력단과 연결되고, 상기 제5 트랜지스터 및 상기 제7 트랜지스터 사이의 연결 노드는 제2 출력단과 연결된다.
이 경우, 상기 제2 내지 상기 제5 트랜지스터는, PMOS 트랜지스터이고, 상기 제1 트랜지스터, 상기 제6 및 상기 제7 트랜지스터는, NMOS 트랜지스터임이 바람직하다.
이 경우, 상기 제1 및 제2 출력단은, 상기 외부 전원으로부터 인가되는 바이어스 전압을 반전하여 출력하기 위한 인버터를 각각 포함할 수 있다.
이와 같은, 본 발명의 다양한 실시 예에 따른 레벨 쉬프터는 입력신호의 레벨을 고전압 또는 저전압 레벨로 변환함에 있어 단일전원을 이용하므로, 전력 핀의 감소로 인해 제조 비용을 시킬 수 있다.
또한, 별도의 저장소자를 사용하지 않고, 스위칭 동작만으로 입력신호에 따라 외부전원 또는 그라운드 전압을 출력할 수 있다는 점에서, 저장소자를 사용함으로써 발생되는 누설 전류에 의해 야기되는 레벨 쉬프터의 오동작을 방지할 수 있으며, 이에 따라, 입력신호의 주파수의 제한 없이 광범위하게 사용될 수 있다.
도 1은 종래의 기술에 따른 레벨 쉬프터의 회로도,
도 2는 본 발명의 일 실시 예에 따른 레벨 쉬프터(1000)의 구성을 설명하기 위한 블록도,
도 3은 본 발명의 일 실시 예에 따른, 레벨 쉬프터(1000)의 회로도 그리고,
도 4는 본 발명의 일 실시 예에 따른 레벨 쉬프터(1000)의 동작을 설명하기 위한 파형도이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 2는 본 발명의 일 실시 예에 따른 레벨 쉬프터의 구성을 설명하기 위한 블록도이다.
도 2를 참조하면, 본 실시 예의 레벨 쉬프터(1000)는 스위칭부(100), 신호 변환부(200) 및 제1 및 제2 출력단(300, 350)를 포함하다.
스위칭부(100)는 입력단(IN)과 연결되어 입력 신호를 입력받으며, 입력 신호에 따라 신호 변환부(200)의 연결 상태를 스위칭하여, 제1 및 제2 출력단(300, 350)의 출력 전압 값을 조정한다.
신호 변환부(200)는 외부 전원(VDDH) 및 그라운드(AGND)와 연결되며, 스위칭부(100)의 스위칭 동작에 따라, 외부 전원 및 그라운드 전압을 제1 및 제2 출력단(300, 350)으로 전달한다. 여기서, 외부 전원의 크기는 입력신호의 전압 크기보다 크거나 작을 수 있다.
제 1 및 제2 출력단(300, 350)은 신호 변환부에 연결되어 외부 전원으로부터 인가되는 바이어스 전압을 출력한다. 구체적으로, 제1 및 제2 출력단(300, 350)은 외부 전원 및 그라운드 전압을 각각 출력할 수 있다.
이상과 같이 본 실시 예에 따른 레벨 쉬프터(1000)는 입력신호의 레벨을 고전압 또는 저전압 레벨로 변환함에 있어 단일전원을 이용하므로, 전력 핀의 감소로 인해 제조 비용을 시킬 수 있다.
또한, 본 실시 예에 따른 레벨 쉬프터(1000)는 별도의 저장소자를 사용하지 않고, 스위칭부(100)의 스위칭 동작에 의해 입력신호에 따라 외부전원 또는 그라운드 전압을 출력할 수 있다는 점에서, 저장소자에서 발생되는 누설 전류를 방지할 수 있으며, 이에 따라, 입력신호의 주파수의 제한 없이 광범위하게 사용될 수 있다.
도 3은 본 발명의 일 실시 예에 따른, 레벨 쉬프터(1000)의 회로도이다.
도 3을 참조하면, 본 실시 예의 레벨 쉬프터(1000)는 복수 개의 PMOS 트랜지스터 또는 NMOS 트랜지스터를 포함하며, 입력단(IN)으로부터 인가되는 입력신호를 입력받아, 외부전원(VDDH) 또는 그라운드 전압을 제1 및 제2 출력단(300, 350)에서 출력한다.
스위칭부(100)는 제1 내지 제3 트랜지스터(110, 120, 130)를 포함한다.
구체적으로, 제1 트랜지스터(110) 및 제2 트랜지스터(120)는 입력 신호가 인가되는 입력단 및 외부전원 사이에서 직렬 연결되며, 제1 트랜지스터(110)의 드레인과 제2 트랜지스터(120)의 소스가 공통적으로 연결되어 연결 노드를 형성한다. 또한, 제1 트랜지스터(110) 및 제2 트랜지스터(120)의 게이트는 제2 출력단(350)에 공통적으로 연결된다.
제3 트랜지스터(130)는 입력 신호가 인가되는 입력단 및 제1 출력단(300) 사이에 배치된다. 구체적으로, 제3 트랜지스터(130)의 소스는 입력단에 연결되고, 제3 트랜지스터(130)의 드레인은 제1 출력단(350)에 연결된다. 또한, 제3 트랜지스터(130)의 게이트는 제1 트랜지스터(110)의 드레인과 제2 트랜지스터(120)의 소스가 공통적으로 연결되어 형성된 연결 노드에 연결된다.
한편, 제1 트랜지스터(110)는 제2 트랜지스터(120) 및 제3 트랜지스터(130)와 서로 다른 타입의 트랜지스터일 수 있다. 일 예로, 제1 트랜지스터(110)는 PMOS 트랜지스터이고, 제2 트랜지스터(120) 및 제3 트랜지스터(130)는 NMOS 트랜지스터일 수 있다.
또한, 각 트랜지스터의 폭과 길이의 비(width/length)는 제1 트랜지스터(110)는 0.8μm/2μm, 제2 트랜지스터(120)는 4μm/0.5μm, 제3 트랜지스터(130)는 2μm/0.5μm일 수 있다.
신호 변환부(200)는 외부전원(VDDH) 및 그라운드(AGND)와 연결되며, 제4 내지 제7 트랜지스터(210, 220, 230, 240)를 포함할 수 있다.
제4 트랜지스터(210) 및 제5 트랜지스터(220)는 서로 쌍으로 배치되어 외부전원에 공통적으로 연결된다. 구체적으로, 제4 트랜지스터(210)의 소스 및 제5 트랜지스터(220)의 소스는 외부 전원 및 제2 트랜지스터(120)의 드레인이 공통적으로 연결된 연결 노드에 연결된다. 또한, 제4 트랜지스터(210)의 게이트는 제5 트랜지스터(220)의 드레인, 제1 트랜지스터(110)의 게이트 및 제2 출력단(350)이 공통적으로 연결된 연결 노드에 연결되고, 제5 트랜지스터(220)의 게이트는 제4 트랜지스터(210)의 드레인, 제3 트랜지스터(130)의 드레인 및 제1 출력단(300)이 공통적으로 연결된 연결 노드에 연결된다.
제6 트랜지스터(230)는 제4 트랜지스터(210) 및 그라운드 사이에 연결된다. 구체적으로, 제6 트랜지스터(230)의 드레인은 제4 트랜지스터(210)의 드레인에 연결되며, 제6 트랜지스터(230)의 게이트는 제1 트랜지스터(110) 및 제2 트랜지스터(120)의 게이트가 공통적으로 연결된 연결 노드에 연결된다. 또한, 제6 트랜지스터(230)의 소스는 그라운드에 연결된다.
제7 트랜지스터(240)는 제5 트랜지스터(220) 및 그라운드 사이에 연결된다. 구체적으로, 제7 트랜지스터(240)의 드레인은 제5 트랜지스터(220)의 드레인에 연결되며, 제7 트랜지스터(240)의 게이트는 입력단(IN)에 연결된다. 또한, 제7 트랜지스터(240)의 소스는 그라운드에 연결된다.
한편, 제4 트랜지스터(210) 및 제5 트랜지스터(220)는 제6 트랜지스터(230) 및 제7 트랜지스터(240)와 서로 다른 타입의 트랜지스터일 수 있다. 일 예로, 제4 트랜지스터(210) 및 제5 트랜지스터(220)는 PMOS 트랜지스터이고, 제6 트랜지스터(230) 및 제7 트랜지스터(240)는 NMOS 트랜지스터일 수 있다.
또한, 각 트랜지스터의 폭과 길이의 비(width/length)는 제4 트랜지스터(210) 및 제5 트랜지스터(220)는 0.8μm/1μm, 제6 트랜지스터(230) 및 제7 트랜지스터(240)는 3μm/0.5μm일 수 있다.
제1 출력단(300) 및 제2 출력단(350)은 신호 변환부(200)에 연결되어 외부 전원으로부터 인가되는 바이어스 전압을 출력한다.
구체적으로, 제1 출력단(300)은 제4 트랜지스터(210)의 드레인 및 제6 트랜지스터(230)의 드레인이 공통적으로 연결된 연결 노드에 연결되며, 제2 출력단(350)은 제5 트랜지스터(220)의 드레인 및 제7 트랜지스터(240)의 드레인이 공통적으로 연결된 연결 노드에 연결된다.
한편, 제1 출력단(300) 및 제2 출력단(350)은 외부 전원으로부터 인가되는 바이어스 전압을 반전하여 출력하기 위한 인버터(310, 360)를 각각 포함할 수 있다. 인버터(310, 360)는 외부 전원과 동일한 전원전압(VDDH)으로 동작하므로, 제1 출력단(300) 및 제2 출력단(350)은 인버터(310, 360)를 이용하여 입력 신호와 위상이 일치된 출력신호를 출력할 수 있다.
또한, 제1 출력단(300) 및 제2 출력단(350)은 외부 전원으로부터 인가되는 바이어스 전압을 저장하기 위한 커패시터(320, 370)을 각각 포함할 수 있다.
이하에서는, 도 4를 참조하여 본 실시 예에 따른 레벨 쉬프터(1000)의 동작을 상세히 설명한다.
도 4는 본 발명의 일 실시 예에 따른 레벨 쉬프터(1000)의 동작을 설명하기 위한 파형도이다.
먼저 입력단(IN)으로부터 입력되는 입력 신호가 하이 레벨(VDDI)인 경우(410), 제7 트랜지스터(240)의 게이트에 하이 레벨이 인가되어, 제7 트랜지스터(240)는 턴 온되며 노드(N3)는 그라운드 상태(GND)가 된다(420). 이에 따라, 제4 트랜지스터(210)의 게이트에 그라운드 전압이 인가되어, 제4 트랜지스터(210)는 턴온되며, 노드(N2)에 외부 전압(VDDH)이 인가된다(430). 따라서, 노드(N3)에 인가된 그라운드 전압은 인버터(360)에 의해 반전되어 제2 출력단(350)으로 외부 전압이 출력되며(460), 노드(N2)에 인가된 외부 전압은 인버터(310)에 의해 반전되어 제1 출력단(300)으로 그라운드 전압이 출력된다(450).
그리고, 노드(N3)는 그라운드 상태(GND)가 됨에 따라, 제1 트랜지스터(110)의 게이트에도 그라운드 전압이 인가되어 제1 트랜지스터(110)가 턴온된다. 이에 따라, 노드(N1)에 입력신호의 하이 레벨이 인가된다(440).
한편, 입력단(IN)으로부터 입력되는 입력 신호가 로우 레벨(GND)인 경우(410), 제3 트랜지스터(130)가 턴온되어, 노드(N2)에 인가되었던 외부 전압이 제3 트랜지스터(130)를 통해 방전되며 노드(N2)에 로우 레벨(GND)이 인가된다(430). 이에 따라, 제5 트랜지스터(220)의 게이트에 그라운드 전압(GND)이 인가되어, 제5 트랜지스터(220)는 턴온되며, 노드(N3)에 외부 전압이 인가된다. 따라서, 노드(N3)에 인가된 외부 전압은 인버터(360)에 의해 반전되어 제2 출력단(350)으로 그라운드 전압이 출력되며(460), 노드(N2)에 인가된 그라운드 전압은 인버터(310)에 의해 반전되어 제1 출력단(300)으로 외부 전압이 출력된다(450).
그리고, 노드(N3)에 외부 전압이 인가됨에 따라, 제1 트랜지스터(110)의 게이트 및, 제2 트랜지스터(120)의 게이트에 외부 전압이 인가된다. 이에 따라, 제1 트랜지스터(110)는 턴오프되고, 제2 트랜지스터(120)는 턴온되며, 노드(N1)에 외부 전압이 인가되게 된다(440).
그라운드 상태(GND)가 됨에 따라, 제1 트랜지스터(110)의 게이트에도 그라운드 전압이 인가되어 제1 트랜지스터(110)가 턴온된다. 이에 따라, 노드(N1)에 입력신호의 하이 레벨이 인가된다(440).
1000 : 레벨 쉬프터 110 : 스위칭부
200 : 신호 변환부 300 : 제1 출력단
350 : 제2 출력단

Claims (9)

  1. 레벨 쉬프터에 있어서,
    외부 전원 및 그라운드와 연결된 신호 변환부;
    상기 신호 변환부에 연결되어 상기 외부 전원으로부터 인가되는 바이어스 전압을 출력하는 제1 출력단 및 제2 출력단;
    입력 신호에 따라 상기 신호 변환부의 연결 상태를 스위칭하여, 상기 제1 출력단 및 상기 제2 출력단 각각의 출력 전압 값을 조정하는 스위칭부;를 포함하며,
    상기 스위칭부는,
    입력 신호가 인가되는 입력단 및 상기 외부전원 사이에서 직렬 연결된 서로 다른 타입의 제1 트랜지스터 및 제2 트랜지스터;
    상기 입력 신호가 인가되는 입력단 및 상기 제1 출력단 사이에 배치되는 제3 트랜지스터;를 포함하며,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트는 상기 제2 출력단에 공통적으로 연결되고, 상기 제3 트랜지스터의 게이트는 직렬 연결된 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이의 연결 노드에 연결된 것을 특징으로 하는 레벨 쉬프터.
  2. 제1항에 있어서,
    상기 제1 트랜지스터는 하이 레벨을 가지는 입력 신호가 상기 입력단에 인가되면 턴온되고,
    상기 제3 트랜지스터는 로우 레벨을 가지는 입력 신호가 상기 입력단에 인가되면 턴온되는 것을 특징으로 하는 레벨 쉬프터.
  3. 제1항에 있어서,
    상기 제1 트랜지스터는, PMOS 트랜지스터이고,
    상기 제2 및 제3 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 하는 레벨 쉬프터.
  4. 제1항 내지 제3항에 있어서,
    상기 신호 변환부는,
    쌍으로 배치되어 상기 외부전원에 공통적으로 연결된 제4 트랜지스터 및 제5 트랜지스터;
    상기 제4 트랜지스터 및 그라운드 사이에 연결된 제6 트랜지스터;
    상기 제5 트랜지스터 및 상기 그라운드 사이에 연결된 제7 트랜지스터;를 포함하며,
    상기 제3 트랜지스터는 상기 제4 트랜지스터 및 상기 제6 트랜지스터 사이의 연결 노드와 상기 입력단 사이에 배치되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트는 상기 제6 트랜지스터의 게이트에 공통적으로 연결되고,
    상기 제7 트랜지스터의 게이트는 상기 입력단에 연결되며,
    상기 제4 트랜지스터 및 상기 제6 트랜지스터 사이의 연결 노드는 제1 출력단과 연결되고,
    상기 제5 트랜지스터 및 상기 제7 트랜지스터 사이의 연결 노드는 제2 출력단과 연결된 것을 특징으로 하는 레벨 쉬프터.
  5. 제4항에 있어서,
    상기 제4 및 제5 트랜지스터는, PMOS 트랜지스터이고,
    상기 제6 및 제7 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 하는 레벨 쉬프터.
  6. 제1항에 있어서,
    상기 제1 및 제2 출력단은,
    상기 외부 전원으로부터 인가되는 바이어스 전압을 반전하여 출력하기 위한 인버터를 각각 포함하는 것을 특징으로 하는 레벨 쉬프터.
  7. 입력 신호가 인가되는 입력단 및 외부전원 사이에서 직렬 연결된 서로 다른 타입의 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이의 연결 노드에 게이트가 연결된 제3 트랜지스터;
    쌍으로 배치되어 상기 외부전원에 공통적으로 연결된 제4 트랜지스터 및 제5 트랜지스터;
    상기 제4 트랜지스터 및 그라운드 사이에 연결된 제6 트랜지스터;
    상기 제5 트랜지스터 및 상기 그라운드 사이에 연결된 제7 트랜지스터;를 포함하며,
    상기 제3 트랜지스터는 상기 제4 트랜지스터 및 상기 제6 트랜지스터 사이의 연결 노드와 상기 입력단 사이에 배치되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트는 상기 제6 트랜지스터의 게이트에 공통적으로 연결되고,
    상기 제7 트랜지스터의 게이트는 상기 입력단에 연결되며,
    상기 제4 트랜지스터 및 상기 제6 트랜지스터 사이의 연결 노드는 제1 출력단과 연결되고,
    상기 제5 트랜지스터 및 상기 제7 트랜지스터 사이의 연결 노드는 제2 출력단과 연결된 것을 특징으로 하는 레벨 쉬프터.
  8. 제7항에 있어서,
    상기 제2 트랜지스터 내지 상기 제5 트랜지스터는, PMOS 트랜지스터이고,
    상기 제1 트랜지스터, 상기 제6 트랜지스터 및 상기 제7 트랜지스터는, NMOS 트랜지스터인 것을 특징으로 하는 레벨 쉬프터.
  9. 제7항에 있어서,
    상기 제1 및 제2 출력단은,
    상기 외부 전원으로부터 인가되는 바이어스 전압을 반전하여 출력하기 위한 인버터를 각각 포함하는 것을 특징으로 하는 레벨 쉬프터.
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