CN102394103B - 一种单端位线写入电路 - Google Patents

Abstract

本发明公开了一种单端位线写入电路，包括驱动电路(310)和存储单元(311)，其中驱动电路(310)包括触发器(300)、反相器(I)和反馈控制电路(302)，该单端写入电路的位线通过驱动电路被驱动到数据相应的电平后，写入到相应的存储单元中。本发明能够有效的降低单端位线写入电路的功耗，同时降低了位线的摆幅。

Description

一种单端位线写入电路

技术领域

本发明涉及集成电路技术，尤其涉及一种单端位线写入电路。

背景技术

当手持设备以及嵌入式系统的不断发展和日益普及的过程中，作为其中的关键部件的片上存储器，例如寄存器堆、随机静态存储器、内容可寻址存储器等的需要不断增加，尤其在高性能处理器中，片内的存储器占据了大部份芯片的面积。为了实现整体的低功耗设计，设计和使用低功耗的存储器显得尤为重要。

图1A为现有技术的单端位线写入电路原理图。图中D表示缓冲后或者锁存的数据，BL表示位线，WL表示字线，I1、I2表示两个反相器。一般情况下，位线BL上连接多个存储单元，即图1中的方框部份，而这些存储单元的字线连接着不同的字线。

图1A所示现有技术的单端位线写入电路工作原理如下：首先，数据D经过反相器I1和I2驱动位线BL。当数据D为0时，此时位线BL上的电平被I2驱动至低电源电压，当字线WL有效后，晶体管N3和晶体管N4导通，位线BL上的数据0信息经过N3被写入到存储单元中；当数据D为1时，此时位线BL上的电平被驱动至高电源电压，晶体管N5处于导通状态，当字线WL有效后，晶体管N3和晶体管N4也处于导通状态，位线BL上的数据1信息经过N3被写入到存储单元中，由于N5导通，存储单元通过N4放电，写入互补端0信息完成电路写1的操作。

图1A所示现有技术的缺点在于数据写入的整个过程中，位线BL的电压摆幅为全摆幅电压，完成写操作所需功耗较大。

图1B为现有技术中一种低摆幅单端位线写入电路原理图。图中的电路左边部份为写入驱动电路，用于驱动较大负载电容的位线，其中晶体管P1和晶体管N1为提供较大电流的驱动晶体管；电路中间部份为施密特触发器，用于检测写位线电平的变化，从而开启和关闭驱动电路来实现写位线的低摆幅控制；电路右边部份为存储器存储单元，通过增加晶体管N8辅助完成单端口的写入操作。

图1B所示现有技术的一种低摆幅单端位线写入电路的工作原理如下：当数据D为1时，D通过反相器I1转换为0，此时晶体管P1导通，晶体管N1截止，此时驱动电路准备向位线进行充电操作。如果此时位线为低电平，则施密特触发器输出高电平，通过反相器I2后转换为低电平，晶体管P2导通，驱动电路开始对位线进行充电。当位线的电平高于施密特触发器的阈值电压Vth1后，施密特触发器翻转，此时经过I2反相器后转换为高电平，关断晶体管P2，结束晶体管P1对位线的充电操作；当数据D为0时，D通过反相器I1转换为1，此时晶体管N1导通，晶体管P1截止，此时驱动电路准备向位线进行放电操作。如果此时位线为高电平，则施密特触发器输出低电平，通过反相器I2后转换为高电平，晶体管N2导通，驱动电路开始对位线进行放电。当位线的电平低于施密特触发器的阈值电压Vth2后，施密特触发器翻转，此时经过I2反相器后转换为低电平，关断晶体管N2，结束晶体管N1对位线的充电操作。由此可见，位线的摆幅将会被限制在Vth1和Vth2之间。存储器存储单元通过增加一个晶体管N8在字线WL有效前对存储在存储单元的数据进行破坏，使得存储单元两端的电平相等。当字线WL有效的时候，晶体管N8截止，此时位线上的数据将通过晶体管N10写入存储单元。

图1B所示现有技术虽然实现了低摆幅写入，但是整体摆幅都处于中间电压，使得反馈控制电路的功耗增加，且写入稳定性差。

发明内容

本发明的目的在于提供一种能够降低单端位线摆幅的写入电路，从而能够极大的降低整体功耗、提高写入的稳定性。

为了实现上述目的，本发明提供了一种单端位线写入电路，包括驱动电路310和存储单元311，其中驱动电路310包括触发器300、反相器I和反馈控制电路302。

优选地，该反馈控制电路302包括第一至第三N型MOS管N1-N3和第一至第三P型MOS管P1-P3，其中所述MOS管P1源极连接于高电源电压，MOS管P1的栅极、MOS管N1的栅极和反相器输出端连接于节点NQ,反相器I输入端和触发器300输出端连接于节点Q，触发器300接入控制信号D和控制信号NWCLK,MOS管P1的漏极和MOS管N2的漏极相连，MOS管P2的栅极接入控制信号NWCLK，MOS管N2的栅极、MOS管P3的漏极和MOS管N3的漏极连接，MOS管N2的源极和MOS管N1的漏极、MOS管P3的栅极和MOS管N3的栅极连接，并输出位线信号BL给存储单元311,MOS管N1源极和MOS管N3的源极连接于低电源电压。

本发明能够有效的降低单端位线写入电路的功耗，同时降低了位线的摆幅，降低了整体功耗。

附图说明

通过以下结合附图以举例方式对本发明的实施方式进行详细描述后，本发明的其他特征、特点和优点将会更加明显。

图1A为现有技术的单端位线写入电路原理图；

图1B为现有技术一种低摆幅单端位线写入电路原理图；

图2为本发明实施例单端位线写入电路框图；

图3为本发明一实施例的单端位线写入电路原理图；

图4为本发明另一实施例的单端位线写入电路的驱动电路原理图；

图5为本发明又一实施例的单端位线写入电路的存储单元。

具体实施方式

图2为本发明实施例单端位线写入电路框图。如图所示，该电路包括驱动电路310和存储单元311，驱动电路310又包括触发器300、反相器I和反馈控制电路302，触发器300的输入端接入控制信号D和控制信号NWCLK，其输出端与反相器I输入端相连，该反相器I的输出端与反馈控制电路一端相连，该反馈控制电路另一端输出位线信号BL给存储单元311。

图3为本发明一实施例的单端位线写入电路原理图。如图所示，该电路包括驱动电路310和存储单元311,驱动电路310又包括触发器300、反相器I和反馈控制电路302，其中反馈控制电路302包括第一至第三N型MOS管N1-N3和第一至第三P型MOS管P1-P3，其中MOS管P1的源极连接于高电源电压；MOS管P1的栅极、MOS管N1的栅极和反相器I输出端连接于节点NQ;反相器I输入端和触发器300输出端连接于节点Q;触发器300接入控制信号D和控制信号NWCLK,MOS管P1的漏极和MOS管N2的漏极相连;MOS管P2的栅极接入控制信号NWCLK，MOS管N2的栅极、MOS管P3的漏极和MOS管N3的漏极连接，MOS管N2的源极和MOS管N1的漏极、MOS管P3的栅极和MOS管N3的栅极连接，并输出位线信号BL给存储单元311;MOS管N1源极和MOS管N3的源极连接于低电源电压。

本发明实施例的驱动电路工作原理如下：控制信号NWCLK有效的时候，当数据D=1时，数据D被触发器采样后,节点Q为高电平，通过反相器I得到的节点控制信号NQ为低电平。此时，MOS管N1截止，MOS管P1导通，当MOS管N2处于导通状态时，则开始对位线BL进行充电，数据D的信息被写入到存储单元311中。由于位线BL的电压上升，当电压超过MOS管P3和MOS管N3组成的反馈电路的阈值电压Vth时，MOS管N3处于导通状态，反馈电路输出低电平，从而关断MOS管N2,整个充电过程结束。当控制信号WCLK无效时，MOS管P2处于导通状态，反馈电路形成动态逻辑；当数据D=0时，节点Q为低电平，节点NQ为高电平，此时MOS管N1导通，MOS管P1截止，通过MOS管N1对位线BL进行放电，位线BL上的数据信息被写入到存储单元311中。

本发明实施例驱动电路的电压摆幅控制在MOS管阈值电压Vth和接地电压GND区间，从而降低了整体电路的功耗。

图4为本发明另一实施例的单端位线写入电路的驱动电路原理图。该驱动电路与图3所示的驱动电路区别在于：驱动电路310的反馈控制电路302还包括第四N型MOS管N4,该MOS管N4的栅极和MOS管P2的栅极连接，并接入控制信号WCLK,MOS管N4的源极和MOS管N1的漏极连接，并输出位线信号BL给存储单元311，MOS管N4的漏极和MOS管P2的漏极连接，MOS管P2的源极连接于节点Q。

本发明实施例与图3所示的发明实施例的驱动电路工作原理不同之处在于：当数据D=1时，通过对位线BL进行充电，位线BL上的信息被写入到存储单元311中，位线BL电压上升，并经过MOS管N4后到MOS管P3和MOS管N3组成的反馈电路，当对位线BL充电结束后，MOS管P3和MOS管N3的输入电压为一个中间电压，将会使得MOS管P3和MOS管N3产生额外的电流，因此当控制信号NWCLK无效的时候，反馈电路输入端通过MOS管P2被拉升到节点Q点的电平；当数据D=0时，反馈电路不工作，同时只有MOS管N1处于导通状态，对位线BL进行放电，位线BL上信息被写入到存储单元311中。

图5为本发明又一实施例的单端位线写入电路的存储单元。如图5所示，该存储单元包括第五至第八N型MOS管N5-N8和第四至第六P型MOS管P4-P6，其中MOS管N5的栅极接入字线信号WL,MOS管N5的源极接入位线信号BL,MOS管N6的漏极、MOS管N8的漏极、MOS管N8的栅极和MOS管P5的源极连接于高电源电压，MOS管N6的源极、MOS管P5的源极和MOS管P4的漏极连接，MOS管N6的栅极、MOS管P4的源极、的MOS管N7的漏极、MOS管P6的栅极和MOS管N9的栅极连接于节点NQ，MOS管N8的源极和MOS管P6的源极连接，MOS管P4的栅极、MOS管N5的漏极和MOS管P5的栅极、MOS管N7的栅极连接于节点Q，MOS管N7的源极和MOS管N9源极连接于低电压电源。

本发明实施例一种单端位线写入电路的存储单元工作原理如下：在字线信号WL有效时候，位线BL上的信息经过MOS管N5被写入到存储单元中。例如，当位线BL为高电平，即数据D=1时，在字线WL信号有效时，MOS管N5导通，节点Q为高电平，此时MOS管N7导通，MOS管P4截止，节点NQ被拉到低电平；当位线BL为低电平，即数据D=0时，在字线WL信号有效时，节点Q为低电平，此时MOS管N7截止，MOS管P4和MOS管P5处于导通状态，此时MOS管P4的电压通过MOS管P5被拉升到电源电压，节点NQ为高电平。

本发明实施例通过MOS管P5保持节点NQ为全摆幅节点，避免了节点Q和节点NQ都是低摆幅的情况下静态电流的产生，有利于低功耗的设计，同时低摆幅逻辑转换电压较低，使得低摆幅的写入技术稳定性得到大大增强。

显而易见，在不偏离本发明的真实精神和范围的前提下，在此描述的本发明可以有许多变化。因此，所有对于本领域技术人员来说显而易见的改变，都应包括在本权利要求书所涵盖的范围之内。本发明所要求保护的范围仅由所述的权利要求书进行限定。

Claims (3)

1.一种单端位线写入电路，包括驱动电路（310）和存储单元（311），其特征在于：所述驱动电路（310）包括触发器（300）、反相器（I）和反馈控制电路（302）;所述反馈控制电路（302）包括第一至第三N型MOS管N1-N3和第一至第三P型MOS管P1-P3，其中所述MOS管P1源极连接于高电源电压，所述MOS管P1的栅极、所述MOS管N1的栅极和所述反相器(I)输出端连接于节点NQ，所述反相器（I)输入端和所述触发器(300)输出端连接于节点Q，所述触发器(300)接入控制信号D和控制信号NWCLK,所述MOS管P1的漏极和所述MOS管N2的漏极相连，所述MOS管P2的栅极接入控制信号NWCLK，所述MOS管N2的栅极、所述MOS管P3的漏极和所述MOS管N3的漏极连接，所述MOS管N2的源极和所述MOS管N1的漏极、所述MOS管P3的栅极和所述MOS管N3的栅极连接，并输出位线信号BL给所述存储单元311,所述MOS管N1源极和所述MOS管N3的源极连接于低电源电压。

2.根据权利要求1所述的电路，其特征在于：所述反馈控制电路（302）还包括第四N型MOS管N4,所述MOS管N4的栅极和所述MOS管P2的栅极连接，并接入控制信号WCLK,所述MOS管N4的源极和所述MOS管N1的漏极连接，并输出位线信号BL给所述存储单元(311)，所述MOS管N4的漏极和所述MOS管P2的漏极连接，所述MOS管P2的源极连接于节点Q。

3.根据权利要求1所述的电路，其特征在于：所述存储单元(311)包括第五至第八N型MOS管N5-N8和第四至第六P型MOS管P4-P6，其中所述MOS管N5的栅极接入字线信号WL,所述MOS管N5的源极接入所述位线信号BL,所述MOS管N6的漏极、所述MOS管N8的漏极、所述MOS管N8的栅极和所述MOS管P5的源极连接于高电源电压，所述MOS管N6的源极、所述MOS管P5的源极和所述MOS管P4的漏极连接，所述MOS管N6的栅极、所述MOS管P4的源极、所述的MOS管N7的漏极、所述MOS管P6的栅极和所述MOS管N9的栅极连接于节点NQ，所述MOS管N8的源极和所述MOS管P6的源极连接，所述MOS管P4的栅极、所述MOS管N5的漏极和所述MOS管P5的栅极、所述MOS管N7的栅极连接于节点Q，所述MOS管N7的源极和所述MOS管N9源极连接于低电压电源。

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