CN103778960A - 用于电阻型存储器的感测放大器中的写驱动器 - Google Patents

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Abstract

示例实施例包括用于电阻型存储器的感测放大器中的电平移位写驱动器。写驱动器可以包括交叉耦合的锁存电路、第一输出部分、第二输出部分和输入部分。第一输出部分包括一个或多个第一驱动晶体管以驱动第一电流通过第一输出部分而不通过交叉耦合的锁存器。第二输出部分包括一个或多个第二驱动晶体管，被配置为驱动第二电流通过第二输出部分而不通过交叉耦合的锁存器。输出部分的电流与锁存电路隔离。在一些实施例中，没有两个PMOS类型晶体管串联连接，从而减少了管芯面积的消耗。在一些实施例中，使用单个控制信号来操作写驱动器。

Description

用于电阻型存储器的感测放大器中的写驱动器
技术领域
本发明构思涉及用于电阻类型的存储电路的感测放大器，并且更具体地涉及用于电阻型存储器的感测放大器中的写驱动器。
背景技术
电阻类型的存储器涵盖新一代的非易失性存储器，并且预计在市场上变得更普遍。例如，电阻类型存储器可以包括自旋转移扭矩（STT）磁阻随机存取存储器（MRAM）、（非STT类）MRAM、忆阻器（memristor）RAM、ReRAM、CBRAM等。
图1A是用于电阻类型的存储电路的感测放大器中的典型的写驱动器105的电路图。参照图1A，用PMOS类型晶体管P1和P2来配置锁存电路。NMOS类型晶体管N1和N2是驱动晶体管，其在尺寸上大于晶体管P1和P2（例如，大2倍）以提供充分的驱动性能（drivability）。差分输入端（即，In-和In+）分别耦接到驱动晶体管N1和N2的栅极。输入电压可以具有二分之一的电压摆幅，或者换言之，输入电压可以在电压电势VSS和地电势GND的范围之间，其中GND是VDD和VSS之间的差的二分之一。但是，使用输入上的二分之一的电压摆幅的话，NMOS类型晶体管N1和N2必须大得多，占据更多的管芯（die）面积。在图1A的写驱动器接收输入上的全电压摆幅（即，VDD和VSS之间）的情况下，仍然保持堆叠的PMOS配置（即，P0-P1和P0-P2），这也显著地增加了管芯面积的消耗。输出电压完全地在VSS和VDD之间摆动。
通过延迟电路115延迟控制信号WRa，来产生延迟的控制信号WRd。在初始状态中，控制信号WRa无效或者说是“低（LOW）”，而WRd有效或者说是“高（HIGH）”。在初始状态中，输出电压电平是未定义的，因为开关晶体管P0和N0关断，导致锁存晶体管P1和P2以及驱动晶体管N1和N2处于未定义或悬挂（dangle）状况。响应于控制信号WRa有效或者说被设置为“高”，在延迟之后控制信号WRd无效或者说被设置为“低”。取决于在差分输入端In-和In+的电压电平，锁存电路将基于正反馈，分别在差分输出端Out+和Out-锁存逻辑高值（例如，“1”）或逻辑低值（例如，“0”）。
图1B是用于电阻类型存储电路的感测放大器中的另一典型的写驱动器110的电路图。写驱动器110类似于写驱动器105，具有一些显著的差异。用NMOS类型晶体管N1和N2来配置锁存电路。PMOS类型晶体管P1和P2是驱动晶体管，其在尺寸上大于晶体管N1和N2（例如，大8倍）以提供充分的驱动性能。差分输入端（例如，In-和In+）分别耦接到驱动晶体管P1和P2的栅极。输入电压可以具有二分之一的电压摆幅，或者换言之，输入电压可以在电压电势VDD和地电势GND的范围之间，其中GND是VDD和VSS之间的差的二分之一。但是，使用输入上的二分之一电压摆幅的话，PMOS类型晶体管P1和P2必须大得多，占据更多的管芯面积。类似于图1A的写入器A，在图1B的写驱动器接收输入上的完全电压摆幅（即，VDD和VSS之间）的情况下，仍然保持堆叠的PMOS配置（即，P0-P1和P0-P2），这也显著地增加了管芯面积的消耗。输出电压在VSS和VDD之间完全地摆动。
通过延迟电路120延迟控制信号WRb，来产生延迟的控制信号WRc。在初始状态中，控制信号WRb有效或者说是“高”，而WRc无效或者说是“低”。在初始状态中，输出电压电平是未定义的，因为开关晶体管P0和N0关断，这导致锁存晶体管N1和N2以及驱动晶体管P1和P2处于未定义或悬挂状况。响应于控制信号WRb无效或者说被设置为“低”，在延迟之后控制信号WRc有效或者说被设置为“高”。类似于写驱动器105，取决于在差分输入端In-和In+的电压电平，锁存电路将基于正反馈，分别在差分输出端Out+和Out-锁存逻辑高值（例如，“1”）或逻辑低值（例如，“0”）。
因为CMOS逻辑的基本特征，某些电路配置需要大量的管芯面积，这增加了整个电路的成本。例如，PMOS类型晶体管相对于NMOS类型晶体管需要两倍尺寸来提供相同的驱动性能。作为另一例子，多个晶体管串联连接的堆叠的CMOS配置相对于非堆叠的晶体管要求每个晶体管具有4倍的尺寸，来实现相同的驱动性能。此外，接收栅极电压的一半的晶体管相对于接收完全栅极电压的晶体管需要4倍的尺寸来实现相同的驱动性能。这样的特征导致现有技术的感测放大器中的写驱动器消耗管芯面积的不希望的量。
因此，仍然需要消耗更少的管芯面积并使用更少的控制信号，从而提供更小且更便宜的电路的改进的写驱动器。
发明内容
根据本发明构思的一个实施例，用于电阻型存储器的感测放大器中的电平移位写驱动器包括：包括至少两个锁存晶体管的交叉耦合的锁存器；第一输出部分，包括耦接到第一差分输出端的一个或多个第一驱动晶体管，一个或多个第一驱动晶体管被配置为驱动第一电流通过第一输出部分而不通过交叉耦合锁存器；以及第二输出部分，包括耦接到第二差分输出端的一个或多个第二驱动晶体管，一个或多个第二驱动晶体管被配置为驱动第二电流通过第二输出部分而不通过交叉耦合的锁存器。
输出部分的电流与锁存电路隔离。在一些实施例中，没有两个PMOS类型晶体管串联连接，从而减少了管芯面积的消耗。在一些实施例中，使用单个控制信号来操作写驱动器。
根据另一示例实施例，用于感测和驱动与用于电阻型存储器的感测放大器中的写驱动器关联的信号的方法包括：在初始状态中，将写驱动器的第一和第二节点充电至第一电压电势；接收控制信号；响应于控制信号并分别响应于第一或第二差分输入端的电压电平，将第一或第二节点之一从第一电压电势拉至第二电压电势；通过锁存电路在第一和第二节点锁存各自的电压电势；由一个或多个第一驱动晶体管驱动第一电流通过第一输出部分；响应于在第一节点的电压电势并响应于驱动的第一电流，使得第一差分输出端的电压电平成为第一电压电势或第二电压电势中的一个；由一个或多个第二驱动晶体管驱动第二电流通过第二输出部分；以及响应于在第二节点的电压电势并响应于驱动的第二电流，使得第二差分输出端的电压电平成为第一电压电势或第二电压电势的另一个。
从下面参照附附图进行的、对示例实施例的详细描述中，本发明构思的上述和其他特征和优点将变得更加容易清楚。
附图说明
图1A-1B是根据现有技术的感测放大器中的写驱动器的电路图。
图2是根据本发明构思的实施例的、包括具有写驱动器的感测放大器电路的存储器件的示例框图。
图3A和3B是可以包括在图2的存储器件的存储阵列中的示例STTMRAM存储单元的示意图。
图4是根据本发明构思的一个实施例的、与图2的存储器件的存储单元关联并包括电平移位写驱动器的、图2的感测放大器的示例图。
图5A是根据本发明构思的实施例的、图4的感测放大器的示例框图。
图5B是图5A的感测放大器的输出和输入电压电平的示例波形图。
图5C是根据本发明构思的另一实施例的、图4的感测放大器的另一示例框图。
图5D是图5C的感测放大器的输出和输入电压电平的示例波形图。
图5E是根据本发明构思的一些实施例的电压电平的示例波形图。
图6A是根据本发明构思的实施例的、图4的电平移位写驱动器的示例电路图。
图6B是根据本发明构思的另一实施例的、图4的电平移位写驱动器的示例电路图。
图7A是示出根据本发明构思的一些实施例的、与图6A的电平移位写驱动器关联的波形的示例波形图。
图7B是示出根据本发明构思的一些实施例的、与图6B的电平移位写驱动器关联的波形的示例波形图。
图8是根据本发明构思的另一实施例的、图4的电平移位写驱动器的示例电路图。
图9A是根据本发明构思的另一实施例的、图4的电平移位写驱动器的示例电路图。
图9B是根据本发明构思的另一实施例的、图4的电平移位写驱动器的示例电路图。
图10A是示出根据本发明构思的一些实施例的、与图8的电平移位写驱动器关联的波形的示例波形图。
图10B是示出根据本发明构思的一些实施例的、与图9A和9B的电平移位写驱动器关联的波形的示例波形图。
图11是在典型的写驱动器与根据本发明构构思的实施例的写驱动器之间的示例尺寸比率对比矩阵。
图12是示出根据发明构思的实施例的、用于感测放大器电路的写驱动器中的电平移位电压的技术的流程图。
图13是示出根据发明构思的实施例的、用于隔离感测放大器电路的写驱动器中的电流的技术的流程图。
图14是示出根据本发明构思的实施例的、用于在感测放大器中提供写驱动器的技术的流程图，其中在写驱动器中没有两个PMOS类型晶体管串联连接。
图15是示意地示出根据本发明构思的实施例的、电阻存储器件的各种应用的框图。
图16是根据本发明构思的实施例的、包括电阻存储器件的计算系统的框图。
图17是示意地示出根据本发明构思的实施例的、包括电阻存储器件的计算系统的框图。
图18是示意地示出根据本发明构思的实施例的、其中用使用电阻存储器的存储类存储器来替代闪存的存储系统的框图。
图19是示意地示出根据本发明构思的实施例的、其中用使用电阻存储器的存储类存储器来替代同步DRAM的存储系统的框图。
图20是示意地示出根据本发明构思的实施例的、其中用使用电阻存储器的存储类存储器来替代同步DRAM和闪存的存储系统的框图。
具体实施方式
现在将详细参考本发明构思的实施例，在附图中示出本发明构思的例子。在下面详细的描述中，阐述许多具体的细节以使能够对本发明构思彻底理解。但是，应该理解，本领域普通技术人员没有这些具体的细节也可以实践本发明构思。在其他情况中，公知方法、过程、组件、电路和网络没有详细描述以免不必要地模糊实施例的各方面。
应该理解，虽然这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应该被这些术语限制。仅使用这些术语来区分一个元件与另一个。例如，在不脱离本发明构思的范围的情况下，第一电路可以被称为第二电路，并且类似地，第二电路可以被称为第一电路。
此处用在本发明构思的描述中的术语仅为描述特定实施例的目的，并不旨在限制本发明构思。如用在本发明构思的描述和所附权利要求中，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文清楚地指示除外。还应该理解，如在此使用的术语“和/或”指的是并且涵盖一个或多个相关的所列项的任何和所有可能的组合。还应该理解，当在此说明书中使用术语“包括了”和/或“包括”时，指定了所述特征、整数、步骤、操作、元件和/或组件的存在，但是没有排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。图中的组件和特征不一定按比例绘出。
图2是根据本发明构思的实施例的、包括感测放大电路150的存储器件105的示例框图。参照图2，存储器件105包括存储单元阵列110、数据I/O电路170、地址解码器180和控制逻辑190。数据I/O电路170可以包括感测放大器电路150，用于感测或读取存储在存储单元阵列110中的位信息。根据本发明构思的实施例，感测放大器电路150包括具有电平移位写驱动器（例如，写入器A和/或写入器B）的感测放大器（例如，160）。
参照图2，存储单元阵列110可以具有多个存储单元MC30，每个存储一个或多个数据位。存储单元MC可以连接至多条字线WL、多条源线SL和多条位线BL。可以将位线BL排列为与字线WL交叉。此外，一些存储单元可以是如下面进一步所述的参考存储单元70。参考存储单元70可以连接至多条参考线RL。
可以将存储单元排列在字线和位线之间的交叉部分（未示出）。可以将存储单元30组合成诸如块120和130的存储块。例如，对于1Mb存储块，一千（1000）条字线和一千（1000）条位线可以与该存储块关联。从而，与这种块关联的每条位线将具有与其关联的一千（1000）个存储单元。但是，应该理解，任意合适数目的字线、位线和/或存储块可以与每个块关联。感测放大器电路150可以包括多个感测放大器电路（例如，160至165）。每个感测放大器电路分别与存储块（例如，120和130）之一的相应位线关联。换言之，每条位线BL具有与其关联的相应感测放大器（例如，160、165）。
地址解码器180可以经由字线WL和源线SL连接至存储单元阵列110。地址解码器180可以响应于控制逻辑190的控制来操作。地址解码器180可以解码输入地址来选择字线WL和源线SL。地址解码器180可以从控制逻辑190接收电力（例如，电压或电流）来将它提供给所选择或未选择的字线。
数据输入/输出电路170可以经由位线BL连接至存储单元阵列110。更具体地，每个感测放大器（例如，160和165）可以耦接至存储块（例如，120和130）之一的相应位线。数据输入/输出电路170可以响应于控制逻辑190的控制来操作。数据输入/输出电路170可以响应于来自地址解码器180的位线选择信号（未示出）来选择位线。数据输入/输出电路170可以从控制逻辑190接收电力（例如，电压或电流）来将它提供给所选择的位线。
控制逻辑190可以被配置为控制存储器件105的整体操作。可以向控制逻辑190提供外部电力和/或控制信号。控制逻辑190可以使用外部电力生成内部操作所需要的电力。控制逻辑190可以响应于控制信号来控制读、写和/或擦除操作。
图3A和3B是包括在图2的存储器件105的存储单元阵列110中的示例STT MRAM存储单元30的示意图。
在一些实施例中，存储单元阵列110包括多个自旋转移扭矩（STT）磁阻随机存取存储器（MRAM）存储单元。然而，应该理解，在此描述的发明构思适用于其他类型的电阻存储器，诸如（非STT类）MRAM、忆阻器RAM、ReRAM、CBRAM等。
图3A示出形成STT-MRAM类型存储单元中的可变电阻器的磁性隧道结（MTJ）10，以及一起形成STT-MRAM单元30的关联的选择晶体管20。MTJ10包括参考或固定层12、自由层16和布置在参考层12和自由层16之间的隧道层14。晶体管20通常是NMOS类型晶体管，由于其相对于PMOS类型晶体管的固有的较高电流驱动、较低的阈电压和较小的面积。用于在MRAM30中写入“1”的电流可以不同于用来写“0”的电流。这两个写入状况期间在电流流动方向上的不对称是由晶体管20的栅源电压的不对称导致的。
在下面的描述中，当其关联MTJ的自由和参考层处于平行（P）状态，即MTJ呈现低电阻时，MRAM单元被定义为处于逻辑“0”状态。相反地，当其关联MRAM单元的自由层和参考层处于反平行(AP)状态，即MTJ呈现高电阻时，将MRAM单元定义为处于逻辑“1”状态。应该理解，在其他实施例中，MRAM单元当处于AP状态时可以被定义为处于逻辑“0”状态，并且当处于P状态时可以被定义为处于逻辑“1”状态。此外，在下面，假设MTJ10的参考层面向其关联选择晶体管，如图3A中所示。
因此，根据以上论述，沿着箭头35的方向（即，向上的方向）流动的电流或者（i）导致从P状态到AP状态的切换从而写入“1”，或者（ii）稳定关联MTJ先前建立的AP状态。同样地，沿着箭头40的方向（即，向下的方向）流动的电流或者（i）导致从AP状态到P状态的切换从而写入“0”，或者（ii）稳定关联MTJ先前建立的P状态。然而，应该理解，在其他实施例中可以将此方位反转，使得MTJ的自由层面向其关联选择晶体管。在这样的实施例（未示出）中，沿着箭头35的方向流动的电流或者（i）导致从AP状态向P的切换，或者（ii）稳定关联MTJ先前建立的P状态。同样地，在这样的实施例中，沿着箭头40的方向流动的电流或者(i)导致从P状态到AP状态的切换，或者（ii）稳定先前建立的AP状态。
图3B是图3A的MRAM30的示意性表示，其中MTJ10作为其电阻随着其中存储的数据而变化的存储元件示出。MTJ10（i）当电流沿着箭头35流动时，将其状态从P改变为AP，和/或（ii）当电流沿着箭头40流动时将其状态从AP改变为P。
将MTJ10从AP状态切换到P状态所需的电压必须超过临界值Vc，反之亦然。与此电压对应的电流被称为临界或切换电流Ic。在正常操作模式下，为从P状态（即，低电阻状态）转换到AP状态（即，高电阻状态），施加正电压Vc使得至少为切换电流Ic的电流电平流过存储单元。一旦处于AP状态中，移除施加的电压不影响MTJ10的状态。同样地，在正常操作模式下为从AP状态转换为P状态，施加负电压Vc，使得至少为切换电流Ic的电流电平在相反方向流过存储单元。一旦处于P状态中，移除所施加的电压不影响MTJ10的状态。
换言之，可以将MTJ10从反平行状态（即，高电阻状态，或逻辑“1”状态）切换到平行状态以便存储“0”（即，低电阻状态，或逻辑“0”状态）。假设MTJ10初始处于逻辑“1”或AP状态，则为存储“0”，在正常操作模式下，使得至少一样大或大于临界电流Ic的电流在箭头40的方向上流过晶体管20。为实现此目的，晶体管20的源节点（SL或源线）经由电阻路径（未示出）耦接到地电势，向晶体管20的栅节点（WL或字线）施加正电压，并且向晶体管20的漏节点（BL或位线）施加正电压。
如上所述，也可以将MTJ10从平行状态切换至反平行状态以便存储“1”。假设MTJ10初始处于逻辑“0”或P状态，则为存储“1”，在正常操作模式下，使得至少一样大或大于临界电流Ic的电流在箭头35的方向上流过晶体管20。为实现此目的，经由电阻路径(未示出)向节点SL提供正电压，向节点WL提供正电压，并且节点BL经由电阻路径(未示出)耦接到地电势。
图4是根据本发明构思的一个实施例的、与图2的存储器件的存储单元110关联并包括电平移位写驱动器405的、图2的感测放大器（例如，160）的示例图。
感测放大器160可以包括差分输入和/或输出端IO+和IO-。在一些实施例中，差分输入端（例如，In+和In-）与差分输出端（例如，Out+和Out-）分离。感测放大器160经由开关410耦接至存储单元30，并且经由开关415耦接至参考单元70。应该理解，虽然示出单个存储单元30，但是任意合适数目的存储单元可以耦接到感测放大器160或者说与感测放大器160关联。
感测放大器电路160被配置为输出第一输出信号和与第一输出信号相反的第二输出信号。输出信号取决于存储在存储单元30中的位数据而与逻辑值“0”或者逻辑值“1”对应。
当确定存储单元30是否存储逻辑值“0”（例如，当RBIT等于RL时）或逻辑值“1”（例如，当RBIT等于RH时）时，参考存储单元70的参考电阻器RREF50用作参考。存储单元30的选择晶体管20的栅极端耦接到对应字线WL。
电阻器RREF50可以被设计为具有某一电阻。例如，电阻器RREF50可以具有RBIT电阻器的高电阻RH和低电阻RL之间的中间电阻。在一个示例实施例中，RREF电阻器可以具有2/(1/RH+1/RL)的电阻。在另一示例实施例中，RREF电阻器具有或者RH或者RL的电阻。为了便于说明感测放大器160的操作，将假设RREF电阻器具有2/(1/RH+1/RL)的电阻。
由于存储单元电路和关联的导线，位线电容器CBIT315（即，寄生电容）存在于位线BL和源极线SL之间。类似地，参考线电容器CREF320（即，寄生电容）存在于参考线RL和正供电电压节点VDD之间。位线电容器315和参考线电容器320在感测放大器电路160的预充电阶段期间被预充电。开关410和415被配置为将感测放大器电路160连接至存储单元阵列110的存储和参考单元或从其断开连接。
图5A是根据本发明构思的实施例的、图4的感测放大器160的示例框图。图5B是图5A的感测放大器的输出和输入电压电平的示例波形图。现在参照图5A和5B。
图5A的感测放大器160包括电平移位写驱动器写入器A，其对应于图4的写驱动器405。写入器A接收第一电压电势VDD作为正电压供电和第二电压电势VSS作为负电压供电。一个或多个差分输出端耦接到位线BL和/或参考线RL。一个或多个差分输入端耦接到IO+和IO-线。如图5B中所示，差分输入端的输入电压基本上是在第二电压电势VSS和地电势GND之间，地电势GND是第一电压电势VDD和第二电压电势VSS的差的二分之一。通过差分输出端输出的输出电压在VSS和VDD之间完全地摆动。
图5C是根据本发明构思的另一实施例的、图4的感测放大器的另一示例框图。图5D是图5C的感测放大器的输出和输入电压电平的示例波形图。现在参照图5C和5D。
图5C的感测放大器160包括电平移位写驱动器写入器B，其对应于图4的写驱动器405。感测放大器160可以包括写入器A和/或写入器B。写入器B接收第一电压电势VDD作为正电压供电和第二电压电势VSS作为负电压供电。一个或多个差分输出端耦接到位线BL和/或参考线RL。一个或多个差分输入端耦接到IO+和IO-线。如图5D中所示，差分输入端的输入电压基本上是在第一电压电势VDD和地电势GND之间，地电势GND是第一电压电势VDD和第二电压电势VSS的差的二分之一。通过差分输出端输出的输出电压在VSS和VDD之间完全地摆动。
图5E是根据本发明构思的一些实施例的电压电平的示例波形图。如图5E中所示，VDD是正1.2V，GND是0V，并且VSS是负1.2V。应该理解，可以使用任意合适的电压电平。例如，不是VDD、GND和VSS，外部供电电压电势分别可以是VCC、VDD和GND，例如其中VCC等于2.4V，VDD等于1.2V，并且GND等于0V。各种供电的电压电势的相对差提供了电路的适合的偏置。
图6A是根据本发明构思的实施例的、图4的电平移位写驱动器405的示例电路图。图6A的写驱动器405被称为写入器A。图7A是示出根据本发明构思的一些实施例的、与图6A的电平移位写驱动器写入器A关联的波形的示例波形图705。现在参照图6A和7A。
参照图6A，通过PMOS锁存晶体管P1和P2以及NMOS锁存晶体管N1和N2来配置锁存电路。差分输入端（即，In-和In+）分别耦接到NMOS类型晶体管N3和N4的栅极。晶体管N3和N4是信号晶体管，其在尺寸上小于锁存晶体管P1、P2、N1和N2。输入电压在电压电势VSS和地电势GND范围之间，其中GND是VDD和VSS之间的差的一半。输出电压在VSS和VDD之间完全地摆动。
通过延迟电路615将控制信号WRa延迟并反相，来产生延迟的控制信号WRd，通过反相器U0将延迟的控制信号WRd反相来产生延迟的控制信号WRc。在初始状态中，控制信号WRa无效或者说是“低”，WRc也无效或者说是“低”，而WRd有效或者说是“高”。在初始状态中，输出电压电平是未定义的，因为开关晶体管P0、N0和N9是关断的，导致锁存晶体管P1、P2、N1和N2处于未定义或悬挂状况。响应于控制信号WRa有效或者说被设置为“高”，在延迟615之后控制信号WRd无效或者说被设置为“低”，并且在延迟和反相之后控制信号WRc有效或者说被设置为“高”。取决于在差分输入端In-和In+的电压电平，锁存电路将基于正反馈，分别在差分输出端Out+和Out-锁存逻辑高值（例如，“1”）或逻辑低值（例如，“0”）。
更具体地，当WRa信号有效或者说被设置为“高”时，导通开关晶体管N9。开关晶体管N9是信号晶体管，其在尺寸上相对于开关晶体管P0、N0以及锁存晶体管P1、P2、N1和N2更小。当控制信号WRa有效时，如图7A中所示，差分输出端Out+和Out-的输出电压电平是未定义的，因为锁存电路直接耦接到输出端。
然而，如图7A中所示，响应于控制信号WRa有效，并且基于在差分输入端In-和In+的输入电压电平的差，输出电压电平在760开始摆动。换言之，如果在In+的输入电压电平是“高”（即，GND是输入电压电平）并且在In-的输入电压电平是“低”（即，VSS），那么在Out-的电压电平将开始朝着“低”（即，VSS）摆动。在延迟615之后，控制信号WRc是“高”并且控制信号WRd是“低”，这导致晶体管N0和晶体管P0导通。锁存电路然后在765基于正反馈，在差分输出端Out+锁存逻辑值“1”或“高”（即，VDD），并且在差分输出端Out-锁存逻辑值“0”或“低”（即，VSS）。
各种电压电平在图例785中示出。应该理解，输入波形可以如箭头750所示在任一方向延伸。类似地，控制信号WRa的边沿也可以沿着如箭头740所指示的线位于别处。此外，写入区域730可以如箭头780所指示被扩展。应该理解，可以对输入和控制波形进行任何适合的调整，并且仍然落在在此公开的发明构思之内。
NMOS类型晶体管N3、N4和N9是信号晶体管，比驱动晶体管更小并且使用相对少的管芯面积，如下面更详细地说明。
图6B是根据本发明构思的另一实施例的、图4的电平移位写驱动器405的示例电路图。图6B的写驱动器405被称为写入器B。写驱动器405可以包括写入器A和/或写入器B。图7B是示出根据本发明构思的一些实施例的、与图6B的电平移位写驱动器写入器B关联的波形的示例波形图710。现在参照图6B和7B。
参照图6B，通过PMOS锁存晶体管P1和P2以及NMOS锁存晶体管N1和N2来配置锁存电路。差分输入端（即，In-和In+）分别耦接到PMOS类型晶体管P3和P4的栅极。晶体管P3和P4是信号晶体管，其在尺寸上小于锁存晶体管P1、P2、N1和N2。输入电压在电压电势VDD和地电势GND范围之间，其中GND是VDD和VSS之间的差的一半。输出电压在VSS和VDD之间完全地摆动。
通过延迟电路620将控制信号WRb延迟并反相，来产生延迟的控制信号WRc，通过反相器U0将延迟的控制信号WRc反相来产生延迟的控制信号WRd。在初始状态中，控制信号WRb有效或者说是“高”，则WRd也有效或者说是“高”，而WRc无效或者说是“低”。在初始状态中，输出电压电平是未定义的，因为开关晶体管P0、N0和N9是关断的，导致锁存晶体管P1、P2、N1和N2处于未定义或悬挂状况。响应于控制信号WRb无效或者说被设置为“低”，在延迟620之后控制信号WRd也无效或者说被设置为“低”，并且在延迟和反相之后控制信号WRc有效或者说被设置为“高”。取决于在差分输入端In-和In+的电压电平，锁存电路将基于正反馈，分别在差分输出端Out+和Out-锁存逻辑高值（例如，“1”）或逻辑低值（例如，“0”）。
更具体地，当WRb没有有效或者说被设置为“低”时，开关晶体管P9导通。开关晶体管P9是信号晶体管，其在尺寸上相对于开关晶体管P0、N0以及锁存晶体管P1、P2、N1和N2更小。当控制信号WRb无效或者说被设置为“低”时，如图7B中所示，差分输出端Out+和Out-的输出电压电平Out+和Out-是未定义的，因为锁存电路直接耦接到输出端。
然而，如图7B中所示，响应于控制信号WRb无效或者说被设置为“低”，并且基于在差分输入端In-和In+的输入电压电平的差，输出电压电平在770开始摆动。换言之，如果在In+的输入电压电平是“低”（即，GND是输入电压电平）并且在In-的输入电压电平是“高”（即，VDD），那么在Out-的电压电平将开始朝着“高”（即，VDD）摆动。在延迟620之后，控制信号WRc是“高”并且控制信号WRd是“低”，这导致晶体管N0和晶体管P0分别导通。锁存电路然后在775基于正反馈，在差分输出端Out-锁存逻辑值“1”或“高”（即，VDD），并且在差分输出端Out+锁存逻辑值“0”或“低”（即，VSS）。
如上所述，各种电压电平在图例785中示出。应该理解，输入波形可以如箭头755所示在任一方向延伸。类似地，控制信号WRb的边沿也可以沿着如箭头745所指示的线位于别处。此外，写入区域735可以如箭头782所指示的被扩展。应该理解，可以对输入和控制波形进行任何适合的调整，并且仍然落在在此公开的发明构思之内。
PMOS类型晶体管P3、P4和P9是信号晶体管，比驱动晶体管更小并且使用相对更少的管芯面积，如下面更详细地说明。
对于具有公共源极线结构的、其中在差分输入端接收二分之一电压摆幅而不是在输入处接收完全电压摆幅的存储器，在图6A和6B中所示的锁存器实施例尤其有用。公共源极线结构是其中源极线合并或者说组合成单条公共源极线，在任何给定的时间具有共同的电压电势的结构。
图8是根据本发明构思的另一实施例的、图4的电平移位写驱动器405的示例电路图。图8的写驱动器405被称为写入器A。图10A是示出根据本发明构思的一些实施例的、与图8的电平移位写驱动器写入器A关联的波形的示例波形图1005。现在参照图8和10A。
参照图8，用PMOS锁存晶体管P5和P6来配置锁存电路。差分输入端（即，In+和In-）分别耦接到NMOS类型晶体管N5和N6的栅极。晶体管P5、P6、N5和N6是信号晶体管，其在尺寸上小于驱动晶体管。输入电压可以介于电压电势VSS和地电势GND范围之间，或者可以在VDD和VSS之间完全地摆动，其中GND是VDD和VSS之间的差的二分之一。输出电压在VSS和VDD之间完全地摆动。
在图8中所示的实施例有利地减少了在输入具有二分之一的电压摆幅的配置也及在输入具有完全的电压摆幅的配置中的管芯面积。此外，图8中所示的实施例可操作于具有用在即使不是大多数也是很多嵌入式存储器中的分离的源极线结构的存储器中，也可操作于具有公共源极线结构的存储器中。分离的源极线结构是其中每条位线与分离的源极线关联，每条源极线被独立地设置为高电压或低电压的结构。如上所述，公共源极线结构是其中源极线被合并或者说组合成单条公共源极线，在任何给定的时间具有共同的电压电势的结构。此外，在图8中所示的实施例提供了简单的控制特征，其中单个逻辑信号控制整个写驱动器电路的操作。还提供了写入的全范围，而没有作为延迟电路的结果的定时损失。另一个优点是来自于非堆叠PMOS配置的尺寸有效结构的管芯面积的小消耗。
由图8的写入器A接收单个控制信号WR。在初始状态中，控制信号WR无效或者说是“低”。在初始状态中，输出电压电平是未定义的，因为开关晶体管N0、N3和N4是关断的，此外，驱动晶体管P1和P2是关断的，因为分别通过初始导通的信号晶体管P3和P4对节点“On”和节点“Op”预充电至供电电压电势VDD。响应于控制信号WR有效或者说被设置为“高”，信号类型开关晶体管P3和P4被关断，信号类型开关晶体管N0导通，并且驱动晶体管N3和N4导通。
结果，响应于控制信号WR有效，并且基于在差分输入端In-和In+的输入电压电平的差，输出电压电平在1060开始摆动。换言之，如果在In+的输入电压电平是“高”（即，GND是输入电压电平）并且在In-的输入电压电平是“低”（即，VSS），那么在Out-的电压电平将开始朝着“低”（即，VSS）摆动，并且在Out+的电压电平将开始朝着“高”（即，VDD）摆动。响应于控制信号WR为“高”，晶体管N3、N0和N4导通。锁存电路然后在1065基于正反馈在节点“On”锁存电压电势VSS，并且在节点“Op”锁存电压电势VDD。结果，逻辑值“1”或“高”（即，VDD）被传送到差分输出端Out+，并且逻辑值“0”或“低”（即，VSS）被传送到差分输出端Out-。
换言之，取决于在差分输入端In-和In+的电压电平，锁存电路将基于正反馈在节点“On”和“Op”锁存正供电电压电平VDD或负供电电压电平VSS。响应于在节点“On”和“Op”的各自的电压电势，驱动晶体管P1、N1、P2和N2将导通或关断，从而将差分输出端上拉至VDD或下拉至VSS。例如，如果在节点“Op”的电压电势是VDD，那么驱动晶体管P2将被关断而驱动晶体管N2将导通，从而将差分输出端Out-拉至负供电电压电势VSS。类似地，如果在节点“On”的电压电势是VSS，那么驱动晶体管N1将被关断而驱动晶体管P1将导通，从而将差分输出端Out+拉至正供电电压电势VDD。
各种电压电平在图例1085中示出。应该理解，输入波形可以如箭头1050所示在任一方向延伸。此外，写入区域1030可以如箭头1080所指示的被扩展。应该理解，可以对输入和控制波形进行任何适合的调整，并且仍然落在在此公开的发明构思之内。
作为进一步说明，第一输出部分包括耦接到第一差分输出端（Out+）的一个或多个第一驱动晶体管（例如，P1和N1），一个或多个第一驱动晶体管被配置为驱动第一电流IOut+通过第一输出部分而不通过交叉耦合的锁存器（P5和P6）。类似地，第二输出部分包括耦接到第二差分输出端（Out-）的一个或多个第二驱动晶体管（例如，P2和N2），一个或多个第二驱动晶体管被配置为驱动第二电流IOut-通过第二输出部分而不通过交叉耦合的锁存器（P5和P6）。从而，将写驱动器写入器A划分成两级，或者换言之，将驱动电流与锁存电路隔离。
特别地，在写驱动器写入器A中没有两个PMOS类型晶体管串联连接，这显著地减少了管芯面积的消耗，如下面更详细地说明。
关于写驱动器电路的结构细节，第一输出部分包括PMOS类型驱动晶体管P1、NMOS类型驱动晶体管N1和N3以及PMOS类型信号晶体管P3。第一输出部分的晶体管P1可以耦接至第一电压电势VDD和第一差分输出端Out+。此外，第一输出部分的晶体管N1可以耦接至第一差分输出端Out+和第二电压电势VSS。此外，晶体管P3耦接至N1和P1的栅极，以及第一电压电势VDD。晶体管P3的栅极可以接收控制信号WR。第一输出部分的晶体管N3可以耦接至晶体管N1和第二电压电势VSS。驱动晶体管N3的栅极可以接收控制信号WR。
第二输出部分包括PMOS类型驱动晶体管P2、NMOS类型驱动晶体管N2和N4，以及PMOS类型信号晶体管P4。第二输出部分的晶体管P2可以耦接至第一电压电势VDD和第二差分输出端Out-。此外，第二输出部分的晶体管N2可以耦接至第二差分输出端Out-和第二电压电势VSS。此外，晶体管P4耦接至N2和P2的栅极，以及第一电压电势VDD。晶体管P4的栅极可以接收控制信号WR。第二输出部分的晶体管N4可以耦接至晶体管N2和第二电压电势VSS。驱动晶体管N4的栅极可以接收控制信号WR。
交叉耦合的锁存器包括第一PMOS类型信号晶体管P5，其具有耦接至第一电压电势VDD的源极，耦接至第一节点“On”的漏极（第一节点“On”耦接至第一输出部分的驱动晶体管P1和N1的栅极），以及耦接至第二节点“Op”的栅极（第二节点“Op”耦接至第二输出部分的驱动晶体管P2和N2的栅极）。此外，交叉耦合的锁存器包括第二PMOS类型信号晶体管P6，其具有耦接至第一电压电势VDD的源极、耦接至第二节点“Op”的漏极以及耦接至第一节点“On”的栅极。
图8的电平移位写入器A405进一步包括输入部分，其包括耦接至第一差分输入端In+的第一NMOS类型信号晶体管N5、耦接至第二差分输入端In-的第二NMOS类型信号晶体管N6以及耦接至输入部分的晶体管N5和N6的第三NMOS类型信号晶体管N0。晶体管N0被配置为接收控制信号WR。在初始状态期间节点“Op”和“On”都被配置为具有第一电压电势VDD。第一或第二差分输入端（In+和/或In-）的输入电压基本上在第二电压电势VSS和地电势GND之间，地电势是第一电压电势VDD和第二电压电势VSS的差的二分之一。
输入部分的晶体管N0以及晶体管N5或N6之一被配置为响应于控制信号WR将相应节点“On”或“Op”之一从第一电压电势VDD拉至第二电压电势VSS。交叉耦合锁存器被配置为在节点“On”或“Op”锁存各自的电压电势（例如，VDD或VSS）。第一输出部分被配置为响应于在节点“On”的电压电势驱动第一差分输出端Out+至第一电压电势VDD或第二电压电势VSS之一。第二输出部分被配置为响应于在节点“Op”的电压电势，驱动第二差分输出端Out-至第一电压电势VDD或第二电压电势VSS的另一个。
图9A是根据本发明构思的又一实施例的、图4的电平移位写驱动器405的示例电路图。图9B是根据本发明构思的另一实施例的、图4的电平移位写驱动器405的示例电路图，其为图9A中所示的逻辑等效电路。图9A和9B的写驱动器405被称为写入器B。写驱动器405可以包括写入器A和/或写入器B。图10B是示出根据本发明构思的一些实施例的、与图9A和9B的电平移位写驱动器写入器B关联的波形的示例波形图1010。现在参照图9A、9B和10B。
参照图9A，用NMOS锁存晶体管N5和N6来配置锁存电路。差分输入端（即，In+和In-）分别耦接到PMOS类型晶体管P5和P6的栅极。晶体管P5、P6、N5和N6是信号晶体管，其在尺寸上小于驱动晶体管。输入电压可以在电压电势VDD和地电势GND范围之间，其中GND是VDD和VSS之间的差的一半。输出电压在VSS和VDD之间完全地摆动。对于具有公共源极线结构的、其中在差分输入端接收二分之一电压摆幅而不是在输入接收完全电压摆幅的存储器，在图9A和9B中所示的锁存器实施例尤其有用。如上所述，公共源极线结构是其中源极线被合并或者说组合成单条公共源极线，在任何给定的时间具有共同的电压电势的结构。
由图9A的写入器B接收单个控制信号WR。在初始状态中，控制信号WR无效或者说是“低”。在初始状态中，输出电压电平是未定义的，因为开关晶体管N0、N3和N4是关断的，此外，驱动晶体管P1和P2是关断的，因为分别通过初始导通的信号晶体管P3和P4对节点“On”和节点“Op”预充电至供电电压电势VDD。响应于控制信号WR有效或者说被设置为“高”，信号类型开关晶体管P3和P4被关断，信号类型开关晶体管N0导通，并且驱动晶体管N3和N4导通。
结果，响应于控制信号WR有效，并且基于在差分输入端In-和In+的输入电压电平的差，输出电压电平在1070开始摆动。换言之，如果在In+的输入电压电平是“低”（即，GND是输入电压电平）并且在In-的输入电压电平是“高”（即，VDD），那么晶体管N7被关断，晶体管N8导通，在Out+的电压电平将开始朝着“低”（即，VSS）摆动，并且在Out-的电压电平将开始朝着“高”（即，VDD）摆动。锁存电路的晶体管N6传递电流但是晶体管N5不传递，因为N7被关断。响应于控制信号WR为“高”，晶体管N3、N0和N4导通。锁存电路在1075锁存在节点“On”的电压电势VDD，以及在节点“Op”的电压电势VSS。结果，逻辑值“1”或“高”（即，VDD）被传送到差分输出端Out-，并且逻辑值“0”或“低”（即，VSS）被传送到差分输出端Out+。
换言之，取决于在差分输入端In-和In+的电压电平，锁存电路将锁存在节点“On”和“Op”的正供电电压电平VDD或负供电电压电平VSS。响应于在节点“On”和“Op”的各自的电压电势，驱动晶体管P1、N1、P2和N2将导通或关断，从而将差分输出端上拉至VDD或下拉至VSS。例如，如果在节点“Op”的电压电势是VSS，那么驱动晶体管P2将导通而驱动晶体管N2将被关断，从而将差分输出端Out-拉至正供电电压电势VDD。类似地，如果在节点“On”的电压电势是VDD，那么驱动晶体管N1将导通而驱动晶体管P1将被关断，从而将差分输出端Out+拉至负供电电压电势VSS。
各种电压电平在图例1085中示出。应该理解，输入波形可以如箭头1055所示在任一方向延伸。此外，写入区域1035可以如箭头1085所指示的扩展。应该理解，可以对输入和控制波形进行任何适合的调整，并且仍然落在在此公开的发明构思之内。
作为进一步说明，第一输出部分包括耦接到第一差分输出端（Out+）的一个或多个第一驱动晶体管（例如，P1和N1），一个或多个第一驱动晶体管被配置为驱动第一电流IOut+通过第一输出部分而不通过交叉耦合的锁存器（N5和N6）。类似地，第二输出部分包括耦接到第二差分输出端（Out-）的一个或多个第二驱动晶体管（例如，P2和N2），一个或多个第二驱动晶体管被配置为驱动第二电流IOut-通过第二输出部分而不通过交叉耦合的锁存器（N5和N6）。从而，将写驱动器写入器B划分成两级，或者换言之，将驱动电流与锁存电路隔离。
特别地，在写驱动器写入器B中没有两个PMOS类型晶体管串联连接，显著地减少了管芯面积的消耗，如下面更详细地说明。
图9A的写入器B的写驱动器电路的第一和第二输出部分的结构细节类似于参照图8的写入器A的写驱动器电路的第一和第二输出部分，因而不再重复这些组件的详细描述。
然而，应该注意到，存在其他差异应该强调。交叉耦合的锁存器包括第一NMOS类型信号晶体管N5，其具有耦接至第二电压电势VSS的源极，耦接至第一节点“On”的漏极（第一节点“On”耦接至第一输出部分的驱动晶体管P1和N1的栅极），以及耦接至第二节点“Op”的栅极（第二节点“Op”耦接至第二输出部分的驱动晶体管P2和N2的栅极）。此外，交叉耦合的锁存器包括第二NMOS类型信号晶体管N6，其具有耦接至第二电压电势VSS的源极、耦接至第二节点“Op”的漏极以及耦接至第一节点“On”的栅极。
图9A的电平移位写入器B405进一步包括输入部分，输入部分包括耦接至第一差分输入端In+的第一NMOS类型信号晶体管N7、耦接至第二差分输入端In-的第二NMOS类型信号晶体管N8、耦接至第一差分输入端In+的第一PMOS类型信号晶体管P5、耦接至第二差分输入端In-的第二PMOS类型信号晶体管P6以及第三NMOS类型信号晶体管N0。如图9A中所示，晶体管N0耦接至输入部分的晶体管N7和N8。如作为与图9A中所示的逻辑等效的电路的图9B中所示，晶体管N0耦接至晶体管N5和N6。晶体管N0被配置为接收控制信号WR。在初始状态期间节点“Op”和“On”都被配置为具有第一电压电势VDD。第一或第二差分输入端（In+和/或In-）的输入电压基本上在第一电压电势VDD和地电势GND之间，地电势是第一电压电势VDD和第二电压电势VSS的差的二分之一。
输入部分的晶体管N0以及晶体管N7、N8、P5或P6的至少一个被配置为响应于控制信号WR将相应节点“On”或“Op”之一从第一电压电势VDD拉至第二电压电势VSS。交叉耦合锁存器被配置为锁存在节点“On”或“Op”的各自的电压电势（例如，VDD或VSS）。第一输出部分被配置为响应于在节点“On”的电压电势，驱动第一差分输出端Out+至第一电压电势VDD或第二电压电势VSS之一。第二输出部分被配置为响应于在节点“Op”的电压电势，驱动第二差分输出端Out-至第一电压电势VDD或第二电压电势VSS的另一个。
图11是在典型的写驱动器与根据本发明构构思的实施例的写驱动器之间的示例尺寸比率对比矩阵1010。值1指示在给定的晶体管技术的状态下对于晶体管的最小的合适或者说可行的尺寸单位。大于1的值指示相对于基本的尺寸单位1的更大的晶体管尺寸。例如，值2指示值1的尺寸的两倍。类似地，值4指示值1的尺寸的四倍。从而，提供相对尺寸比率来说明各种配置之间的差异，这影响到每种配置使用的管芯面积的数量。
星号指示符“*”指示增加的尺寸的原因，具体地，晶体管大四倍是由于具有为栅极驱动电压的一半的输入电压电平。胡萝卜形状指示符“^”指示减小的尺寸的原因，具体地，是存在非堆叠PMOS配置，或者换言之，在特定的配置中没有两个PMOS晶体管串联连接。
如在矩阵1010中所示，上面在图1A和1B中所示的典型的配置在写入器A和写入器B的晶体管消耗的管芯空间量或相对尺寸方面具有较差的特征。具体地，图1A的写入器A消耗30的相对尺寸或量，并且图1B的写入器B消耗42的相对尺寸或量。在图6A和6B中所示的锁存器配置在写入器A和写入器B的晶体管消耗的相对尺寸方面具有好的特征。具体地，图6A的写入器A消耗23的相对尺寸或量，并且图6B的写入器B消耗23的相对尺寸或量。在图8、9A和9B中所示的两级配置在写入器A和写入器B的晶体管消耗的相对尺寸方面具有较好的特征。具体地，图8的写入器A消耗19的相对尺寸或量，并且图9A和9B的写入器B消耗21的相对尺寸或量。
此外，虽然典型的和锁存器配置使用两个控制逻辑信号并且具有关联的延迟逻辑，但是图8、9A和9B的两级实现使用单个控制逻辑信号并且不需要具有附加的延迟逻辑。
图12是示出根据发明构思的实施例的、用于感测放大器电路的写驱动器中的电平移位电压的技术的流程图1200。该技术在1205开始，其中在初始状态中，将第一和第二节点充电至第一电压电势。在1207，写驱动器接收控制信号。在1210，响应于控制信号和输入电压将第一或第二节点之一拉至第二电压电势。在1215，在第一和第二节点锁存各自的电压电势。
该技术前进到1220，其中通过第一输出部分驱动第一电流，导致在1225响应于在第一节点的电压电势并响应于驱动的第一电流，第一差分输出端的电压电平成为第一电压电势或第二电压电势之一。同时，在1230，驱动第二电流通过第二输出部分，导致在1235响应于在第二节点的电压电势并响应于驱动的第二电流，第二差分输出端的电压电平成为第一电压电势或第二电压电势之一。
图13是示出根据发明构思的实施例的、用于在感测放大器电路的写驱动器中隔离电流流过的技术的流程图1300。该技术在1305开始，其中在初始状态中，将第一和第二节点充电至第一电压电势。在1307，写驱动器接收控制信号。在1310，响应于控制信号和输入电压将第一或第二节点之一拉至第二电压电势。在1315，在第一和第二节点由锁存电路锁存各自的电压电势。在1320，驱动第一电流通过第一输出部分，并且驱动第二电流通过第二输出部分，而不驱动第一和第二电流通过锁存电路。
图14是示出根据本发明构思的实施例的、用于在感测放大器中提供写驱动器的技术的流程图1400，其中在写驱动器中没有两个PMOS类型晶体管串联连接。该技术在1405开始，其中在用于电阻型存储器电路的感测放大器中提供其中没有两个PMOS类型晶体管串联连接的写驱动器，从而减少管芯面积的消耗。在1410，提供锁存器用于在第一和第二节点锁存电压电势。在1415，向第一和第二输出部分提供相对于锁存器和相对于第一和第二节点隔离的电流。
参照上述图4、6A、6B、8、9A和9B，在一些实施例中，将源极线SL固定于地GND电势，并且这是针对在这些图中所示的电路图假设的配置。但是，应该理解，在（针对参照图4、6A、6B、8、9A和9B描述的任何电路图的）一些实施例中，可以将源极线SL固定为供电电势VDD，并且可以将常规VDD电势固定于地GND电势。在此情况下，使用NMOS类型晶体管来代替每个PMOS类型晶体管，并且使用PMOS类型晶体管来代替每个NMOS类型晶体管。换言之，将源极线SL固定于VDD电势的话，感测放大器在上侧和下侧之间交换，这意味着用PMOS类型晶体管替代NMOS类型晶体管，并且用NMOS类型晶体管代替PMOS类型晶体管。换言之，当将源极线耦接到地电压时，感测放大器电路包括第一晶体管配置，并且当将源极线耦接到供电电压时，感测放大器包括相对于第一晶体管配置交换的第二晶体管配置。还应该理解，在一些实施例中，源极线SL可以保持固定到地GND电势，可以使用正供电电压节点VDD来代替负供电电压节点VSS，可以将常规的VDD电势固定于地GND电势，并且可以如上所述交换NMOS和PMOS类型晶体管。
图15是示意地示出根据本发明构思的实施例的、电阻存储器件的各种应用的框图。参照图15，存储系统1500可以包括存储器件1525和主机1520。存储器件1525可以包括电阻存储器1510和存储控制器1505。
存储器件1525可以包括诸如存储卡（例如，SD、MMC等）或者可连接的手持存储器件（例如，USB存储器等）的存储介质。存储器件1525可以连接至主机1520。存储器件1525可以经由主机接口向主机1520发送数据并从主机1520接收数据。存储器件1525可以由主机1520供电以执行内部操作。电阻存储器1510可以包括根据本发明构思的实施例的、具有一个或多个电平移位写驱动器405的感测放大器电路1515。
图16是根据本发明构思的实施例的、包括电阻存储器件的计算系统1600的框图。参照图16，计算系统1600包括存储系统1610、电源1635、中央处理单元（CPU）1625和用户接口1630。存储系统1610包括电阻存储器件1620和存储控制器1615。CPU1625电连接至系统总线1605。
电阻存储器件1620可以包括根据本发明构思的实施例的感测放大电路。电阻存储器件1620通过存储控制器1615存储数据。数据从用户接口1630接收或者通过CPU1625处理。存储系统1600可以用作半导体盘设备（SSD）。
图17是示意地示出根据本发明构思的实施例的、包括电阻存储器件的计算系统1700的框图。参照图17，计算系统1700可以包括电阻存储器件1720、CPU1725、RAM1710、用户接口1730和诸如基带芯片组的调制解调器1735，它们电连接至系统总线1705。如上所述的电阻存储器件1720可以包括根据本发明构思的实施例的感测放大器电路。
如果计算系统1700是移动设备，则它可以进一步包括对计算系统1700供电的电池（未示出）。虽然未在图17中示出，但是计算系统1700可以进一步包括应用芯片组、相机图像处理器(CIS)、移动DRAM等等。
根据本发明构思的实施例的电阻存储器件可以用作存储类存储器（storage class memory,SCM）。“存储类存储器”可以是用于提供非易失性特征和随机存取特征两者的存储器的通用术语。
上述PRAM、FeRAM、MRAM等以及电阻存储器（ReRAM）可以用作存储类存储器。代替闪存，存储类存储器可以用作数据存储存储器。进一步，代替同步DRAM，存储类存储器可以用作主存储器。进一步，一个存储类存储器可以代替闪存和同步DRAM来使用。
图18是示意地示出根据本发明构思的实施例的、其中用使用电阻存储器的存储类存储器来替代闪存的存储系统的框图。参照图18，存储系统1800可以包括CPU1810、同步DRAM（SDRAM）1820和存储类存储器（SCM）1830。SCM1830可以是用作数据存储存储器而不是闪存的电阻存储器。
SCM1830可以以相比于闪存更高的速度来存取数据。例如，在其中CPU1810以4GHz的频率操作的PC中，作为SCM类型的电阻存储器1830可以提供高于闪存的存取速度。从而，包括SCM1830的存储系统1800可以提供比包括闪存的存储系统相对更高的存取速度。
图19是示意地示出根据本发明构思的实施例的、其中用使用电阻存储器的存储类存储器来替代同步DRAM的存储系统的框图。参照图19，存储系统1900可以包括CPU1910、存储类存储器（SCM）1920和闪存1930。SCM1920可以代替同步DRAM（SDRAM）而用作主存储器。
SCM1920消耗的功率可以少于SDRAM消耗的功率。主存储器可能占据计算系统消耗的功率的约40%。为此原因，已开发出减少主存储器的功耗的技术。与DRAM相比，SCM1920可以平均减少53%的动态能耗，以及约73%的由于漏电导致的能耗。因而，包括SCM1920的存储系统1900与包括SDRAM的存储系统相比可以减少功耗。
图20是示意地示出根据本发明构思的实施例的、其中用使用电阻存储器的存储类存储器来替代同步DRAM和闪存的存储系统的框图。参照图20，存储系统2000可以包括CPU2010和存储类存储器（SCM）2020。SCM2020可以代替同步DRAM（SDRAM）而用作主存储器，以及代替闪存用作数据存储存储器。存储系统2000在数据存取速度、低功率、成本和空间使用方面可能是有优势的。
根据本发明构思的电阻存储器件可以通过从各种类型的封装中选择的至少一个来封装，各种类型的封装诸如PoP（Package on Package，层叠封装)、球栅阵列(Ball grid arrays,BGA）、芯片尺寸封装（Chip scale package,CSP）、塑料带引线芯片载体（Plastic Leaded Chip Carrier，PLCC）、塑料双列直插封装（Plastic Dual In-Line Package，PDIP）、叠片内裸片封装（Die in WafflePack）、晶片内管芯形式（Die in Wafer Form）、板上芯片（Chip On Board，COB）、陶瓷双列直插封装（Ceramic Dual In-Line Package，CERDIP）、塑料标准四边扁平封装（Metric Quad Flat Pack，MQFP）、薄型四边扁平封装（ThinQuad Flatpack，TQFP）、小外型（Small Outline，SOIC）、缩小型小外型封装（Shrink Small Outline Package，SSOP）、薄型小外型封装（Thin Small Outline，TSOP)、系统级封装（System In Package，SIP）、多芯片封装（Multi ChipPackage，MCP）、晶片级结构封装（Wafer-level Fabricated Package，WFP）、晶片级处理堆叠封装（Wafer-Level Processed Stack Package，WSP）等等。
根据本发明构思的实施例的电阻存储器件可以适用于各种产品。根据本发明构思的实施例的阻抗存储器件可以适用于诸如存储卡、USB存储器、固态驱动器（SSD）等的存储器件，以及适用于诸如个人电脑、数字相机、可携式摄像机、蜂窝电话、MP3播放器、PMP、PSP、PDA等的电子设备。
在此公开的示例实施例提供了能够使用更低的供电电压的感测放大器电路。此外，在此公开的感测放大器电路实施例提供了更快的读响应时间、对位线和参考线之间的寄生差的更低的敏感性、通过保持信号平均的较强的抗噪性以及使用自锁存逻辑的附加配置。应该理解，可以在相同的感测放大器电路中合并来自不同的实施例的不同特征。
本发明构思的以上实施例是说明性的而不是限制性的。各处替换和等效是可能的。本发明构思的实施例不受限于包括在存储阵列中的磁性随机存取存储单元的类型和数目。本发明构思的实施例不被操作感测放大器电路、选择磁性隧道结设备等所包括的晶体管（PMOS、NMOS或其他）的类型所限制。本发明构思的实施例不被实现逻辑列选择或产生用于感测放大器电路的控制逻辑所包括的逻辑门（NOR或NAND）的类型所限制。本发明构思的实施例不被在其中布置本发明构思的集成电路的类型所限制。本发明构思的实施例也不限于制造存储器可以包括的处理技术的特定类型，例如CMOS、双极或BICMOS。在此描述的实施例针对的是感测放大器电路但是不限于此。可以在可能认为改善响应时间、抗噪特性、低电压操作能力、更大的电压余量特征或更少的感测错误等有用的任何地方包括在此描述的实施例。
在不偏离本发明构思的意图范围的情况下，可以进行其他类似或非类似的修改。因此，本发明构思在除所附权利要求之外不受限制。

Claims (20)

1.一种用于电阻型存储器的感测放大器中的写驱动器，包括：
包括至少两个锁存晶体管的交叉耦合锁存器；
第一输出部分，包括耦接到第一差分输出端的一个或多个第一驱动晶体管，该一个或多个第一驱动晶体管被配置为驱动第一电流通过第一输出部分而不通过交叉耦合锁存器；以及
第二输出部分，包括耦接到第二差分输出端的一个或多个第二驱动晶体管，该一个或多个第二驱动晶体管被配置为驱动第二电流通过第二输出部分而不通过交叉耦合锁存器。
2.如权利要求1所述的写驱动器，其中没有两个PMOS类型晶体管串联连接。
3.如权利要求1所述的写驱动器，其中第一输出部分包括：
来自一个或多个驱动晶体管当中的PMOS类型驱动晶体管，该PMOS类型驱动晶体管耦接到第一电压电势和第一差分输出端；以及
来自一个或多个驱动晶体管当中的NMOS类型驱动晶体管，该NMOS类型驱动晶体管耦接到第一差分输出端和第二电压电势。
4.如权利要求3所述的写驱动器，其中所述NMOS类型驱动晶体管被称为第一NMOS类型驱动晶体管，并且其中第一输出部分进一步包括：
信号晶体管，耦接至PMOS类型驱动晶体管的栅极、第一NMOS类型驱动晶体管的栅极以及第一电压电势；以及
来自所述一个或多个第一驱动晶体管当中的第二NMOS类型驱动晶体管，该第二NMOS类型驱动晶体管耦接到第一NMOS类型驱动晶体管和第二电压电势，
其中信号晶体管的栅极耦接至控制信号并且第二NMOS类型驱动晶体管的栅极耦接至控制信号。
5.如权利要求3所述的写驱动器，其中第二输出部分包括：
来自所述一个或多个第二驱动晶体管当中的PMOS类型驱动晶体管，该PMOS类型驱动晶体管耦接至第一电压电势和第二差分输出端；以及
来自所述一个或多个第二驱动晶体管当中的NMOS类型驱动晶体管，该NMOS类型驱动晶体管耦接至第二差分输出端和第二电压电势。
6.如权利要求5所述的写驱动器，其中所述NMOS类型驱动晶体管被称为第一NMOS类型驱动晶体管，并且其中第二输出部分进一步包括：
信号晶体管，耦接至PMOS类型驱动晶体管的栅极、第一NMOS类型驱动晶体管的栅极以及第一电压电势；以及
来自所述一个或多个第二驱动晶体管当中的第二NMOS类型驱动晶体管，该第二NMOS类型驱动晶体管耦接至第一NMOS类型驱动晶体管和第二电压电势，
其中信号晶体管的栅极耦接至控制信号并且第二NMOS类型驱动晶体管的栅极耦接至控制信号。
7.如权利要求5所述的写驱动器，其中交叉耦合锁存器进一步包括：
来自所述至少两个锁存晶体管当中的第一PMOS类型信号晶体管，该第一PMOS类型信号晶体管具有耦接至第一电压电势的源极、耦接至第一节点的漏极以及耦接至第二节点的栅极，其中第一节点耦接至第一输出部分的驱动晶体管的栅极，第二节点耦接至第二输出部分的驱动晶体管的栅极；以及
来自所述至少两个锁存晶体管当中的第二PMOS类型信号晶体管，该第二PMOS类型信号晶体管具有耦接至第一电压电势的源极、耦接至第二节点的漏极以及耦接至第一节点的栅极。
8.如权利要求7所述的写驱动器，进一步包括：
输入部分，包括耦接至第一差分输入端的第一NMOS类型信号晶体管、耦接至第二差分输入端的第二NMOS类型信号晶体管以及耦接至输入部分的第一和第二NMOS类型信号晶体管的第三NMOS类型信号晶体管。
9.如权利要求8所述的写驱动器，其中第一或第二差分输入端的输入电压基本上在以下二者之间：第二电压电势，以及第一电压电势和第二电压电势的差的一半。
10.如权利要求8所述的写驱动器，其中第一或第二差分输入端的输入电压基本上在第二电压电势与第一电压电势之间。
11.如权利要求8所述的写驱动器，其中第三NMOS类型信号晶体管被配置为接收控制信号。
12.如权利要求11所述的写驱动器，其中第一和第二节点被配置为在初始状态期间具有第一电压电势。
13.如权利要求12所述的写驱动器，其中：
输入部分的第一或第二NMOS类型信号晶体管之一以及第三NMOS类型信号晶体管被配置为响应于控制信号将对应的第一或第二节点之一从第一电压电势拉至第二电压电势；
交叉耦合锁存器被配置为在第一和第二节点锁存各自的电压电势；
第一输出部分被配置为响应于在第一节点的电压电势，驱动第一差分输出端至第一电压电势或第二电压电势之一；以及
第二输出部分被配置为响应于在第二节点的电压电势，驱动第二差分输出端至第一电压电势或第二电压电势中的另一个。
14.如权利要求5所述的写驱动器，其中交叉耦合锁存器进一步包括：
来自所述至少两个锁存晶体管当中的第一NMOS类型信号晶体管，该第一NMOS类型信号晶体管具有耦接至第二电压电势的源极、耦接至第一节点的漏极以及耦接至第二节点的栅极，其中第一节点耦接至第一输出部分的驱动晶体管的栅极，第二节点耦接至第二输出部分的驱动晶体管的栅极；以及
来自至少两个锁存晶体管当中的第二NMOS类型信号晶体管，该第二NMOS类型信号晶体管具有耦接至第二电压电势的源极、耦接至第二节点的漏极以及耦接至第一节点的栅极。
15.如权利要求14所述的写驱动器，进一步包括：
输入部分，包括耦接至第一差分输入端的第一NMOS类型信号晶体管，耦接至第二差分输入端的第二NMOS类型信号晶体管，耦接至第一差分输入端的第一PMOS类型信号晶体管，耦接至第二差分输入端的第二PMOS类型信号晶体管，以及第三NMOS类型信号晶体管。
16.如权利要求15所述的写驱动器，其中第三NMOS类型信号晶体管耦接至输入部分的第一和第二NMOS类型信号晶体管。
17.如权利要求15所述的写驱动器，其中第三NMOS类型信号晶体管耦接至交叉耦合锁存器的第一和第二NMOS类型信号晶体管。
18.如权利要求15所述的写驱动器，其中第一或第二差分输入端的输入电压基本上在以下二者之间：第一电压电势，以及第一电压电势和第二电压电势的差的一半。
19.一种用于感测和驱动与用于电阻型存储器的感测放大器中的写驱动器关联的信号的方法，该方法包括：
在初始状态中，将写驱动器的第一和第二节点充电至第一电压电势；
接收控制信号；
分别响应于控制信号并响应于第一或第二差分输入端的电压电平，将第一或第二节点之一从第一电压电势拉至第二电压电势；
通过锁存电路在第一和第二节点锁存各自的电压电势；
由一个或多个第一驱动晶体管驱动第一电流通过第一输出部分；
响应于在第一节点的电压电势并响应于驱动的第一电流，使得第一差分输出端的电压电平成为第一电压电势或第二电压电势中的一个；
由一个或多个第二驱动晶体管驱动第二电流通过第二输出部分；以及
响应于在第二节点的电压电势并响应于驱动的第二电流，使得第二差分输出端的电压电平成为第一电压电势或第二电压电势中的另一个。
20.如权利要求19所述的方法，进一步包括提供其中没有两个PMOS类型晶体管串联连接的写驱动器，其中：
驱动第一电流包括不驱动第一电流通过锁存电路；以及
驱动第二电流包括不驱动第二电流通过锁存电路。
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