CN109872741B - 一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构 - Google Patents

Abstract

本发明公开了一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：包括磁隧道结写入电路、读写共享磁隧道结对、读取电路和精细电压控制电路，所述磁隧道结写入电路的输出端通过读写共享磁隧道结对进而与读取电路的第一输入端连接，所述精细电压控制电路的第一输出端与磁隧道结写入电路的供电电压输入端连接，所述精细电压控制电路的第二输出端与读取电路的供电电压输入端连接。通过使用本发明，可提高整体电路读写速度，以及实现逻辑设计的全非易失性和一步使能的精简逻辑读取和输出过程。本发明可广泛应用于集成电路领域中。

Description

一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构

技术领域

本发明涉及集成电路技术，尤其涉及一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构。

背景技术

现今，由于超小尺度下的CMOS工艺产生的物理极限问题、大功耗与便携式设备矛盾、现代计算机架构“存储墙”和“功耗墙”等问题，人们越来越注重新型的逻辑器件的开发与使用，自旋器件代表磁隧道结作为众多考虑对象中的优秀一员，由于其自身具有的超小尺度、无限可擦写次数、非易失性、存储与运算一体化、防辐射、低驱动电流、与CMOS工艺兼容等优点而受到越来越多的关注，被认为是替代传统半导体逻辑器件的下一代超大规模集成电路设计的逻辑器件的有力候选者。

自自旋逻辑器件磁隧道结发展以来，主要研究方向为具有替代DRAM和SRAM潜力的MRAM之上，对于基于磁隧道结的布尔逻辑设计主要是在MRAM读取电路的基础上进行增加CMOS逻辑树来控制读取电路的选通实现。因此不可避免的就会有一些资源上的冗余和设计上的缺陷，主要体现在以下几个方面：一是磁隧道结的感应放大电路主要为预充电感应放大电路，读取数据的过程必须经过两步，预充电和放电过程，这样不可避免的就会导致每一次读取前都会有输出双高电平的出现，在一些场合下是难以适用的，比如进行异步电路设计；二是两步使能过程一定程度上会增加电路的整体延时；三是输入数据的问题，在现有主流设计中，输入分为对磁隧道结的数据写入和对读取电路放电支路的选通输入。这样一来，相当于一个输入控制两个磁隧道结的写入，磁隧道结的状态会始终保持相反，无形中浪费一个磁隧道结资源，并且写入路径较长，延时较大。不仅如此，对于读取电路支路的选通输入无法进行非易失性数据存储，整体的电路逻辑实现相当于是半非易失性的电路。

发明内容

为了解决上述技术问题，本发明的目的是提供一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，可提高整体电路读写速度，以及实现逻辑设计的全非易失性和一步使能的精简逻辑读取和输出过程。

本发明所采用的技术方案是提供一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，包括磁隧道结写入电路、读写共享磁隧道结对、读取电路和精细电压控制电路，所述磁隧道结写入电路的输出端通过读写共享磁隧道结对进而与读取电路的第一输入端连接，所述精细电压控制电路的第一输出端与磁隧道结写入电路的供电电压输入端连接，所述精细电压控制电路的第二输出端与读取电路的供电电压输入端连接。

进一步，所述磁隧道结写入电路包括第一数据输入模块、第二数据输入模块和控制写通路模块，所述第一数据输入模块的输出端与控制写通路模块的第一输入端连接，所述第二数据输入模块的输出端与控制写通路模块的第二输入端连接。

进一步，所述第一数据输入模块包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极接正电源，所述第一NMOS管的源极接负电源，所述第一PMOS管的漏极与第一NMOS管的漏极连接，所述第一PMOS管的漏极与控制写通路模块连接，所述第一NMOS管的漏极与控制写通路模块连接，所述第一PMOS管的栅极与第一NMOS管的栅极连接。

进一步，所述第二数据输入模块包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极接正电源，所述第二NMOS管的源极接负电源，所述第二PMOS管的漏极与第二NMOS管的漏极连接，所述第二PMOS管的漏极与控制写通路模块连接，所述第二NMOS管的漏极与控制写通路模块连接，所述第二PMOS管的栅极与第二NMOS管的栅极连接。

进一步，所述控制写通路模块包括第一写使能管、第二写使能管和第三写使能管，所述第一写使能管是第三NMOS管，所述第三NMOS管的源极与第一PMOS管的漏极连接，所述第二写使能管是第四NMOS管，所述第四NMOS管的源极与零电平电压连接，所述第三写使能管是第五NMOS管，所述第五NMOS管的漏极与第二PMOS管的漏极连接。

进一步，所述读写共享磁隧道结对包括第一磁隧道结和第二磁隧道结，所述第一磁隧道结上端点与第三NMOS管的漏极连接，所述第一磁隧道结下端点与第二磁隧道结上端点连接形成中间节点，所述中间节点与第四NMOS管的漏极连接，所述第二磁隧道结下端点与第五NMOS管的源极连接。

进一步，所述读取电路包括逻辑输出单元和控制读通路单元，所述控制读通路单元的电流输入端与读写共享磁隧道结对的上端点连接，所述控制读通路单元的电流输出端与读写共享磁隧道结对的下端口连接，所述逻辑输出单元的输入端与读写共享磁隧道结对的中间节点连接。

进一步，所述控制读通路单元包括第一读使能管和第二读使能管，所述第一读使能管是第三PMOS管，所述第三PMOS管的漏极连接第一磁隧道结上端口，所述第二读使能管是第四PMOS管，所述第四PMOS管的源极连接第二磁隧道结下端口。

进一步，所述逻辑输出单元包括电压比较器、第一反相器和第二反相器，所述电压比较器的第一输入端与读写共享磁隧道结对中间节点连接，所述电压比较器的第二输入端与可编程的参考电压相连，所述电压比较器的输出端与第一反相器的输入端连接，所述第一反相器的输出端与第二反相器的输入端连接。

进一步，所述精细电压控制电路包括第五PMOS管、第六NMOS管、第六PMOS管和第七NMOS管，所述第五PMOS管的漏极与第六NMOS管的漏极连接，所述第五PMOS管的源极连接正电源，所述第六NMOS管的漏极接地，所述第五PMOS管的栅极与第六NMOS管的栅极连接，所述第六PMOS管的漏极与第七NMOS管的漏极连接，所述第六PMOS管的源极接地，所述第七NMOS管的源极连接负电源，所述第六PMOS管的栅极与第七NMOS管的栅极连接。

本发明的有益效果是：在写电路中利用多电压进行多写通路的构建，缩短了关键写路径，实现低延迟的同时，能够对每个磁隧道结实现独立的写入可控，达到全输入非易失性的目的。本设计读取电路采用电压比较器进行两个磁隧道结中间节点电压的状态分离和放大，实现了数据读取一步使能，不仅在一定程度上加快了速度，更是为以后的异步设计等特殊场景化应用打下了基础。读写分离电路的设计使得该电路的读写过程完全独立，一定程度消除了相互之间的干扰，提高了整体设计的可靠性。此外，精细电压控制电路实现的分时段的读写模块的单独供电，不仅进一步增强设计的稳定性，更是大大减小了整体电路的功耗。读取电路的可扩展性，使得更加复杂的逻辑运算设计实现成为可能，整体设计具有较大的发展空间和可观的延伸前景。

附图说明

图1是本发明一实施例的原理框架图；

图2是本发明一实施例的实际电路结构图；

图3是本发明一实施例的不同的参考电压对应的不同逻辑的电路各个输入输出信号的仿真波形变化图；

具体实施方式

下面结合附图和具体实施例对本发明做进一步的详细说明。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。

参照图1，本发明提供了一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，包括磁隧道结写入电路、读写共享磁隧道结对、读取电路和精细电压控制电路，所述磁隧道结写入电路的输出端通过读写共享磁隧道结对进而与读取电路的第一输入端连接，所述精细电压控制电路的第一输出端与磁隧道结写入电路的供电电压输入端连接，所述精细电压控制电路的第二输出端与读取电路的供电电压输入端连接，所述磁隧道结写入电路包括两个数据信号输入，由三个写电压构成四条写通道，实现对于磁隧道结的数据输入，共享磁隧道结存储写入的输入数据，读取电路中将两磁隧道结电阻不同而产生的中间节点电压进行状态分离和放大，与外加参考电压比较进行相应逻辑整理和输出，精细电压控制电路负责给写模块和读模块在不同的时刻进行唯一供电，以实现读写分离，并在增加电路可靠性的同时降低电路的整体功耗开销。

进一步作为本发明的优选实施例，所述磁隧道结写入电路包括第一数据输入模块、第二数据输入模块和控制写通路模块，所述第一数据输入模块的输出端与控制写通路模块的第一输入端连接，所述第二数据输入模块的输出端与控制写通路模块的第二输入端连接，用于产生可控的对于磁隧道结状态进行改写的输入电流，实现对于磁隧道结的数据输入。

参照图2，进一步作为本发明的优选实施例，所述第一数据输入模块包括第一PMOS管P1和第一NMOS管N1，所述第一PMOS管P1的源极接正电源，所述第一NMOS管N1的源极接负电源，所述第一PMOS管P1的漏极与第一NMOS管N1的漏极连接，所述第一PMOS管P1的漏极与控制写通路模块连接，所述第一NMOS管N1的漏极与控制写通路模块连接，所述第一PMOS管P1的栅极与第一NMOS管N1的栅极连接，由控制晶体管的导通与关断进而实现输入信号对于高低电压输出选择的控制，进一步实现对于磁隧道结写电流方向的控制，以实现不同的数据写入。

进一步作为本发明的优选实施例，所述第二数据输入模块包括第二PMOS管P2和第二NMOS管N2，所述第二PMOS管P2的源极接正电源，所述第二NMOS管N2的源极接负电源，所述第二PMOS管P2的漏极与第二NMOS管N2的漏极连接，所述第二PMOS管P2的漏极与控制写通路模块连接，所述第二NMOS管N2的漏极与控制写通路模块连接，所述第二PMOS管P2的栅极与第二NMOS管N2的栅极连接，同样，由控制晶体管的导通与关断进而实现输入信号对于高低电压输出选择的控制，进一步实现对于磁隧道结写电流方向的控制，以实现不同的数据写入。

进一步作为本发明的优选实施例，所述控制写通路模块包括第一写使能管、第二写使能管和第三写使能管，所述第一写使能管是第三NMOS管N3，所述第三NMOS管N3的源极与第一PMOS管P1的漏极连接，所述第二写使能管是第四NMOS管N4，所述第四NMOS管N4的源极与零电平电压连接，所述第三写使能管是第五NMOS管N5，所述第五NMOS管N5的漏极与第二PMOS管P2的漏极连接，控制着写过程的开启，与控制读通路单元一起实现读写过程的完全分离。

进一步作为本发明的优选实施例，所述读写共享磁隧道结对包括第一磁隧道结M1和第二磁隧道结M2，所述第一磁隧道结M1上端点与第三NMOS管N3的漏极连接，所述第一磁隧道结M1下端点与第二磁隧道结M2上端点连接形成中间节点，所述中间节点与第四NMOS管N4的漏极连接，所述第二磁隧道结M2下端点与第五NMOS管N5的源极连接，磁隧道结对作为电路中的非易失单元，承担着逻辑输入数据的存储和提供读取电路信号输入的双重作用。由于逻辑输入信号‘A’、‘B’的不同，磁隧道结的输入数据也不同，表现为两个磁隧道结的电阻值的差异。然后经过读取电路由上至下的读电流的流通，相应导致两个隧道结的中间节点电压的不同，将该中间节点电压作为读取电路中电压比较器的一路输入可以进行不同的电压状态的分离。

进一步作为本发明的优选实施例，所述读取电路包括逻辑输出单元和控制读通路单元，所述控制读通路单元的电流输入端与读写共享磁隧道结对的上端点连接，所述控制读通路单元的电流输出端与读写共享磁隧道结对的下端口连接，所述逻辑输出单元的输入端与读写共享磁隧道结对的中间节点连接，用以读取磁隧道结的存储数据并将其转换成相应的输出逻辑电平信号。

进一步作为本发明的优选实施例，所述控制读通路单元包括第一读使能管和第二读使能管，所述第一读使能管是第三PMOS管P3，所述第三PMOS管P3的漏极连接第一磁隧道结M1上端口，所述第二读使能管是第四PMOS管P4，所述第四PMOS管P4的源极连接第二磁隧道结M2下端口，控制着读取过程的开启，与控制写通路模块一起实现读写过程的完全分离。

进一步作为本发明的优选实施例，所述逻辑输出单元包括电压比较器、第一反相器G1和第二反相器G2，所述电压比较器的第一输入端与读写共享磁隧道结对中间节点连接，所述电压比较器的第二输入端与可编程的参考电压相连，所述电压比较器的输出端与第一反相器G1的输入端连接，所述第一反相器G1的输出端与第二反相器G2的输入端连接，读取电路对于中间节点电压的分离主体电路是电压比较器，所述的电压比较器的第一输入端连接第一磁隧道结M1、第二磁隧道结M2的中间节点电压，由于第一磁隧道结M1、第二磁隧道结M2分别具有两种写入状态，因此整体电路会有四种不同的状态组合，进而中间节点电压对应具有四个数据，利用电压比较器的外加参考电压可对四个数据进行分离和重组，将其数量归纳为两类或者其它状态数量，进而实现逻辑电平输出。需要注意的是，这里的电压比较器的数量应用不是确定的，对于不同的逻辑输出和状态分离会有不同数量的电压比较器的需求。因此，本发明具有多逻辑扩展的潜力。

进一步作为本发明的优选实施例，所述精细电压控制电路包括第五PMOS管P5、第六NMOS管N6、第六PMOS管P6和第七NMOS管N7，所述第五PMOS管P5的漏极与第六NMOS管N6的漏极连接，所述第五PMOS管P5的源极连接正电源，所述第六NMOS管N6的漏极接地，所述第五PMOS管P5的栅极与第六NMOS管N6的栅极连接，所述第六PMOS管P6的漏极与第七NMOS管N7的漏极连接，所述第六PMOS管P6的源极接地，所述第七NMOS管N7的源极连接负电源，所述第六PMOS管P6的栅极与第七NMOS管N7的栅极连接，给磁隧道结写入电路和读取电路不同过程提供不同电压，以避免读写过程之间的电压相互影响，达到每一个过程只有唯一的工作模块供电，其他模块断电的目的，在完全分离读写过程，保障架构可靠性的同时，大幅减小整体功耗。

进一步作为本发明的优选实施例，参照图3给出了各个输入输出信号的变化情况波形图，其中虚线表示写过程到读过程的转变，点实线表示读过程到写过程的转变，信号CLK代表的是读写使能控制信号，其中高电平为写使能有效，低电平为读使能有效。‘A’、‘B’为两个逻辑输入信号，“M1”、“M2”为两个磁隧道结，“AP”、“P”代表磁隧道结的写入数据和电阻状态，其中“AP”代表高阻态，“P”代表低阻态；OUT为正逻辑输出，～OUT为反逻辑输出；依据本发明主体结构，更改不同的参考电压数值，以实现不同逻辑的输出，下面将部分逻辑实现情况列表如下表1所示。

表1：

显然，以上所述只是为了清楚的说明本发明所做的一个简单的逻辑实现的举例，并非本发明的实施方式和实现逻辑种类的限定。事实上，该电路经过简单的配置就可以实现XOR、XNOR等多种基础布尔逻辑，这里无需对所有的实现方法予以穷举。方式在本发明的精神、原则和思想以内所做的任何修改、等同、替换和改进等，都应该在本发明权利要求的保护范围之内。

由上述可得，本发明所具有的优点包括：

1、写电路应用三个电压构造多路可控写通道，实现对每个磁隧道结的独立可控写入；

2、实现对每个磁隧道结的独立可控写入，将输入数据完全非易失化，并存储在两个磁隧道结中，因此能够实现输入数据和逻辑输出的全非易失性，数据断电后不丢失；

3、由于写关键路径较短，因此能够实现超高写入速度；

4、读写操作利用使能信号进行完全分离，并将写操作后的磁隧道结中间节点电压的电压差作为读电路中电压比较器的一路输入，利用外加参考电压将该电压差进行分类和放大，进一步结合CMOS电路进行逻辑分类与输出；

5、该读电路只需要一步使能与输出，不需预充电过程，能够大幅读取速度的同时，显著降低功耗。

6、该电路只需要编程具体的参考电压即可实现不同的逻辑构建，逻辑的扩展性比较强。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (10)

1.一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：包括磁隧道结写入电路、读写共享磁隧道结对、读取电路和精细电压控制电路，所述磁隧道结写入电路的输出端通过读写共享磁隧道结对进而与读取电路的第一输入端连接，所述精细电压控制电路的第一输出端与磁隧道结写入电路的供电电压输入端连接，所述精细电压控制电路的第二输出端与读取电路的供电电压输入端连接，所述精细电压控制电路用于给所述磁隧道结写入电路和所述读取电路在不同的时刻进行唯一供电。

2.根据权利要求1所述的一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：所述磁隧道结写入电路包括第一数据输入模块、第二数据输入模块和控制写通路模块，所述第一数据输入模块的输出端与控制写通路模块的第一输入端连接，所述第二数据输入模块的输出端与控制写通路模块的第二输入端连接。

3.根据权利要求2所述的一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：所述第一数据输入模块包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极接正电源，所述第一NMOS管的源极接负电源，所述第一PMOS管的漏极与第一NMOS管的漏极连接，所述第一PMOS管的漏极与控制写通路模块连接，所述第一NMOS管的漏极与控制写通路模块连接，所述第一PMOS管的栅极与第一NMOS管的栅极连接。

4.根据权利要求3所述的一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：所述第二数据输入模块包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极接正电源，所述第二NMOS管的源极接负电源，所述第二PMOS管的漏极与第二NMOS管的漏极连接，所述第二PMOS管的漏极与控制写通路模块连接，所述第二NMOS管的漏极与控制写通路模块连接，所述第二PMOS管的栅极与第二NMOS管的栅极连接。

5.根据权利要求4所述的一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：所述控制写通路模块包括第一写使能管、第二写使能管和第三写使能管，所述第一写使能管是第三NMOS管，所述第三NMOS管的源极与第一PMOS管的漏极连接，所述第二写使能管是第四NMOS管，所述第四NMOS管的源极与零电平电压连接，所述第三写使能管是第五NMOS管，所述第五NMOS管的漏极与第二PMOS管的漏极连接。

6.根据权利要求5所述的一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：所述读写共享磁隧道结对包括第一磁隧道结和第二磁隧道结，所述第一磁隧道结上端点与第三NMOS管的漏极连接，所述第一磁隧道结下端点与第二磁隧道结上端点连接形成中间节点，所述中间节点与第四NMOS管的漏极连接，所述第二磁隧道结下端点与第五NMOS管的源极连接。

7.根据权利要求6所述的一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：所述读取电路包括逻辑输出单元和控制读通路单元，所述控制读通路单元的电流输入端与读写共享磁隧道结对的上端点连接，所述控制读通路单元的电流输出端与读写共享磁隧道结对的下端口连接，所述逻辑输出单元的输入端与读写共享磁隧道结对的中间节点连接。

8.根据权利要求7所述的一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：所述控制读通路单元包括第一读使能管和第二读使能管，所述第一读使能管是第三PMOS管，所述第三PMOS管的漏极连接第一磁隧道结上端口，所述第二读使能管是第四PMOS管，所述第四PMOS管的源极连接第二磁隧道结下端口。

9.根据权利要求7所述的一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：所述逻辑输出单元包括电压比较器、第一反相器和第二反相器，所述电压比较器的第一输入端与读写共享磁隧道结对中间节点连接，所述电压比较器的第二输入端与可编程的参考电压相连，所述电压比较器的输出端与第一反相器的输入端连接，所述第一反相器的输出端与第二反相器的输入端连接。

10.根据权利要求1所述的一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：所述精细电压控制电路包括第五PMOS管、第六NMOS管、第六PMOS管和第七NMOS管，所述第五PMOS管的漏极与第六NMOS管的漏极连接，所述第五PMOS管的源极连接正电源，所述第六NMOS管的漏极接地，所述第五PMOS管的栅极与第六NMOS管的栅极连接，所述第六PMOS管的漏极与第七NMOS管的漏极连接，所述第六PMOS管的源极接地，所述第七NMOS管的源极连接负电源，所述第六PMOS管的栅极与第七NMOS管的栅极连接。

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