TWI614607B - 用於使用資料匯流排反相的記憶體操作之記憶體裝置與方法 - Google Patents

用於使用資料匯流排反相的記憶體操作之記憶體裝置與方法 Download PDF

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Abstract

揭示有關涉及資料匯流排反相之記憶體裝置的系統、方法及製造程序。依據一例示具現，一記憶體裝置可包含一記憶體核心，直接地接收與一資料信號相聯結的資料匯流排反相(DBI)位元作為輸入之電路而不傳輸通過與一輸入緩衝器相聯結的DBI邏輯，及儲存該DBI位元於記憶體核心，從該記憶體核心讀取該DBI位元，及提供該DBI位元作為輸出之電路。於進一步具現中，此處記憶體裝置可在一內部資料匯流排上儲存及處理該DBI位元作為一常規資料位元。

Description

用於使用資料匯流排反相的記憶體操作之記憶體裝置與方法 參考相關申請案
本案請求臨時專利申請案第61/800,844號申請日2013年3月15日之權益及優先權，該案全部爰引於此並融入本說明書之揭示。
發明領域
本發明大致上係有關於資料匯流排反相，及更明確言之係有關於涉及與資料匯流排反相記憶體電路、組態及/或操作有關之系統與方法。
發明背景
資料匯流排反相(DBI)為能夠減低同時切換雜訊、IO AC電流及IO DC電流汲取及相聯結的問題之介面方案。依據DBI方案，例如當在二進制匯流排中的半數或以上的I/O針腳為低(亦即0)時，定名DBI#用於發訊該資料匯流排反相的DBI針腳係設定為低(亦即0)，及資料匯流排係於DBI匯流排反相。DBI#設定為零指示反相資料匯流排，於該處於DBI匯流排中的半數或以上的位元為高。反相可於資料匯 流排上藉基於DBI針腳上的DBI邏輯電路執行。因不超過半數位元可在DBI方案下切換，故不多於半數I/O線消耗AC電力。DBI方案之輸出通常設定為通過電阻式連結至VDD電源供應器而結束於高位準。因輸出結束所致的I/O DC電流也減低，原因在於不多於半數輸出可於低位準。
圖1例示一內部M位元資料匯流排之電流切換。當在一個週期全部M位元從低切換至高而在下個週期從高切換至低時，執行最大電流切換。當全部M位元在同向切換時，IDD及地電流係在最大位準，因而引發一電流波尖，其又轉而造成VDD下降，及造成接地彈跳通過電力匯流排電阻器R1及R2。如此轉而減低切換速度。因此雖然外部資料匯流排採用一DBI方案以減低DC電流及AC電流及同時切換輸出(SSO)雜訊，習知設計將外部資料匯流排轉換成普通資料匯流排，例如全部位元切換其仍然嘈雜。
結合DBI邏輯的習知記憶體系統之一實施例係提供於圖2。此處，DBI格式化器電路245及DBI轉換器電路241係在記憶體晶片210之記憶體核心244的輸入及輸出各自提供。同理，記憶體控制器220之相對應輸出及輸入包括DBI格式化器電路245及DBI轉換器電路241兩者。藉此方式，在邏輯221與記憶體244間執行DBI處理。儲存於記憶體244的資料不包括任何DBI資訊。習知地，DBI轉換器電路241或DBI格式化器電路245係於記憶體控制器220提供，及與在記憶體晶片210內部的DBI格式化器電路245或DBI轉換器電路241成對。
其它既有DBI邏輯電路係提供於圖3A及3B，分別地例示DBI格式化器邏輯及DBI轉換器邏輯。圖3A之DBI格式化器邏輯接收從一記憶體核心提供的九個資料位元之輸入，DBI模式作動信號DBI#，及輸出該等資料位元具有一個位元DBI針腳DBI#基於低資料位元之量而指示資料反相或非反相。DBI#信號可從外部針腳或從內部模式暫存器供應。圖3B之DBI轉換器邏輯使用DBI針腳DBI#及DBIe#接收九個資料位元之輸入，及呈DBI#及DBIe#之函式輸出被反相或否的資料位元。
圖4A例示具現DBI邏輯的一個此種習知電路設計440。於寫入週期期間，例如接收9位元資料DQ及1位元DBI針腳DBI#，及經由DBI轉換器邏輯441處理及輸出為信號Din，若DBI#被設定為低，則信號Din被反相。然後資料位元通過區段資料442處理，及輸出為區段資料sd，輸入列通過閘443，及然後寫入記憶體核心444。於一讀取週期期間，所儲存M位元核心資料通過列通過閘443處理及輸出為ssl，於區段電路442感測，及於感測線SL上輸出。然後DBI格式化器邏輯445輸出DBI針腳DBI#及M位元資料DQ。又，圖4B為略圖例示記憶體核心444、列通過閘443、及區段電路442之電路組件實施例。
但此等習知系統及方法在處理DBI位元及相聯結的資料進出記憶體胞元中具有某些缺點及/或效率，此等缺點導致各種問題，諸如不必要的電力消耗，及/或不期望的電流起伏及雜訊等缺點。因此需要有系統及方法其可提 供在其它發明中同時切換雜訊的減低，IDD電流及/或IDD電流波尖問題的減少，及/或因DBI轉換導致的延遲之去除。
依據本發明之一實施例，係特地提出一種記憶體裝置包含：一記憶體核心；輸入電路其直接地接收與一資料信號相聯結的一資料匯流排反相(DBI)位元作為輸入，而未傳輸通過與一輸入緩衝器相聯結的DBI邏輯；區段電路其儲存該DBI位元於該記憶體核心，從該記憶體核心讀取該DBI位元，及提供該DBI位元作為輸出；其中該記憶體裝置儲存及處理在一內部資料匯流排上的該DBI位元作為一常規資料位元。
100、1001‧‧‧記憶體核心及區段感測放大器(SA)&資料
110、1050‧‧‧讀/寫位址多工器
210、705‧‧‧記憶體晶片
220、706‧‧‧記憶體控制器
221‧‧‧邏輯
241、441、704、941‧‧‧資料匯流排反相(DBI)轉換器邏輯
244、444、502、603、703、803‧‧‧記憶體核心
245、445、701、801、945‧‧‧DBI格式化器邏輯
440‧‧‧具現DBI邏輯之習知電路設計
442、501、701‧‧‧區段SA &資料
443、509‧‧‧列通過閘
500、600、700、800‧‧‧記憶體裝置
503‧‧‧輸入緩衝器及驅動器
504‧‧‧輸出緩衝器
505‧‧‧電路
601、802‧‧‧具有DBI轉換器之區段電路
902、1002‧‧‧雙倍資料速率(DDR)輸出Q
904、1004‧‧‧DDR資料輸入D
906、1006‧‧‧DDR位址輸入A
908、910-913、916、918、926、928、1008-1013、1016、1018、1026、1028‧‧‧暫存器或閂鎖
914、1014‧‧‧位址路徑及匹配邏輯
922、924、1022、1024‧‧‧比較器
934、1034‧‧‧閘、或閘
936、940、1036、1040‧‧‧一擊脈衝生成器
946‧‧‧Mux
1005‧‧‧DDR資料輸入匯流排
1007‧‧‧DDR位址匯流排
1009‧‧‧DDR資料輸出匯流排
1102‧‧‧信號/R
1104‧‧‧信號/W
1120、1125、1140‧‧‧時鐘上升緣
1130、1150-1190、1210-1240‧‧‧線
1200‧‧‧下個週期
C0-2‧‧‧集總電容
Din‧‧‧資料匯流排
DQ‧‧‧位元資料
R1-2‧‧‧電力匯流排之電阻器
sd、sd#‧‧‧區段資料
SL‧‧‧感測線
ssl、ssl#‧‧‧差分信號對
構成本說明書之一部分的附圖例示此處發明之各種具現及面向，且連同詳細說明部分輔助例示本發明之原理。附圖中：圖1為針對一非DBI方案之既有切換電路之電路圖。
圖2為結合DBI之既有記憶體電路之方塊圖。
圖3A為既有DBI格式化器邏輯之示意圖。
圖3B為既有DBI轉換器邏輯之示意圖。
圖4A為既有DBI電路之方塊圖。
圖4B為既有DBI電路之電路圖。
圖5A為一方塊圖顯示符合此處發明之一或多個面向之一記憶體裝置實施例中之例示資料匯流排反相面 向。
圖5B為符合此處發明之一或多個面向針對資料匯流排反相方案之一例示切換電路之電路圖。
圖6A為一方塊圖例示符合此處發明之一或多個面向於記憶體裝置實施例中之DBI轉換器電路及特性件。
圖6B為符合此處發明之一或多個面向，如聯結圖6A描述的例示DBI轉換器邏輯之一示意圖。
圖7A為一方塊圖例示符合此處發明之一或多個面向，生成及儲存DBI位元於記憶體裝置實施例之電路及特徵。
圖7B為一方塊圖例示符合此處發明之一或多個面向，生成及儲存DBI位元於記憶體系統實施例之電路及特徵。
圖8為一方塊圖例示符合此處發明之一或多個面向，生成DBI位元及在記憶體裝置實施例之區段執行寫入DBI邏輯之電路及特徵。
圖9為一方塊圖描繪符合此處發明之一或多個面向之電路實施例，顯示具有DBI方案之例示資料旁路具現。
圖10為一方塊圖描繪符合此處發明之一或多個面向，顯示具有DBI資料儲存於記憶體作為M+1位元的例示資料旁通具現之電路實施例。
圖11為一時程圖描繪符合此處發明之一或多個面向例示讀及寫時序面向。
較佳實施例之詳細說明
現在參考此處發明做詳細說明，其實施例係例示於附圖。後文詳細說明部分陳述之具現並不表示符合本案所請發明之全部具現。取而代之，其僅為符合本發明相關之某些面向的若干實施例。可能時全文圖式中將使用相同元件符號以指示相同的或相似的部件。
圖5A至11描述各種例示電路及特性件以具現此處各種內部資料匯流排DBI系統、方法及電路，但此等圖式為代表性，及此處發明並不限於此。
圖5A為一方塊圖顯示符合此處發明之一或多個面向之一記憶體裝置實施例中之例示資料匯流排反相面向。參考圖5A，例示接收具有DBI方案及一DBI#輸入之一M位元資料匯流排的一記憶體裝置之發明的第一面向。此處，所顯示的例示記憶體裝置500包括具有感測放大器(SA)及資料驅動器501的一或多個區段及一記憶體核心502。此種記憶體裝置之具現可解碼成為區段，以減少字線數目及位元線長度，以達成較高速度及耗用較少電力。
如圖5A顯示，該例示記憶體裝置500可包括一記憶體核心502及輸入電路503，其接收與一資料信號相聯結的一資料匯流排反相(DBI)位元，直接地作為輸入，亦即未經傳輸通過與一輸入緩衝器相聯結的DBI邏輯。又復，記憶體電路諸如區段電路501可將DBI位元儲存入記憶體核心502，從記憶體核心502讀取DBI位元，及提供該DBI位元作為輸出。如此，依據此處具現，一記憶體裝置諸如記憶體 裝置500可將該DBI位元儲存於一內部資料匯流排上作為一常規資料匯流排處理之。
轉向此等電路之操作實施例，於一個例示寫週期期間，M資料位元及該一位元DBI#係接收自針腳，及通過輸入緩衝器及驅動器503以生成一M+1位元Din匯流排。該等輸入緩衝器及驅動器503可含有針對同步記憶體之輸入暫存器或閂鎖。於該M+1位元Din匯流排中，M資料位元及該一位元DBI#係如同M+1資料位元記憶體裝置處理。然後，M+1 Din位元於區段SA &資料501中解碼以生成M+1 sd(區段資料)及sd#(互補sd)對。然後，該等sd及sd#對通過一列通過閘509，及然後寫入M+1資料位元記憶體核心502。
又復，於一個例示讀週期期間，來自記憶體核心502之M+1資料位元係通過解碼區段存取，於該處該等信號通過該列通過閘。其次，該信號係由區段SA &資料501接收用以感測及放大，及然後輸出作為感測線(SL)匯流排之M+1位元。於本例示具現中，M+1位元SL匯流排包含M資料位元及一個DBI#位元。然後SL匯流排經緩衝及藉輸出緩衝器504驅動作為輸出。又，輸出緩衝器504可含有針對同步記憶體之輸出暫存器或閂鎖。藉此方式，此處記憶體裝置因而被組配以儲存及處理該DBI位元作為一常規資料位元。據此，常規資料位元不在寫週期上經由DBI轉換器邏輯轉換，也無需在讀週期間藉DBI格式化器邏輯轉換，如圖4A陳述。
至於寫操作，Din匯流排可為重載通用線。如此 處陳述，本具現可只有(M+1)/2資料位元切換一個方式，而其它位元切換另一方式作為位元切換的最大數目。因此，比較如於既有電路中全部M位元切換而不含DBI#作為Din匯流排之一部分，切換雜訊減低。當Din驅動器之全部M+1位元集合群組，以因互補切換本質故分享從VDD至地電位之一共通解耦電容器時進一步減低切換雜訊(如後文連結圖5B顯示及以進一步細節描述)。VDD及地電位上減低的切換雜訊如此提供良好電源供應器以加速該Din匯流排。因DBI轉換器邏輯的不存在，寫速度也比習知技藝改良。此外，例如於圖5B陳述之具現，因互補切換本質故AC電流減低，1至0切換Din線也促成經由解耦電容器，從0充電至1 Din線。
圖5B為符合此處發明之一或多個面向針對資料匯流排反相方案之一例示切換電路之電路圖。如圖5B所示，例示針對具有M位元資料針腳及一個位元DBI#之一內部資料匯流排之一DBI方案之一實施例。如本文它處所顯示及描述，此種例示電路組態可用於其它具現。參考圖5B，可定義第一態，於該處DBI#係設定為零，及該資料具有X低位元及X+1高位元之組合(例如資料=00000000111111111及DBI#=0)。於此種例示組態之第一態中，來自該資料及DBI#中之X位元被設定為低或下挽。又，可定義第二態，於該處DBI#係設定為壹，及該資料針腳具有X低位元及X+1高位元之組合(例如資料=11111111100000000及DBI#=1)。從第一態切換至第二態中，來自該資料及DBI#中之X+1位元 從0切換為1，及資料之X位元從1切換為0。其次，從第二態切換至第一態中，資料之X位元從0切換為1，及X資料位元及DBI#從1切換為0。
如此，依據此處具現，從第一態切換至第二態中，或反之亦然，從低切換至高的位元平均數為M/2，其乃不含DBI之位元切換的最大數目之相同數目。但位元切換的最大數目係出現在有(M-1)/2-(M+1)/2位元從高切換至低，而其它(M-1)/2-(M+1)/2位元從低切換至高時。如此稱作互補輸出切換，於該處誘生切換雜訊的電流波尖可大半被消除，及AC電力可大減。
如連結圖5B闡明，當X資料位元之集總電容C1負載放電時，X+1資料位元之集總電容C2同時充電，使得從C1至C2之電荷流經解耦電容器C0。要求達到高位準的C2電荷部分可從C1供應通過C0，藉此減少來自VDD及地電位的供電需求。此處然後，此等內部資料匯流排DBI方案可改良速度、減低AC雜訊、及降低AC電力，部分原因在於此等發明之互補驅動本質。
回頭參考符合圖5A實施例之進一步操作，於讀取操作中，SL匯流排可重載通用線。此處，區段SA接收ssl及ssl#之差分信號對，及輸出單端SL。在DBI方案之一次完整利用中，在SA操作前，SL預充電至1。在感測之後，若資料為1，則SL將維持為1；若資料為0，則SL將切換為0。DBI位元包括SL之此等具現具有最大(M+1)/2位元從預充電態1切換為終態0，而半數M+1資料位元SL維持為1。相反 地，於先前技術中，SL的全部M位元可從預充電態切換為終態。結果，減低SL線切換減低了AC電流，也減少了電流切換雜訊，因而改良了速度。如同於既有系統要求，諸如圖4A及4B顯示，SL直接輸出而未藉DBI格式化器邏輯處理，進一步改良了讀取速度。
比較既有電路，此處發明包括一個額外資料位元至M資料位元記憶體核心作為晶片大小額外負擔。但為了達成高速度，記憶體常設計為包含8或16排組，而各個排組進一步分段。因排組額外負擔故，記憶體核心效率因而低於30%。記憶體核心效率係以記憶體胞元面積除以晶片面積度量。因此11%記憶體核心額外負擔，例如否則9位元記憶體核心之具有一個額外資料位元之9資料位元記憶體額外負擔，導致只有6.6%晶片大小犧牲。符合此項資訊，本具現也提供具有寬I/O組態的高帶寬能力。舉例言之，具有4記憶體之一叢發長度的x36 I/O可具現成內部x144組態。此外，x144組態。可含有16組x9 I/O，各組有一個DBI位元，使得記憶體核心可為160位元寬。若針對每18個I/O有一個DBI位元，則x144 IO組態含有8組x18 I/O，各組有一個DBI信號，使得記憶體核心可為152位元寬。
依據此處具現，一記憶體核心可耦接至一資料旁路電路，含一寫緩衝器儲存位址，及比較器電路比較一讀取位址與儲存於該寫緩衝器中的位址。當例如比較器電路決定儲存於該寫緩衝器中的位址匹配該讀位址時，取回來自該寫緩衝器中的資料而非來自記憶體陣列之資料。
圖6A為一方塊圖例示符合此處發明之一或多個面向於記憶體裝置實施例中之DBI轉換器電路及特性件。參考圖6A，揭示生成及轉換與一記憶體裝置600相聯結的一DBI位元之額外特性件，該記憶體裝置600包括一記憶體陣列602及區段SA &資料，DBI轉換器邏輯電路601具有集積式DBI轉換器邏輯電路。此種DBI轉換器邏輯電路實施例之額外面向以進一步細節顯示於圖6B。圖6A之具現也包括耦接至感測電路之一輸出，及組配以執行DBI格式化器邏輯的一輸出緩衝器603。
此處，舉例言之，針對利用資料匯流排反相之記憶體操作的一記憶體裝置可包括一記憶體陣列602，及耦接至該記憶體陣列的本地資料寫入電路，諸如與區段電路601相聯結。資料匯流排反相(DBI)位元及資料位元係接收為輸入。本地資料寫入電路可包括一本地資料寫入驅動器及一本地資料匯流排反相(DBI)轉換器電路/邏輯。本地DBI轉換器電路/邏輯例如與區段電路601相聯結，將DBI格式化資料轉換成非DBI格式化資料，及該本地資料寫入電路將該非DBI格式化資料寫入記憶體陣列602之位元線。耦接至記憶體陣列的感測電路601讀取出非DBI格式化資料，及輸出感測資料。耦接至該感測電路之一輸出緩衝器的DBI格式化器電路/邏輯603，將該感測資料格式化成DBI格式化資料及一DBI位元。耦接至該DBI格式化器電路之一輸出的一輸出緩衝器可輸出該DBI位元及DBI格式化資料。
又復，於一個例示寫入週期期間，區段資料電路 601可經組配以處理一起接收的資料位元及相聯結的DBI位元，於該處DBI位元係直接輸入而未傳輸通過與一輸入緩衝器相聯結的DBI邏輯。DBI轉換器邏輯可於區段資料電路601執行以將資料轉換及寫入記憶體核心602。此處例如，於寫入週期期間，資料DQ及DBI位元被輸入而形成資料匯流排Din，於該處然後區段資料電路601基於該DBI位元決定轉換或不轉換資料DQ。然後，資料位元被轉換區段資料sd且儲存於記憶體核心602。
又，於一次例示讀取週期期間，當資料係藉區段SA 601讀取自記憶體核心602時，DBI格式化器邏輯603讀取在該感測線上從感測電路601輸出的資料位元，及生成一DBI位元DBI#，及若0位元數目為(M+1)/2或以上則轉換該SL。DBI格式化器邏輯603之操作可類似於本文中它處所見的操作。
圖6B為符合此處發明之一或多個面向，如聯結圖6A描述的例示DBI轉換器邏輯之一示意圖。例如，於該例示電路中，該寫入及SS信號一起及運算，輸出SSW與Din及DBI兩者及(AND)運算。SS為由區段解碼器電路所生成的區段選擇信號。然後此二輸出一起互斥反或(XNOR)運算以獲得反相區段資料信號sd#，sd#也與SSW反及(NAND)運算而獲得區段資料sd。利用於區段資料電路內的此等DBI轉換器邏輯減少了大半DBI格式化重載通用Din匯流排之切換雜訊。如圖5B描述，也減低了Din匯流排之切換電流。因此，電力消耗減少，達成較高速度而有較低切換雜訊。
於圖6A-6B顯示之例示具現中，並無儲存於記憶體核心的額外DBI位元，故晶片大小係小於圖5A之晶片大小，使用比較既有系統之相同晶片大小，諸如圖4顯示及描述，提供較低功耗，減低雜訊，及寫入週期較高速度的效果。
圖7A為一方塊圖例示符合此處發明之一或多個面向，生成及儲存DBI位元於記憶體裝置實施例之特徵。參考圖7A，揭示一記憶體裝置700包括一記憶體陣列703、區段SA &資料電路702、在感測電路702之一輸入的DBI格式化器邏輯701，及在感測電路702之一輸出的DBI轉換器邏輯704。
依據圖7A之具現實施例，一例示記憶體裝置700可包括一記憶體陣列703，及耦接至該記憶體陣列703之感測電路702，於該處該感測電路703包括一感測放大器及包括一資料匯流排反相(DBI)信號之一內部匯流排。此處例如，感測電路702儲存該等資料位元及DBI位元於記憶體陣列703，從記憶體陣列703讀取DBI位元，及提供該DBI位元給一輸出緩衝器704作為輸出。輸出緩衝器704包括DBI轉換器電路/邏輯。一輸入邏輯701包括DBI格式化器電路耦接至感測電路702且執行DBI格式化器邏輯。記憶體裝置700儲存及處理DBI位元作為一常規資料位元入記憶體陣列及至內部資料匯流排上，使得輸入及輸出該記憶體裝置之該資料係於非DBI格式。
又，於一個例示寫入週期期間，輸入資料係提供 給DBI格式化器邏輯701，於該處生成一DBI位元。該記憶體裝置及區段SA &資料電路702也可包括針對一DBI信號之內部匯流排，處理DBI位元為資料位元透過該記憶體裝置及進入記憶體陣列703。DBI格式化器邏輯701可呈圖3A描述之電路形式，DBIe#=0從D輸入接腳取M資料位元，及生成一DBI位元，及也將M資料位元轉換成DBI格式，亦即若(M+1)/2或更多位元為0，則M資料位元被轉換。又，於若干具現中，DBI轉換器邏輯704也可包括電路，諸如本文它處描述，DBIe#=0取DBI格式化M位元SL線及一DBI位元作為輸入，及轉換成M資料位元而無DBI格式，及耦接至Q輸出接腳。
據此，記憶體裝置700可經組配以接收非DBI格式化資料位元，將資料格式轉成DBI，及生成一DBI位元，儲存該DBI位元連同資料位元至記憶體核心703，連同DBI格式化SL讀取出DBI位元，及將SL轉換成非DBI格式化資料位元輸出DQ。總結而言，記憶體系統700可接收與輸出非DBI格式化外部資料，但於內部，資料匯流排係以圖5A之M+1位元Din匯流排及M+1位元SL匯流排之相同方式被轉換成DBI格式，如此達成減低功耗及雜訊同時改良速度。
本發明也可用於一記憶體系統內部。舉例言之，圖7A之具現可擴延至一記憶體系統，其含有一主機晶片(亦即一處理器或一記憶體控制器)以介接至少一個記憶體晶片。一個具現係就圖7B描述。
圖7B為符合此處發明之一或多個面向用以生成 及儲存DBI位元於一記憶體系統實施例之一方塊圖。
圖7B例示包括一記憶體晶片705及記憶體控制器706之一記憶體系統。記憶體晶片705可為多個記憶體晶片。記憶體晶片705包括用以儲存資料之一記憶體核心703。控制器706包括用於輸入及輸出的一DBI轉換器704及DBI格式化器701。控制器706輸出M資料位元及一個位元DBI位元給記憶體晶片705。記憶體晶片705處理該DBI位元作為一資料位元用以儲存於記憶體核心703。DBI格式化器邏輯701可呈各種電路形式，取M資料位元作為輸入，生成一DBI位元，及也將M資料位元轉換成DBI格式，亦即若(M+1)/2或更多位元為0則M資料位元被反相。又，於若干具現中，DBI轉換器邏輯704可包括電路具有DBIe#=0，取DBI格式化M資料位元及一DBI位元作為輸入，及轉換成無DBI格式的M資料位元作為輸出。
據此，圖7B之記憶體系統可經組配以使得處理器或記憶體控制器706中之邏輯送出非DBI格式化資料位元，然後資料被格式化為DBI格式，生成DBI位元且發送給記憶體晶片。記憶體晶片705將該DBI位元連同資料位元儲存於記憶體核心703，及連同DBI格式化SL讀取出DBI位元，及發送出DBI格式化資料輸出至處理器或記憶體控制器706。最後，於該處理器或記憶體控制器706中，所接收的資料轉換成一非DBI格式化輸入給該邏輯。藉此方式，於圖7B之記憶體系統中，只有處理器或記憶體控制器706執行DBI資料格式化及轉換，記憶體晶片705接收、傳輸及儲存 DBI格式化資料，如此達成減低功耗及雜訊同時改良速度。
圖8為一方塊圖例示符合此處發明之一或多個面向，生成DBI位元及於記憶體裝置實施例中執行DBI轉換器電路操作之特性件。參考圖8，揭示此處顯示的一記憶體裝置800之另一具現，以符合前文就圖6A討論之方式，可包括與DBI轉換器邏輯集積的區段資料電路802。
依據圖7A之具現實施例，一記憶體裝置800可包括一記憶體核心803及耦接至該記憶體核心803之感測電路802，於該處感測電路802包括一區段感測放大器、資料匯流排反相(DBI)轉換器電路、及針對一DBI信號之一內部匯流排。一輸入緩衝器係耦接至感測電路802之一輸入，及包括DBI格式化器電路/邏輯801。感測電路802處理一起接收的資料位元及一相聯結的DBI位元，執行DBI轉換，轉換該等資料位元，將該等資料位元寫至位元線上，從該記憶體陣列讀取該等資料位元，及提供該等資料位元作為輸出。
此處，記憶體系統800之面向係類似記憶體系統700其接收與發送一非DBI格式化資料匯流排。又復，於例示寫入週期期間，例如類似DBI格式化器邏輯701，DBI格式化器邏輯801接收輸入資料，及生成一DBI位元及DBI格式化Din匯流排以使用DBI轉換器邏輯802發送給區段SA &資料。不似記憶體系統700，記憶體系統800不將DBI位元儲存於記憶體核心803。但類似記憶體核心600，以DBI轉換器邏輯601之相同方式，記憶體系統800將DBI格式化Din匯流排及DBI位元，使用DBI轉換器邏輯802經由區段SA &資料 轉換成一sd及sd#對。又，於一個例示讀取週期期間，由於資料係在非DBI格式，該讀取操作為習知讀取操作，及無需DBI轉換。
藉此方式，該例示記憶體系統800可接收與輸出非DBI格式化外部資料，但如同藉圖7A描述之M+1位元Din匯流排，於內部該資料匯流排於寫入週期期間被轉換成DBI格式。如此，針對寫入週期的電力消耗及雜訊減低，而速度改良。記憶體系統800也不導致M+1位元記憶體核心額外負擔犧牲，及具有與非DBI記憶體晶片之相同晶片大小。
圖9為一方塊圖描繪符合此處發明之一或多個面向之電路實施例，顯示具有DBI方案之例示資料旁路具現。此處描述的資料旁路方案可優異地使用前文討論之各種DBI記憶體方案及落入於此處發明之範圍內的其它方案具現。提供一雙倍資料速率(DDR)輸出Q 902、DDR資料輸入D 904、及DDR位址輸入A 906。位址輸入A 906於一時鐘週期之K(第一)時鐘緣發送該讀取位址，及於相同時鐘週期之Kb(第二，K之互補)時鐘緣發送該寫入位址。同時，讀取位址係儲存於該晶片作為於藉K計時的一暫存器908的Aread(N)。然後Aread(N)通過讀/寫位址多工器110及記憶體核心100以存取資料。具有2*M位元之資料寬度的記憶體核心及區段SA 100然後送出SL_B1及SL_B2之M位元寬作為輸出。特別，SL_B1為輸出之第一拍及SL_B2為輸出之第二拍，及同時從記憶體陣列輸出。各個輸出SL_B1及SL_B2通過個別資料Mux及輸出暫存器，於該處outK1及outK2時 鐘對齊信號將此二路徑多工化成為單一路徑作為M位元寬的輸出Q。
M位元寬之資料輸入D 904輸入在K及Kb時鐘緣上，相對應於在相同時鐘週期上的寫入位址的兩拍DDR資料輸入。在資料輸入D用以選通的信號稱作W*K及W*Kb，以表示從暫存的寫入信號及K及Kb時鐘緣之組合功能生成的脈衝。DDR D之第一拍係儲存於由W*K計時的一暫存器910作為Din_B1(N)，及DDR D之第二拍係儲存於由W*Kb計時的一暫存器912作為Din_B2(N)。然後Din_B1(N)及Din_B2(N)兩者儲存於由W*K計時的下個暫存器911及913作為Din_B1(N-1)及Din_B2(N-1)。寫入位址係藉由W*Kb計時的一暫存器儲存於晶片內作為Awrite(N)。然後Awrite(N)藉由W*K計時的一暫存器儲存於下個週期作為Awrite(N-1)。在Aread(N)讀取操作結束後，然後Awrite(N-1)通過讀/寫位址多工器110，及發送寫入位址給記憶體核心100用於使用Din_B1(N-1)及Din_B2(N-1)資料之2*M位元寫入操作。
注意為了此處討論之目的，此處各種儲存元件稱作為「暫存器」。但此等儲存元件諸如於位址路徑，D路徑及Q路徑的暫存器可為其它型別的儲存元件或切換元件，諸如閂鎖等。換言之，述及暫存器係為了方便討論目的而非限制性。
於本記憶體操作中，一寫入緩衝器包括具有相對應資料Din_B1(N)及Din_B2(N)的寫入位址Awrite(N)，及具 有相對應資料Din_B1(N-1)及Din_B2(N-1)的另一寫入位址Awrite(N-1)係儲存於記憶體核心100外部。比起儲存於記憶體核心100中之相同位址的資料，於寫入緩衝器的此二資料更加更新。位址路徑及匹配邏輯914從事比較邏輯以比較輸入讀取位址相對於儲存於寫入緩衝器的寫入位址。比較器922及924分別地比較Aread(N)與Awrite(N)及Awrite(N-1)。當Aread(N)係與Awrite(N)或Awrite(N-1)相同時，則比較器922及924之輸出為1，否則比較器922及924之輸出為0。然後比較器922及924之輸出分別地藉暫存器926及928儲存。用於926及928的時鐘為Kb_delay，從Kb延遲的時鐘，故具有正確時間以考慮從暫存器916(於W*Kb時間)的延遲至比較器輸出922以捕捉於相同週期的比較器輸出922及924兩者。暫存器926及928之輸出藉閘934「或(ORed)」運算以生成信號Match。如此表示若Aread(N)係與Awrite(N)或Awrite(N-1)中之任一者或兩者相同時，則Match為1。信號Match路由安排至輸出路徑以控制輸出Mux 946。若Match為0，則Mux 946從記憶體核心100取資料發送至輸出針腳Q；若Match為1，則Mux 946從D輸入路徑通過Match邏輯914取資料。元件符號940及936係相對應於一擊生成器，以分別地將926及928之輸出從資料1轉換成一擊脈衝。一擊脈衝生成器940及936分別地控制資料Din_B1(N)/Din_B2(N)及Din_B1(N-1)/Din_B2(N-1)發送為Dbuf_B1/Dbuf_B2。Dbuf_B1及Dbuf_B2具有其本身的閂鎖，以當一擊脈衝生成器940及936之輸出所控制的通過閘為關時維持該等數值。 如此表示若Aread(N)係與Awrite(N)或Awrite(N-1)相同時，則輸出Q將分別地從資料輸入路徑Din_B1(N)/Din_B2(N)及Din_B1(N-1)/Din_B2(N-1)取資料，而非從記憶體核心100取資料。但若Aread(N)係與Awrite(N)及Awrite(N-1)兩者相同時，則因Awrite(N)比Awrite(N-1)更新，因而具有較高優先順位，Dbuf_B1/Dbuf_B2從Din_B1(N)/Din_B2(N)取資料優於Din_B1(N-1)/Din_B2(N-1)，及然後將該資料發送至輸出路徑。一擊脈衝生成器936具有優先順位邏輯Awrite(N)暫存器926輸出封阻Awrite(N-1)暫存器928輸出，故每當一擊脈衝生成器940生成一擊脈衝時，一擊脈衝生成器936將不生成一擊脈衝。
因此，當輸入讀取位址係與寫入緩衝器內的兩個位址相同時，資料輸出Q從寫入緩衝器之暫存器取回該資料，而非從記憶體核心100取回，有關此點DBI轉換係透過DBI格式化器945及DBI轉換器941發生。當該比較為真時，該匹配信號係設定為高以多工化來自寫入緩衝器之資料(Dbuf_B1、Dbuf_B2)至與輸出Q 902相聯結的輸出路徑。
參考圖9，顯示於具有寫入緩衝器之一記憶體中DBI轉換及DBI形成之一具現之例示。此處，例如一記憶體核心係耦接至一資料旁通電路，包括儲存位址之一寫入緩衝器，及比較一讀取位址與儲存於寫入緩衝器之位址的一比較器。當該比較器決定儲存於寫入緩衝器之一位址係匹配寫入位址時，取回來自寫入緩衝器之資料而非來自記憶體陣列之資料。舉例言之，符合此處發明之具現可組配有 資料暫存器910-913在D輸入針腳與DBI轉換器401間之該寫入緩衝器，如此處闡明。然後，資料暫存器910-913之資料可用以饋入輸出路徑而不通過DBI格式化器945，例如若讀取位址匹配寫入緩衝器中之寫入位址。此種具現可大為加速資料旁通邏輯，以允許於高頻操作中的資料旁通，原因在於當讀取位址匹配寫入緩衝器中之寫入位址時，不執行DBI轉換及DBI格式化。
同理，圖5至圖8描述之方案可根據前述資料旁通組態及/或方案具現，當含括寫入緩衝器及旁通邏輯時，具有在D輸入針腳與DBI轉換器(若存在時)間之資料輸入暫存器，及具有在DBI格式化器(若存在時)與Q輸出針腳間之輸出Mux及暫存器。
圖10為一方塊圖描繪符合此處發明之一或多個面向，顯示具有DBI資料儲存於記憶體作為M+1位元的例示資料旁通具現之電路實施例。圖10例示資料旁通具現應用至具現諸如圖5，於該處DBI位元係儲存於記憶體核心作為資料位元。此處舉例言之，一記憶體核心可耦接至一資料旁通電路包括一寫入緩衝器儲存位址，及一比較器比較一讀取位址與儲存於該寫入緩衝器的位址。當比較器決定儲存於該寫入緩衝器的位址匹配該讀取位址時，來自寫入緩衝器之資料被取回而非來自記憶體陣列之資料。
轉向參考圖10之位址路徑與匹配邏輯1014，此電路執行比較邏輯以比較輸入讀取位址與儲存於該寫入緩衝器的位址。此處，雙倍資料速率(DDR)位址輸入A 1006係連 同相對應DDR資料輸入D 1004及DDR輸出Q 1002提供。於顯示的例示電路中，位址輸入A 1006於一時鐘週期之K(第一)時鐘緣發送該讀取位址，及於相同時鐘週期之Kb(第二，K之互補)時鐘緣發送該寫入位址。
位址路徑與匹配邏輯1014可包括一雙倍資料速率位址匯流排1007包含暫存器/閂鎖/電路，其讀取在時鐘之上升緣的位址，及寫入在時鐘下降緣的或在互補時鐘之上升緣的位址。此處，舉例言之，DDR位址匯流排1007包括一第一暫存器或閂鎖(亦即開關)1008其在時鐘之上升緣儲存一讀取位址，或在時鐘下降緣含有讀取指令資訊，及一第二暫存器或閂鎖1016其在時鐘之上升緣儲存一寫入位址，或在時鐘下降緣含有寫入指令資訊。此種DDR位址匯流排1007也可包括耦接至第二暫存器1016的第三寫入位址暫存器或閂鎖1018，及透過時鐘之上升緣含有讀取指令資訊儲存其輸出資料。於若干具現中，DDR位址匯流排1007也可包括一讀寫位址多工器1010，連結以於一時鐘週期內發送從第一暫存器1008輸出的讀取位址及從第三暫存器1018輸出的寫入位址給記憶體核心1001。於若干具現中，匹配邏輯可包括比較器1022及1024。比較器1022比較暫存器1008之讀取位址與暫存器1016的寫入位址。若此二位址相等，則比較器1022之輸出為真(1)，否則為偽(0)。同理，比較器1024比較暫存器1008之讀取位址與暫存器1018的寫入位址。比較器1022及1024之輸出係分別藉暫存器或閂鎖1026及1028儲存。若閂鎖的比較器之輸出中之任一者為 真，則匹配信號Match可藉OR閘1034生成。信號Match發送給輸出路徑以多工化資料從資料輸入路徑至輸出路徑，旁通來自記憶體核心1001之資料。來自資料輸入路徑的資料係通過藉脈衝生成器1040及1036，連結至資料輸出路徑。脈衝生成器1040及1036可分別地取樣暫存器輸出1026、1028，及生成一擊脈衝以發送資料從資料輸入路徑至輸出路徑。若比較器暫存器1026及1028皆為真，則1026之輸出具有較高順位，原因在於其比較來自暫存器1016之寫入位址為最新。
於該例示操作中，圖10之記憶體及讀寫位址多工器1010之電路可經組配以發送讀取位址至藉自計時讀取脈衝控制的記憶體核心以供讀取操作，然後，於自計時讀取脈衝完成之後，發送寫入位址至藉自計時寫入脈衝控制的記憶體核心以供寫入操作。
轉向圖10之記憶體之輸入路徑，記憶體電路可包括一雙倍資料速率資料輸入匯流排1005包含暫存器/閂鎖/電路配置以在時鐘之上升緣提供資料輸入之第一拍，及在時鐘下降緣或在互補時鐘之上升緣提供資料輸入之第二拍。此處，例如此等暫存器/閂鎖/電路可包括第四暫存器或閂鎖1010其儲存在時鐘之上升緣含寫入指令資訊之資料的第一拍；第五暫存器或閂鎖1012其儲存在時鐘之下降緣或互補時鐘之上升緣含寫入指令資訊之資料的第二拍；第六暫存器或閂鎖1011其儲存在時鐘之上升緣含寫入指令資訊之第四暫存器的輸出；及/或第七暫存器或閂鎖1013其儲存 在時鐘之下降緣或互補時鐘之上升緣含寫入指令資訊之第五暫存器的輸出。
轉向參考圖10記憶體之輸出路徑，記憶體電路可包括一雙倍資料速率(DDR)資料輸出匯流排1009包含暫存器/閂鎖/電路配置及電氣連結以在時鐘之上升緣、或在時鐘下降緣、或在互補時鐘之上升緣提供資料輸出之第一拍，及在相對時鐘緣或在互補時鐘之接續時鐘緣提供資料輸出之第二拍。又復，根據某些具現，此處各種記憶體電路可經組配使得感測線寬為資料輸出匯流排寬度的兩倍，含有雙倍資料速率輸出的兩拍。此外，於若干實施例中，輸出路徑可經結構化為資料輸出匯流排的雙倍寬度，及在輸出閂鎖之最末階段多工化(例如2：1等)。
至於位址路徑與匹配邏輯之面向，一雙倍資料速率位址匯流排1007包括在時鐘上升緣之讀取位址，及在時鐘下降緣、或在互補時鐘之上升緣之寫入位址。第一位址閂鎖或暫存器1008儲存在時鐘上升緣，或在時鐘上升緣之含讀取指令資訊之讀取位址。第二位址閂鎖或暫存器1016儲存在時鐘下降緣、或在互補時鐘之上升緣之含寫入指令資訊之寫入位址。第三位址閂鎖或暫存器1018係耦接至第二位址開關，其儲存在時鐘之上升緣之含寫入指令資訊之輸出資料。讀寫位址多工器1050能夠在一個時鐘週期內，發送從第一讀取位址閂鎖或暫存器1008輸出的讀取位址及從第三讀取位址閂鎖或暫存器1018輸出的寫入位址給該記憶體陣列。讀寫位址多工器1050發送讀取位址給由自計時 讀取脈衝控制的該記憶體陣列用於讀取操作。在自計時讀取脈衝完成後，寫入位址發送給自計時寫入脈衝控制的該記憶體陣列用於寫入操作。此種雙倍資料速率資料輸入匯流排可包括在時鐘之上升緣之資料輸入之第一拍，及在時鐘下降緣或在互補時鐘之上升緣之資料輸入之第二拍。
圖11為一時程圖描繪符合此處發明之一或多個面向例示讀及寫時序面向。圖11例示具有寫入緩衝器時序及1.5之讀取延遲的記憶體。若保有在給定K時鐘週期的相同位址值，則載入相同位址作為一讀取位址，及然後作為一匹配寫入位址，導致電路讀取或通過最新資料輸入，而非來自先前完成寫入操作的資料。
如圖11所示，信號/R 1102為讀取信號，及信號/W 1104為寫入信號，當呈現在時鐘上升緣1120時，表示本週期將進行讀及寫操作。在K上升緣1120上，讀取位址呈現於K時鐘上升緣1120。如圖11之描繪，具有00值的位址A呈現於第一K上升緣。位址A=00係藉閂鎖或暫存器儲存於K上升緣1120，及輸出作為Aread(N)且可用於整個時鐘週期。Aread(N)A=00然後通過讀寫位址多工器處理以輸出為位址匯流排Add，如參考線1130指示。然後A=00呈現在Add匯流排上以從記憶體核心讀取。具有1.5之RL(讀取延遲)，相對應於位址A=00之DDR輸出，諸如QA1=x及QA2=y分別地在該位址之後1.5及2時鐘，呈現在Q匯流排上。寫入位址呈現在Kb之上升緣1125上，在K上升緣1120之後半個週期。寫入位址B=01係藉閂鎖或暫存器儲存於Kb上升緣1125 及輸出為Awrite(N)。相對應D輸入DB1及DB2係儲存於相同時鐘週期上至K上升緣1120上的Din_B1(N)及Kb上升緣1125上的Din_B2(N)。在下個K上升緣1140上，B=01移位至Awrite(N-1)，DB1移位至Din_B1(N)，及DB2移位至Din_B2(N)。在此相同週期，在位址C=01之讀取操作執行後，B=01多工化至Add(線1150)以發送給記憶體核心，及DB1及DB2寫入記憶體核心中之此一位置。如參考線1160描繪，在讀取位址C=01操作上，Aread(N)=01係與Aread(N-1)=01相同。因匹配的讀與寫位址B及C故，一匹配信號係登錄為比較器輸出。DB1及DB2於線1170、1180轉移至Dbuf_B1及Dbuf_B2，及在線1190多工化至Q匯流排上的讀取輸出匯流排，於該處QC1=DB1及QC2=DB2。於此種情況下，Q輸出資料係來自寫入緩衝器，而非記憶體核心，藉此有效地旁通從記憶體核心之記憶體取回。資料旁通之另一案例顯示於下個週期1200，於該處讀取位址E=00係同寫入位址F=00。結果，在比較1210Aread(N)等於Awrite(N)，及如此導致在線1220及1230，Din_B1(N)及Din_B2(N)轉移至Dbuf_B1及Dbuf_B2。最終，從於線1240的轉移，Q輸出QE1=DF1及QE2=DF2。注意於E=00之情況下，D=00也同E=00。但因F=00之資料更新，故Q取資料DF1及DF2，而非DD1及DD2。
除了前述記憶體發明及記憶體架構之外，本發明也包括記憶體操作之方法、符合此處特徵及/或功能的記憶體裝置之製法、產品(諸如DRAM或具現DRAM之產品)、及 透過此等方法製造之產品。舉例言之但非限制性，此處記憶體製造方法可包括RAM製法，諸如於CMOS技術涉及面向，諸如p-mos及n-mos電晶體之形成、多層金屬化層及/或本地互連體等。此處多個範例/主要方法例如，闡明於美國專利案第4,794,561、5,624,863、5,994,178、6,001,674、6,117,754、6,127,706、6,417,549、6,894,356、及7,910,427號以及美國專利申請公告案第US2007/0287239A1號，爰引於此並融入本說明書之揭示。
於某些具體實施例中，此處發明之面向可涉及邏輯及/或邏輯指令達成，包括例如與電路相聯結執行的程式模組。概略言之，程式模組可包括執行特定任務或具現特定邏輯、控制、延遲或指令的常式、程式、物件、組件、資料結構等。本發明也可於分散式電路脈絡實施，於該處電路係透過通訊匯流排、電路或鏈路連結。於分散式設定中，控制/指令可從含記憶體儲存裝置的本地及遠端計算元件兩者進行。
如前文揭示，符合本發明之特徵可透過及涉及電腦硬體、軟體及/或韌體運用。舉例言之，此處揭示之系統及方法可連結各種形式具體實施或使用，包括例如記憶體、資料處理器諸如計算裝置其也包括記憶體、資料庫、數位電子電路、韌體、軟體、或其組合。又，雖然所揭示之具現描述特定硬體組件，但符合此處發明的系統及方法可於硬體、軟體及/或韌體之任一項組合具現。此外，此處發明的前述特徵及其它面向及原理可於各種記憶體環境具 現。此等環境及相關應用可特別地建構用以執行根據本發明之各種常式、方法及/或操作，或可包括通用電腦或計算平台，選擇性地藉碼作動或重新組配以提供需要的功能。此處揭示之方法並非本質上係有關於任何特定電腦、網路、架構、環境、或其它裝置，且可藉硬體、軟體及/或韌體之合宜組合具現。舉例言之，各種通用機器依據本發明之教示可用於程式，或可更方便建構特化裝置或系統以從事要求之方法及技術。
此處描述的方法及系統之面向可具現為程式規劃入多個電路中之任一者的功能，包括可規劃邏輯裝置(PLD)諸如可現場程式規劃閘陣列(FPGA)、可規劃陣列邏輯(PAL)裝置、可電氣規劃邏輯及記憶體裝置及標準以胞元為基礎的裝置，以及特定應用積體電路。其它具現面向之可能包括：記憶體裝置、具有記憶體之微控制器(諸如EEPROM)、嵌入式微處理器、韌體、軟體等。此外，該等面向可於具有以軟體為基礎的電路模擬之微處理器、離散式邏輯(循序及組合)、客端裝置、模糊(神經)邏輯、量子裝置、及前述裝置型別中之任一者的混合體實施。潛在裝置技術可以多個組件型別提供，例如，金氧半場效電晶體(MOSFET)技術例如互補金氧半導體(CMOS)、兩極性技術例如射極耦合邏輯(ECL)、聚合物技術(例如矽軛合聚合物及金屬軛合聚合物-金屬結構)、類比與數位混合型等。
也須注意此處揭示之各種邏輯及/或功能，就其表現、暫存器轉移、邏輯組件、及/或其它特性而言，可使 用硬體、韌體、及/或於各種機器可讀取或電腦可讀取媒體實施的資料/指令中之任一項組合作動。其中可實施此等格式化資料及/或指令的電腦可讀取媒體包括，但非限制性各種形式的非依電性儲存媒體(例如光學、磁學、或半導體儲存媒體)，但不包括過渡媒體諸如載波。
除非上下文另行明白指示否則於詳細說明部分及申請專利範圍各項中，「包含」、「包含有」等詞意圖解譯為與排它或羅列盡淨意義相對的含括意義；換言之，「包括，但非限制性」意義。使用單數或多數之術語也分別地包括多數或單數。此外，「此處」、「後文」、「上文」、「下文」等詞及類似術語係指本案全文而非本案之任何特定部分。當「或」一詞用於二或多個項目之列表時，該詞涵蓋該詞之下列解譯：該列表中之該等項目中之任一者、該列表中之該等項目中之全部、及該列表中之該等項目中之任一項組合。
雖然此處已經特別地描述本發明之某些目前較佳具現，但熟諳技藝人士顯然易知本發明係有關於未背離此處發明之精髓及範圍可對此處顯示的及描述的各種具現所做變化及修改。據此，意圖本發明係僅受適用法規要求的程度限制。
500‧‧‧記憶體裝置
501‧‧‧區段SA &資料
502‧‧‧記憶體核心
503‧‧‧輸入緩衝器及驅動器
504‧‧‧輸出緩衝器
505‧‧‧電路
509‧‧‧列通過閘
C0-2‧‧‧集總電容
Din‧‧‧資料匯流排
DQ‧‧‧位元資料
R1-2‧‧‧電力匯流排電阻器
sd、sd#‧‧‧區段資料
SL‧‧‧感測線
ssl、ssl#‧‧‧差分信號對

Claims (23)

  1. 一種記憶體裝置，其包含：一記憶體核心；輸入電路，其直接地接收與一資料信號相關聯的一資料匯流排反相(DBI)位元作為輸入，而未傳輸通過與一輸入緩衝器相關聯的DBI邏輯組件；至少一個記憶體電路，其儲存該DBI位元於該記憶體核心，從該記憶體核心讀取該DBI位元，及提供該DBI位元作為輸出，其中該記憶體裝置儲存及處理在一內部資料匯流排上的該DBI位元作為一常規資料位元；以及一資料緩衝電路，其耦接至該記憶體核心，該資料緩衝電路包括一寫入緩衝器，該寫入緩衝器包含放置在該輸入電路與該DBI邏輯組件之間並儲存在一後來周期上要被寫入至該記憶體核心之資料的一資料暫存器、儲存對應於經儲存之該資料信號之位址的一位址暫存器、及比較一讀取位址與儲存在該寫入緩衝器中之位址的一比較器，其中當該比較器判定儲存在該位址暫存器中之位址匹配該讀取位址時，來自該資料暫存器之資料被擷取作為一輸出資料信號取代來自該DBI邏輯組件之資料，藉以致使該輸出資料信號繞過該DBI邏輯組件。
  2. 如請求項1之裝置，其中該記憶體核心組配來儲存該DBI位元以減少資料串流之轉換及相關聯的電力消耗。
  3. 如請求項1之裝置，其中該輸入電路包含：一匯流排驅動器，其特徵為一第一電容負載、一第二電容負載、及耦接於該第一電容負載與該第二電容負載間之一解耦電容器。
  4. 如請求項1之裝置，其中該輸入電路包含：一匯流排驅動器，其以一第一電容負載及一第二電容負載為特徵，其中當該等電容負載之一半係高走低及該電容負載之另一半係低走高時，即出現最大匯流排切換。
  5. 如請求項1之裝置，其中該輸入電路包含：一匯流排驅動器，其包括一第一電容負載透過一解耦電容器對一第二電容負載供給電荷。
  6. 如請求項1之裝置，其中該DBI邏輯組件接受一資料匯流排及該DBI位元作為輸入。
  7. 如請求項1之裝置，其中該DBI邏輯組件提供該DBI位元及輸出給一資料匯流排。
  8. 如請求項1之裝置，其中該裝置組配來執行至記憶體陣列內之該DBI位元的內部資料匯流排處理程序，以藉此減少電流消耗及電流尖波。
  9. 如請求項1之裝置，其中該記憶體裝置組配來生成DBI格式化內部資料匯流排，以藉此減低與於寫入操作中之長通用資料匯流排載入相關聯的電力消耗。
  10. 如請求項1之裝置，其中繞過該DBI邏輯組件降低電力消耗及雜訊並增加裝置速度。
  11. 如請求項1之裝置，其中耦接至該記憶體核心之讀取電路組配來執行一非DBI讀取操作。
  12. 一種記憶體裝置，其包含：一記憶體陣列；耦接至該記憶體陣列之本地資料寫入電路，該本地資料寫入電路包含一本地資料寫入驅動器及一本地資料匯流排反相(DBI)轉換器電路；其中該本地DBI轉換器電路將DBI格式化資料轉換成非DBI格式化資料；及其中該本地資料寫入電路將該非DBI格式化資料寫至該記憶體陣列；耦接至該記憶體陣列之感測電路以讀取出該非DBI格式化資料及輸出感測資料；耦接至該感測電路之一輸出的一DBI格式化器電路，用以將該感測資料格式化成DBI格式化資料及一DBI位元；一輸出緩衝器，耦接至該DBI格式化器電路之一輸出及輸出該DBI位元及DBI格式化資料；以及一資料緩衝電路，其包括一寫入緩衝器，該寫入緩衝器包含耦接至該本地DBI轉換器電路並儲存在一後來周期上要被寫入至該記憶體陣列之非轉換資料的一資料暫存器、儲存對應於經儲存之資料信號之位址的一位址暫存器、及比較一讀取位址與儲存在該寫入緩衝器中之位址的一比較器， 其中當該比較器判定儲存在該位址暫存器中之位址匹配該讀取位址時，來自該資料暫存器之資料被擷取作為一輸出資料信號取代來自該記憶體陣列之資料，藉以致使該非轉換資料繞過該本地DBI轉換器電路。
  13. 如請求項12之裝置，其中該記憶體裝置組配來藉於該本地資料寫入電路處理DBI轉換而接收及處理該DBI格式化資料以減低電流消耗及電流尖波。
  14. 如請求項12之裝置，其中該本地資料寫入電路包含：一匯流排驅動器，其特徵為一第一電容負載、一第二電容負載、及耦接於該第一電容負載與該第二電容負載間之一解耦電容器。
  15. 如請求項12之裝置，其中該本地資料寫入電路包含：一匯流排驅動器，其包括一第一電容負載之一放電，透過一解耦電容器對一第二電容負載供給電荷，以減低電力消耗及/或切換雜訊。
  16. 如請求項12之裝置，其中該本地資料寫入電路包含：連結於一電源供應器匯流排及一接地匯流排間之耦合電路，其中該耦合電路提供在一第一電容負載與一第二電容負載間之一電氣路徑，使得電荷供給至該耦合電路，從該電源供應器匯流排及該第一電容負載供給至一解耦電容器用於該第一電容負載之資料位元切換，及然後該耦合電路從該解耦電容器供給該電荷至該第二電容負載用於該第二電容負載之資料位元切換。
  17. 如請求項12之裝置，其中該本地資料寫入電路包含： 耦合電路，其組配來切換一第一電容負載中之資料位元及從該第一電容負載提供一電荷給一解耦電容器，及切換一第二電容負載中之資料位元及提供該解耦電容器之電荷給該第二電容負載。
  18. 如請求項12之裝置，其中DBI轉換器邏輯組件接受DBI格式化資料位元及該DBI位元作為輸入。
  19. 如請求項12之裝置，其中DBI格式化器邏輯組件輸出DBI格式化資料位元及該DBI位元。
  20. 如請求項12之裝置，其中繞過該本地DBI轉換器電路降低電力消耗及雜訊並增加裝置速度。
  21. 如請求項12之裝置，其中耦接至該記憶體陣列之讀取電路組配來執行一非DBI讀取操作。
  22. 一種利用資料匯流排反相之記憶體操作方法，該方法包含下列步驟：接收一資料匯流排反相(DBI)位元及資料位元作為輸入；輸出該DBI位元及該等資料位元至區段電路；將該等資料位元儲存於一資料暫存器中；比較儲存於一位址暫存器中之一位址與一讀取位址；當儲存於該位址暫存器中之該位址與該讀取位址不匹配時：於該區段電路執行DBI轉換器邏輯組件以轉換該等資料位元； 將經轉換之該等資料位元寫入一記憶體陣列之位元線；從該記憶體陣列讀取經轉換之該等資料位元；於一輸出緩衝器執行DBI格式化器邏輯組件；及輸出該等DBI格式化資料位元及該等DBI位元；及當儲存於該位址暫存器中之該位址與該讀取位址匹配時：將來自該資料暫存器之該等資料位元寫入一記憶體陣列之位元線，藉以繞過該DBI轉換器邏輯組件。
  23. 如請求項22之方法，其進一步包含經由一非DBI讀取操作讀取寫入至該記憶體陣列之資料。
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