CN111833941A - 存储器的读电路与存储器 - Google Patents

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Abstract

本申请提供了一种存储器的读电路与存储器。该读电路包括：放大单元，放大单元的第一端与阻抗感知存储单元的第一端连接，放大单元的第二端与电源的正极连接，阻抗感知存储单元的第二端与电源内的负极连接，放大单元包括至少一个放大器。该读电路中，阻抗感知存储单元的阻抗不同，放大器对其放大的倍数不同，阻抗感知存储单元的阻抗越大，放大器对其放大的倍数越大，阻抗感知存储单元的阻抗越小，放大器对其的放大倍数越小。这样使得读电路在阻抗感知存储单元的低阻抗时的输出阻抗与高阻态时的输出阻抗差距较大，后续的灵敏放大器不需要较高的灵敏度也能识别出高阻态和低阻态，从而降低了对灵敏放大器的要求。

Description

存储器的读电路与存储器
技术领域
本申请涉及存储器领域，具体而言，涉及一种存储器的读电路与存储器。
背景技术
现有技术中，很多存储器中的存储单元均为阻抗感知存储(Resistive SenseMemory，简称RSM)单元，例如MRAM。该存储单元的阻抗会随着电压的变化而变化，如图1所示，在电压由小变大过程中，该单元的阻抗逐渐增大并在一电压值时为最大值RH，图1中，该单元的阻抗在电压为0V时为RH；在电压由大变小的过程中，该单元的阻抗逐渐减小，并在一电压值时为最小值RL，图1中，该单元的阻抗在电压为0V时为RL。
目前，包括RSM单元的存储器的读电路一般利用参考阻值与RSM单元的分压进行对比，从而识别RSM单元的高阻态和低阻态。例如，MRAM的读电路中，采用参考位元(相当于1/2(Rp+Rap))与MTJ位元的分压进行对比，以识别MTJ位元的高阻态和低阻态。
但是，这种利用与参考阻值对比的读电路对比较器的要求比较高，需要很灵敏地识别出高阻态和低阻态；并且，由于MTJ阻抗较高，读电流相对较小，导致读取速度较慢
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种存储器的读电路与存储器，以解决现有技术中的存储器的高阻态的阻抗和低阻态的阻抗差距较小，导致的存储器的读电路对灵敏放大器要求比较高的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种存储器的读电路，该读电路包括：放大单元，所述放大单元的第一端与所述阻抗感知存储单元的第一端连接，所述放大单元的第二端与电源的正极连接，所述阻抗感知存储单元的第二端与所述电源内的负极连接，所述放大单元包括至少一个放大器。
进一步地，所述读电路还包括：电流源单元，连接在所述放大单元的第二端和所述电源的正极之间。
进一步地，所述电流源包括至少一个电流镜。
进一步地，所述读电路还包括：比较单元，所述比较单元的输入端与所述电流源单元和所述阻抗感知存储单元之间的支路连接，所述比较单元用于将所述输入端和所述读电路的负端之间的电压与参考电压进行比较，并将比较结果转化为数字信号。
进一步地，所述放大单元包括至少两个串联的放大器，至少两个串联的所述放大器中包括第一放大器和第二放大器，其中，所述第一放大器与所述阻抗感知存储单元的第一端连接，所述阻抗感知存储单元的第二端通过位线与所述电源的负极连接。
进一步地，各所述放大器为NMOS管，其中，所述第一放大器的源极与所述阻抗感知存储单元的第一端连接，所述第一放大器的漏极与所述第二放大器的源极连接，所述读电路还包括电压源，所述电压源的正极与所述第一放大器的栅极连接，所述电压源的负极与所述阻抗感知存储单元的第二端连接。
进一步地，所述读电路还包括：至少一个开关，一个所述开关为第一开关，所述第一开关与所述阻抗感知存储单元的第二端连接。
进一步地，所述开关有多个，多个所述开关中还包括第二开关，所述第二开关与所述放大单元的第二端连接。
进一步地，所述比较单元包括反相器。
进一步地，所述读电路还包括：控制单元，与所述开关连接，用于控制所述开关的断开和闭合。
根据本申请的另一方面，提供了一种存储器，包括读电路，所述读电路为任一种所述的读电路。
应用本申请的技术方案，该读电路中，阻抗感知存储单元的阻抗不同，放大器对其放大的倍数不同，阻抗感知存储单元的阻抗越大，放大器对其放大的倍数越大，阻抗感知存储单元的阻抗越小，放大器对其的放大倍数越小。这样使得读电路在阻抗感知存储单元的低阻抗时的输出阻抗与高阻态时的输出阻抗差距较大，后续的灵敏放大器不需要较高的灵敏度也能识别出高阻态和低阻态，从而降低了对灵敏放大器的要求。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了阻抗感知存储单元的R-V曲线；
图2示出了本申请的一种实施例的存储器的局部电路示意图；
图3示出了图2的结构的小信号等效原理图；
图4示出了图2中的放大器NMOS的gm/id与VGS关系曲线；
图5示出了本申请的实施例1的存储器的局部电路示意图；
图6示出了本申请的另一种实施例的存储器的局部电路示意图；
图7示出了图5的读电路的电流源的输入电压和输出电压的关系曲线以及电流源的输入电压和经过阻抗感知存储单元的电流IRSM的关系曲线；
图8示出了图5的读电路的仿真曲线；
图9示出了本申请的是实施例2的存储器的局部电路示意图；
图10示出了本申请的是实施例3的存储器的局部电路示意图。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中的存储器的高阻态的阻抗和低阻态的阻抗差距较小，导致的存储器的读电路对灵敏放大器要求比较高的问题，为了解决如上的技术问题，本申请提出了一种存储器的读电路和存储器。
本申请的一种典型的实施方式中，提供了一种存储器的读电路，其中，上述存储器包括阻抗感知存储单元，上述读电路包括放大单元，上述放大单元的第一端与上述阻抗感知存储单元的第一端连接，上述放大单元的第二端与电源的正极连接，上述阻抗感知存储单元的第二端与上述电源内的负极连接，上述放大单元包括至少一个放大器。在图2所示的实施例中，放大单元包括一个放大器，且为NMOS管，为了区别该放大器与其他的NMOS管，该NMOS管称为NM0。在图6所示的实施例中，放大单元包括两个放大器，为两个NMOS管，为了区别放大器，这两个NMOS管分别为NM0和NM1。
上述的存储器的读电路中，包括与阻抗感知存储单元电连接的放大器，二者形成cascode结构，放大器放大阻抗感知存储单元的阻抗。以图2的结构为例，说明该结构的原理，该结构的小信号等效原理图为图3，由图3可知，ROUT＝RSM+rDS+(gm+gmb)RSMrDS≈gmrDSRSM＝AVRSM，
Figure BDA0002028255240000041
其中，其中gm、gmb为NM0栅和衬底的跨导，rDS为其漏源阻抗，AV为NM0的本征增益，RSM为阻抗感知单元的阻抗。由图4所示的NMOS的gm/id与VGS关系曲线可知，VGSH＜VGSL，且
Figure BDA0002028255240000042
Figure BDA0002028255240000043
其中，VSBH＝VSH-VBH＝Idc·RSMH，VSBL＝VSL-VBL＝Idc·RSML，由于RSMH＞RSML，所以，VSBH＞VSBL，进而VTH＞VTL，因此，VGSH-VTH＜VGSL-VTL，因此，AVH＞AVL，RSMH为阻抗感知存储单元在高阻态时的阻抗值，RSML为阻抗感知存储单元在低阻态时的阻抗值。
由上述分析可知，该读电路中，阻抗感知存储单元的阻抗不同，放大器对其放大的倍数不同，阻抗感知存储单元的阻抗越大，放大器对其放大的倍数越大，阻抗感知存储单元的阻抗越小，放大器对其的放大倍数越小。这样使得读电路在阻抗感知存储单元的低阻抗时的输出阻抗与高阻态时的输出阻抗差距较大，后续的灵敏放大器不需要较高的灵敏度也能识别出高阻态和低阻态，从而降低了对灵敏放大器的要求。
需要说明的是，本申请中的“连接”在没有特殊说明的情况下，均指电性连接。且放大单元的放大器具有放大作用。
为了将放大的阻抗转换为电压信号，本申请的一种实施例中，如图2与图5等所示，上述读电路还包括电流源单元，电流源单元连接在上述放大单元的第二端和上述电源的正极之间。
本申请的电流源单元可以为任何结构的电流源单元，例如可以为图9的电流镜结构，还可以为图10的结构，本领域技术人员可以根据实际情况选择合适的结构形成本申请的电流镜单元。
为了能够进一步提供稳定的恒定电流，本申请的一种实施例中，上述电流源包括至少一个电流镜，图9所示的电流源单元包括两个电流镜，当然，电流镜的数量可以根据实际情况来设置。
为了将电压信号输出，并且识别出高阻态和低阻态，本申请的一种实施例中，上述读电路还包括比较单元，上述比较单元的输入端与上述电流源单元和上述阻抗感知存储单元之间的支路连接，上述比较单元用于将上述输入端和上述读电路的负端之间的电压与参考电压进行比较，并将比较结果转化为数字信号。
本申请中的比较单元可以为任何可以实现上述的功能的单元，本领域技术人员可以根据实际情况选择选择合适的结构形成本申请的比较单元。例如，如图2、图5、图6、图9以及图10所示的读电路中，比较单元为反相器。
为了进一步放大阻抗感知存储单元的高阻态阻抗和低阻态阻抗，且进一步增加高阻态阻抗和低阻态阻抗的差距，从而进一步提高高阻态阻抗和低阻态阻抗的分辨率，本申请的一种实施例中，上述放大单元包括至少两个串联的放大器，至少两个串联的上述放大器中包括第一放大器和第二放大器，其中，上述第一放大器与上述阻抗感知存储单元的第一端连接，上述阻抗感知存储单元的第二端通过位线(BL)与上述电源的负极连接。如图6所示，该读电路中包括两个串联的放大器，分别为第一放大器NM0和第二放大器NM1，其中，第二放大器NM1的栅极也需要输入对应的电压Vbias。其中，输出阻抗Rout≈gm2rDS2·gm1rDS1。本申请中的放大器可以为任何放大器，可以为MOS管，也可以为三极管(BJT)，本领域技术人员可以根据实际情况选择合适结构的放大器。
当然，本申请中还可以通过其他的增益提高技术来提高对阻抗感知存储单元的阻抗的放大倍数，从而进一步提高低阻态和高阻态的阻抗的差值，从而可以更容易地读取出存储器的状态，提高读取电路的读取的准确定。
本申请的实施例中，各上述放大器为NMOS管，如图2、图5、图6、图9以及图10所示，其中，上述第一放大器的源极与上述阻抗感知存储单元的第一端连接，上述第一放大器的漏极与上述第二放大器的源极连接，上述读电路还包括电压源，上述电压源的正极与上述第一放大器的栅极连接，上述电压源的负极与上述阻抗感知存储单元的第二端连接。
为了更好地控制读电路的工作，从而选择预定读取的阻抗感知存储器，本申请的一种实施例中，上述读电路还包括至少一个开关，一个上述开关为第一开关SW1，上述第一开关SW1与上述阻抗感知存储单元RSM的第二端连接。
为了更好地控制开关的闭合和关断，从而读取预定读取的阻抗感知存储单元的状态，本申请的一种图中未示出的实施例中，上述读电路还包括控制单元，控制单元与上述开关连接，用于控制上述开关的断开和闭合。一般来说，控制单元为编码器，根据编码器的控制命令实现开关的闭合和关断。
本申请的开关的个数可以为一个，也可以为多个，本领域技术人员可以根据实际情况选择设置合适数量的开关，且将各开关设置在合适的位置上。
本申请的一种具体的实施例中，开关有多个，如图5、图6以及图10所示的结构中，开关有两个，分别为第一开关SW1和第二开关SW2，其中，第二开关与上述放大单元的第二端连接；如图9所示的结构中，包括三个开关，这三个分别为第一开关SW1、第二开关SW2以及第三开关SW3。
本申请中的开关可以为任意结构的开关，可以为MOS管，也可以为二极管等，本申请的一种实施例中，开关为NMOS管，如图2、图5、图6、图9以及图10所示。
本申请的另一种典型的实施例中，提供了一种存储器，该存储器包括读电路，该读电路为上述任一种的读电路。
该存储器的中无需很灵敏的识别功能，也能准确地识别出阻抗存储感知单元的状态，从而准确地读取出“0”或“1”。
需要说明的是，没有特殊说明的情况下，本申请中的WL表示字线，BL表示位线，SL表示源极线。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案。
实施例1
该读电路如图5所示，该读电路包括放大单元、电流源单元、比较单元、电压源以及开关，其中，放大单元中包括一个放大器NM0，开关有两个，分别为第一开关SW1和第二开关SW2，具体的连接关系见图5，该电路中的输出电压Vin和VO的关系以及Vin和IRSM的关系如图7所示，电流源Idc的非理想性，当Vin为0时，Vo为VBL电压。随着Vin的逐渐增加，电流IRSM逐渐增加，由于Rout很大且gm/id在中反型时变化率很大引起的Rout变化率很大，使Vo电压在Vin达到某一临界值Vomin时，迅速下降，RSM阻值不同，Vomin便不同。
图8为仿真结果，CLK(WL)读取时钟，VoL和VoH是输出结点VO在RSM分别为低阻和高阻时电压，VoutL和VoutH是输出结点Vout在RSM分别为低阻和高阻时电压，即反相器的输出。从读取时钟翻转到反相器输出转变的时间间隔为0.4ns，读取速度快，VO的稳定时间为1ns。读取速度快。
该存储器中，由于采用NM0对阻抗感知存储单元的阻抗进行放大，且阻抗越大，其放大倍数越大，使得高阻态的阻抗与低阻态的阻挡的差值较大，提高了低阻态和高阻态的分辨率，从而可以更容易且准确地读取出出电阻感知存储单元的存储状态。
实施例2
如图9所示，该读电路包括放大单元、电流源单元、比较单元、电压源以及开关，其中，放大单元中包括三个放大器，分别为第一放大器NM0、第二放大器NM1以及第三放大器NM2，开关有三个，分别为第一开关SW1、第二开关SW2以及第三开关SW3，该电路中的电流源包括两个电流镜，这两个电流镜由六个MOS管组成，分别为PM0、PM1、PM2、PM3、PM4以及PM5，具体的连接关系见图9。
该读电路中通过三个放大器对电阻感知存储单元的电阻进行放大，进一步提高了高阻态电阻和低阻态电阻的分辨率。
实施例3
如图10所示，该读电路包括放大单元、电流源单元、比较单元、电压源以及开关，其中，其中，放大单元中包括一个放大器NM0，开关有两个，分别为第一开关SW1和第二开关SW2，该电路中的电流源由一个参考电压源、一个运算放大器OP以及一个放大器组成，该读电路中直接用电流源产生电路实现读取，具有非常好的电流源特性，提高了输出强健性。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的读电路包括放大单元，放大单元包括放大器，阻抗感知存储单元的阻抗不同，放大器对其放大的倍数不同，阻抗感知存储单元的阻抗越大，放大器对其放大的倍数越大，阻抗感知存储单元的阻抗越小，放大器对其的放大倍数越小。这样使得读电路在阻抗感知存储单元的低阻抗时的输出阻抗与高阻态时的输出阻抗差距较大，后续的灵敏放大器不需要较高的灵敏度也能识别出高阻态和低阻态，从而降低了对灵敏放大器的要求。
2)、本申请的存储器的中无需很灵敏的识别功能，也能准确地识别出阻抗存储感知单元的状态，从而准确地读取出“0”或“1”。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (11)

1.一种存储器的读电路，所述存储器包括阻抗感知存储单元，其特征在于，所述读电路包括：
放大单元，所述放大单元的第一端与所述阻抗感知存储单元的第一端连接，所述放大单元的第二端与电源的正极连接，所述阻抗感知存储单元的第二端与所述电源内的负极连接，所述放大单元包括至少一个放大器。
2.根据权利要求1所述的读电路，其特征在于，所述读电路还包括：
电流源单元，连接在所述放大单元的第二端和所述电源的正极之间。
3.根据权利要求2所述的读电路，其特征在于，所述电流源包括至少一个电流镜。
4.根据权利要求2所述的读电路，其特征在于，所述读电路还包括：
比较单元，所述比较单元的输入端与所述电流源单元和所述阻抗感知存储单元之间的支路连接，所述比较单元用于将所述输入端和所述读电路的负端之间的电压与参考电压进行比较，并将比较结果转化为数字信号。
5.根据权利要求1至4中任一项所述的读电路，其特征在于，所述放大单元包括至少两个串联的放大器，至少两个串联的所述放大器中包括第一放大器和第二放大器，其中，所述第一放大器与所述阻抗感知存储单元的第一端连接，所述阻抗感知存储单元的第二端通过位线与所述电源的负极连接。
6.根据权利要求5所述的读电路，其特征在于，各所述放大器为NMOS管，其中，所述第一放大器的源极与所述阻抗感知存储单元的第一端连接，所述第一放大器的漏极与所述第二放大器的源极连接，所述读电路还包括电压源，所述电压源的正极与所述第一放大器的栅极连接，所述电压源的负极与所述阻抗感知存储单元的第二端连接。
7.根据权利要求1至4中任一项所述的读电路，其特征在于，所述读电路还包括：
至少一个开关，一个所述开关为第一开关，所述第一开关与所述阻抗感知存储单元的第二端连接。
8.根据权利要求7所述的读电路，其特征在于，所述开关有多个，多个所述开关中还包括第二开关，所述第二开关与所述放大单元的第二端连接。
9.根据权利要求4所述的读电路，其特征在于，所述比较单元包括反相器。
10.根据权利要求7所述的读电路，其特征在于，所述读电路还包括：
控制单元，与所述开关连接，用于控制所述开关的断开和闭合。
11.一种存储器，包括读电路，其特征在于，所述读电路为权利要求1至10中任一项所述的读电路。
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