CN102576236B - 具有多个电源和/或多个低功率模式的存储器 - Google Patents

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Abstract

具有多个电源和/或多个低功率模式的存储器。电路包括在第一电压操作的外围电路、在第二电压操作的存储器阵列，以及转译电路，该转译电路被配置成从处于第一电压的外围电路接收输入并且向处于第二电压的存储器阵列提供输出，转译电路被配置成在标准存储器操作模式期间防止泄漏。包括：在来自第一功率轨的第一电压操作外围电路；在第一电压或者第二电压操作存储器阵列，存储器阵列耦合到第二功率轨；当存储器阵列在第一电压操作时在标准操作模式期间耦合第一功率轨和第二功率轨，否则不耦合第一功率轨和第二功率轨；以及通过减少在接地平面与第二功率轨之间的电压差来减少存储器阵列中的泄漏。

Description

具有多个电源和/或多个低功率模式的存储器
相关申请
本申请要求对各自通过整体引用而结合于此的、于2009年9月9日提交并且标题为“Dual Supply Memory System For LowPower/Low Leakage Operation”的第61/240,948号(代理案号为MP3366PR)美国临时专利申请以及于2009年12月18日提交并且标题为“Dual Supply Memory System For Low Power/Low LeakageOperation”的第61/288,064号(代理案号为MP3366PR2)美国临时专利申请的权益。
技术领域
本发明主要地涉及具有多个电源和/或多个低功率模式的存储器领域。更具体而言，实施例涉及用于运用一个或者多个电源的存储器系统和/或用于减少由存储器和在运用该存储器的系统中(例如由操作电路或者通过泄漏电流)消耗的功率的电路、架构、装置、系统、方法和算法。
背景技术
常规存储器芯片一般包括外围控制逻辑和至少一个包括多个存储器单元的存储器阵列。在一些芯片中，存储器控制逻辑经由转译电路(例如电压转换器)耦合到存储器阵列。转译电路将来自外部电源的一个固定电源电压转换成适合于存储器阵列的不同操作电压。通常，存储器单元在最小可靠操作电压操作以用于存储和擦除信息。在某些实施例中，电源各自由外部电源提供。
如图1A的系统10中所示，在电源线55上从电源50向存储器芯片12提供第一固定电压VCC1。在功率轨25上向芯片12的外围区域20中的逻辑电路和转译区域30中的电压转译电路(未示出)提供电压VCC1。电压转译电路(例如两级电平移位电路)一般被配置成将第一电压VCC1增加或者减少至来自存储器阵列40中的功率轨45的第二固定电压VCC2，其中功率轨45上的电压VCC2不同于外围区域20中的电压VCC1。在某些常规系统中，向存储器阵列40提供的电压VCC2大于向外围电路20提供的电压VCC1。经由电压电源线35向转译区域30中的电压转译电路提供的电压VCC2一般是存储器阵列40中的存储器单元(未示出)可以存储和擦除信息的最小可靠操作电压。然而转译区域30中的典型的两级转译电路引入延时(例如用于将向外围区域20供应的处于电压VCC1的信号转换成用于存储器阵列的处于电压VCC2的信号的时间)。
图1B图示了包括存储器控制器70、系统电源50、电平移位器(L/S)32和存储器芯片16的替选系统57。系统电源50向存储器控制器70提供功率。在这样的系统中，存储器芯片16可能需要比系统电源50提供的电源电压更大的电源电压。电平移位器32在来自存储器控制器70的系统控制信号72(比如读取使能信号或者写入使能信号)与至存储器芯片16的输入18之间，位于存储器芯片16以外。在一些情况下，需要多个电平移位器32。电平移位器32消耗大量板区域或者片上系统(SOC)区域并且增添大量延迟，因而让系统设计者不堪重负。
图1C图示了利用电源50向存储器芯片14提供功率的第二常规存储器系统60。具体而言，电源50经过电源线65向外围电路22和存储器阵列42这两者提供固定电压VCC。存储器芯片14一般被配置成在比在外围区域22中的逻辑和/或在存储器阵列42中的单元(未示出)为了保持数据而需要的最小电压更大的电压(例如VCC)的电压操作。因而外围区域22或者存储器阵列42中的电路可以在比它的最小所需操作电压更大的电压操作。在比最小所需电压更大的电压的操作电路增加电路的功率消耗并且减少电路的效率。
仅针对背景信息而提供“背景技术”这一节。在这一“背景技术”中的陈述并未承认在“背景技术”这一节中公开的主题内容构成本公开内容的现有技术，并且“背景技术”这一节的任何部分都不可以用来承认本说明书的包括“背景技术”这一节的任何部分构成本公开内容的现有技术。
发明内容
本发明的实施例涉及用于具有多个电源和/或多个低功率和/或泄漏减少模式的存储器的电路、架构、装置、系统、方法、算法和软件。在一个方面中，该电路主要包括：在第一电压操作的外围电路；在第二电压操作的存储器阵列；以及转译电路，配置成从处于第一电压的外围电路接收输入并且向处于第二电压的存储器阵列提供输出，转译电路还被配置成防止在存储器的标准操作模式期间泄漏。架构和/或系统一般包括如下架构和/或系统，该架构和/或系统包括体现这里公开的发明概念中的一个或者多个发明概念的电路。
在另一方面中，该电路主要包括：从外围功率轨接收第一电压的外围电路；从存储器阵列功率轨接收第一电压或者第二电压的存储器阵列；在存储器阵列中的接地平面与外部接地电势之间串联耦合的二极管或者偏置源；以及耦合到存储器阵列中的接地平面和外部接地电势的泄漏减少开关，该泄漏减少开关被配置成在存储器在标准操作模式中时将二极管或者偏置源旁路。一般而言，关断泄漏减少开关将存储器置于泄漏减少模式中。在更多实施例中，一个或者多个掉电(power-down)开关可以被配置成在各种掉电模式中从对应一个电源(或者多个电源)(至少部分)断开外围功率轨和/或存储器阵列功率轨。
方法主要包括：在来自第一功率轨的第一电压操作外围电路；在第一电压或者第二电压操作存储器阵列，第二电压不同于第一电压，并且存储器阵列耦合到第二功率轨；当存储器阵列在第一电压操作时的标准操作模式期间耦合第一功率轨和第二功率轨，否则不耦合第一功率轨和第二功率轨；以及在掉电或者泄漏减少模式期间通过将在存储器阵列中的接地平面与第二功率轨之间的电压差减少预定数量来减少存储器阵列中的泄漏。
本公开内容有利地提供如下电路，该电路用于向存储器芯片提供多个功率电平、用于减少供给外围电路和/或存储器阵列的功率(例如操作电压)、用于将处于外围电压的信号转译成存储器阵列电压而未消耗大量附加区域或者引入电流泄漏、用于相对于常规转译电路减少这样的信号转译的延时(该延时在高频设计中可能特别有害；例如见图1B至图1C的实施例)以及用于减少存储器阵列中和/或在存储器阵列与外围电路之间的电流泄漏。更具体而言，本公开内容提供具有多个功率和/或泄漏减少模式和/或低系统功率(例如VDD)操作的双电源存储器，同时消除在存储器阵列接口处的常规电平移位电路。除了减少存储器中的外围电路消耗的功率之外，本公开内容由于双电源架构而减少总系统功率消耗，这是因为可以使用相对低的系统电源电压。本公开内容还提供可以用单个电源操作并且具有多个功率减少和/或泄漏减少模式的存储器。
本发明的这些和其它优点将从优选实施例的以下具体描述中变得容易清楚。
附图说明
图1A至图1C是示出了常规存储器系统的图。
图2是根据本公开内容的例子的存储器的管脚(或者输入/输出)图。
图3是图示了用于图2的存储器的功率减少和/或电流泄漏减少方法或者模式的时序图。
图4是图示了根据本公开内容的包括双电源的第一存储器系统的图。
图5是根据图4的存储器系统的存储器的更具体图。
图6A是根据图5的存储器的转译电路的框图。
图6B是根据图6A的转译电路的示意图。
图7是根据图4的存储器的读取电路的图。
图8A至图8B是图示了根据本公开内容的具有单个电源的存储器系统的图。
图9A至图9B是图示了根据本公开内容的向存储器的外围电路和存储器阵列提供不同电压的存储器系统的图。
图10A至图10B是图示了根据本公开内容的具有各种功率和/或泄漏减少模式的存储器系统的图。
图11是示出了根据本公开内容的进入掉电和/或泄漏减少操作模式的方法的流程图。
具体实施方式
现在将具体参照本发明的各种实施例，在附图中图示了这些实施例的例子。尽管将结合下文提供的实施例描述本发明，但是实施例并非旨在于限制本发明。恰相反，本发明旨在于覆盖可以包括在如所附权利要求限定的本发明范围内的替选、修改和等同方案。另外，在本发明的下文具体描述中，阐述诸多具体细节以便提供对本发明的透彻理解。然而，在没有这些具体细节的情况下仍然可以实现本发明。在其它实例中，未具体描述公知方法、流程、部件和电路以免不必要地使本发明的方面难以理解。
在计算机、处理器、控制器和/或存储器内的对数据位、数据流或者波形的操作的过程、流程、逻辑块、功能块、处理和其它符号表示方面呈现下文具体描述的一些部分。这些描述和表示一般由数据处理领域的技术人员用来向本领域其他技术人员有效传达他们的工作的实质。过程、流程、逻辑块、功能、操作等这里并且一般视为实现所需和/或预计结果的自身一致的步骤或者指令序列。步骤一般包括对物理数量的物理操纵。这些数量虽然未必但是通常采用能够在计算机、数据处理系统或者逻辑电路中存储、传送、组合、比较和以别的方式操纵的电、磁、光学或者量子信号的形式。主要鉴于普遍用法而将这些信号称为位、波、波形、流、值、要素、符号、字符、项、数等已经证实有时是便利的。
所有这些术语和相似术语与适当物理数量关联并且仅为适用于这些数量的便利标注。除非另有具体明示和/或如从以下讨论中清楚，否则理解在本申请全文中利用诸如“处理”、“操作”、“计算”、“确定”等术语的讨论指代对表示为物理(例如电子)数量的数据进行操纵和变换的计算机、数据处理系统、逻辑电路或者相似处理设备(例如电、光学或者量子计算或者处理设备)的动作和过程。这些术语指代将系统或者架构的部件(例如寄存器、存储器、其它这样的信息存储、传输或者显示设备等)内的物理数量操纵或者变换成相似地表示为相同或者不同系统或者架构的其它部件内的物理数量的其它数据的处理设备的动作、操作和/或过程。
另外，为求便利和简化，术语“时钟”、“时间”、“周期”和“频率”一般这里可互换使用，但是一般被给予它们的本领域公认含义。也为求便利和简化，术语“数据”和“波形”和“信息”可以如术语“连接到”、“与……耦合”、“耦合到”和“与……连通”(除非术语的使用上下文另有明示，否则这些术语也指代在连接、耦合和/或通信单元之间的直接和/或间接关系)可以的那样可互换使用，但是这些术语也一般被给予它们的本领域公认含义。
下文将关于各种实施例更具体说明在本发明的各种方面中的本发明。
具有多个电源的第一存储器
图2示出了根据本公开内容的接收双电源的存储器100。存储器100可以是芯片(例如经封装的单片裸片)、在共同半导体衬底上的电路块或者电路模块等。第一电源端子101接收用于存储器100的外围区域的第一电压VDDS，而第二电源端子102接收用于存储器阵列的第二电压VDDMC。在各种实施例中，VDDMC(可以例如从0.9V到5V)大于VDDS(可以例如从0.8V到3.3V)。掉电端子103、104和105(PDWN、PDLVMC和PDFVSSM)控制各种掉电模式和/或泄漏减少模式。
在一个实施例中，存储器100包括具有双电源架构的同步两端口(例如在DIN[n:0]端子114的数据输入端口和在DOUT[n:0]端子115的数据输出端口)存储器。在其它实施例中，存储器100可以为单端口或者多端口(例如3个、4个或者更多端口)的。此外，存储器100也可以是异步的(例如关于所有端口或者仅在某些预定端口之间)。例如在4端口存储器中，两个读取端口中的每个读取端口可以关于彼此同步，但是关于两个写入端口中的每个写入端口异步(并且反之亦然)。例如可以在任何常规CMOS制造工艺(例如TSMC40nm、65nm或者90nm工艺等)上制造存储器100。
在一个实施例中，存储器阵列利用第一电源(例如VDDMC)，而存储器接口和/或控制电路(例如外围电路)利用第二电源(例如VDDS)。多电源架构有助于低系统功率要求并且减少待机泄漏。具有多个电源的本存储器100通过使用低延时电压转译电路来使一般在常规存储器系统中所见的电平移位要求最小，由此允许VDDS少于VDDMC(在各种实施例中至少于0.35V；在其它实施例中VDDS比VDDMC低0.35V以上)以便使外围电路的效率最大而使其中的功率和/或电流消耗最小。对于低泄漏要求，多电源存储器100可以通过断开外围电源端子VDDS(例如通过将VDDS端子101连接到可以关断或者断电的系统电压岛)来使存储器/外围电路接口电流泄漏最小，而用于存储器阵列电源的VDDMC端子102保持连接到第二电源。另外，可以通过外部控制向VDDS端子101和/或VDDMC端子102供应的功率、通过控制存储器阵列接地平面(例如经过VSSM端子106)或者通过内部减少在VDDMC端子102的存储器阵列电源电压来使存储器阵列中的电流泄漏最小，同时又保持存储器阵列中的数据。
在一些实施例中，存储器100使用单个电源来操作。外部电源因此可以分别连接到VDDS端子101和VDDMC端子102二者。然而当存储器阵列包括易失性存储器单元(例如静态RAM)并且需要数据留置时单电源实施例一般不能完全断电。然而，单电源实施例可以通过将存储器100中的某些内部电路部分地掉电来减少存储器阵列操作电压和存储器100消耗的功率。
在替选实施例中，存储器100可以具有三个或者更多电源(例如如果外围区域中的逻辑电路被配置成在多个电压操作)。例如，输入信号接收电路(比如输入缓冲器或者寄存器)可以在一个电压操作，而其它外围电路(比如逻辑门或者地址解码器)可以被配置成在不同电压操作。在这样的实施例中，附加的电压转译电路用来将信号在一个外围功率域中的电压转换成在另一外围功率域中的电压。
VDDS端子101接收为存储器100的外围区域中的外围(例如控制和输入/输出[I/O])电路提供功率的第一电压(例如VDD)，而VDDMC端子102接收向存储器阵列提供功率的第二电压(例如VDDMC)。一般而言，在与向VDDMC端子102施加电压相同的时间或者之后施加在VDDS端子101的电压(例如通过在接收向VDDMC端子102施加的电压的上电重置电路生成激活的输出信号之后闭合图4中的开关152)。VSS端子107接收用于外围电路(并且在一个实施例中用于整个存储器100)的接地电源。VSSM端子106接收信号，该信号控制或者实施(如这里描述的)一个或者多个泄漏减少模式，这允许用户最优偏置存储器阵列电压以使电流泄漏最小。在一些实施例中，在VSSM端子106的信号控制用于存储器阵列的接地平面。当不希望存储器100中的泄漏减少时，VSSM端子106可以保留为未连接。
RCLK端子108和WCLK端子109分别接收读取时钟和写入时钟。NRE端子110和NWE端子111分别接收读取使能信号和写入使能信号。在一个实施例中，读取使能信号和写入使能信号具有激活的低数字逻辑状态。多位RA[c:0]端子112接收读取地址(其中RA[0]是读取地址的最低有效位[LSB])，并且多位WA[c:0]端子113接收写入地址(其中WA[0]是写入地址的LSB)，其中c是至少为2的整数(例如2x+2y，其中x和y各自独立地是至少为1的诸如2、3、4、5等的整数)。在各种实施例中，读取地址和写入地址可以各自个别包括行地址、列地址并且在一些实施例中包括块地址(每个地址可以是单个位或者多位)。在RA[c:0]和WA[c:0]包括块地址的实施例中，c可以是2x+2y+2k，其中k是0或者至少为1的整数(例如2、3、4等)。在一个实施例中，向最高有效位分配行地址，而向最低有效位分配列地址。DIN[n:0]端子114和DOUT[n:0]端子115分别是数据输入端子和数据输出端子，其中DIN[0]和DOUT[0]各自是数据的最低有效位(LSB)，而n是至少为2的整数(例如2z，其中z是至少为1的诸如2、3、4、5等的整数)。
多位RTC[q:0]端子116和WTC[q:0]和WTC[q:0]端子117分别接收读取时序控制信号和输入写入时序控制信号，其中q是至少为1的整数。在替选实施例中，RTC端子116和WTC端子117分别接收单个位读取时序控制信号和输入写入时序控制信号(即其中q＝0)。RTC[q:0]端子116和WTC[q:0]端子117未必硬接线，但是对应读取时序控制信号和输入写入时序控制信号可以存储于寄存器中(例如存储器100的外围区域中)并且可以根据固件、软件或者直接外部控制来修改。在RTC端子116和WTC端子117(例如从图4中的存储器控制器170)接收的控制信号可以优化尤其是双电源存储器系统(比如图4中的系统200)中的产出和性能。在一些实施例中，RTC[q:0]信号设置可以控制用于读取操作的访问时间和最小周期时间限制，而WTC[q:0]信号设置可以控制用于写入操作的最小周期时间限制。例如，在少于标称功率(例如VDD-10％)的减少性能操作模式中，可以使用相对低的RTC[q:0]值和WTC[q:0]值。使用低RTC[q:0]值增加用于读取操作的访问时间和最小周期时间限制，并且可以提供更大内部时序裕度以覆盖未预料的VDD电压降。低WTC[q:0]值也增加用于写入操作的最小周期时间限制，并且也可以提供更大内部时序裕度以覆盖针对写入操作的未预料的VDD电压降。另一方面，在一些实施例中，当VDDS低于VDDMC时增加RTC[q:0]值和/或WTC[q:0]值可以减少访问时间和/或周期时间，从而存储器性能即使在低系统电源电压仍然不与系统电源电压成比例减少。在一个实施例中，可以从(i)一个或者多个寄存器(未示出)或者(ii)一个或者多个非易失性存储元件(未示出)取得RTC[q:0]值和/或WTC[q:0]值。在这样的实施例中，可以根据在测试期间在某些操作条件之下的存储器的工艺特性确定非易失性存储元件中的值，而可以在现场操作条件之下确定寄存器中的(可以根据需要和/或希望的那样重新加载的)值。可以使用多路复用器(未示出)从存储的RTC[q:0]值和/或WTC[q:0]值选择读取时序控制信号和写入时序控制信号。
在一个实施例中，存储器100在NWE端子111激活(例如处于低逻辑状态或者二进制“0”)时写入在DIN[n:0]端子114的数据，而在NRW端子110激活(例如在低逻辑状态中)时向DOUT[n:0]端子115读取数据。向在WA[c:0]端子113的写入地址信息标识的地址写入在DIN[n:0]端子114的数据，并且从在RA[c:0]端子112的读取地址信息标识的地址读取数据DOUT。
当在NRE端子110和NWE端子111的读取使能信号和写入使能信号均激活(例如在低逻辑状态中)时，存储器100可以执行同时的读取和写入操作。在同时的读取和写入状态中，从在RA[c:0]端子112的信息标识的地址读取数据并且在DOUT[n:0]端子115提供数据，并且向在WA[c:0]端子113的信息标识的地址写入在DIN[n:0]端子114的数据。当同时向相同地址写入并且从该地址读取数据时，存储器阵列一般被配置成无论读取/写入使能信号时序如何都成功写入在DIN[n:0]端子114的数据。
PDWN端子103接收在激活时将存储器置于第一减少功率消耗模式中的控制信号。在包括双电源的实施例(例如图4的实施例)中，激活的PDWN信号的确立允许在存储器100的外围中关断在VDDS端子101的功率(例如通过断开图4中的开关152)，而存储器数据保持于阵列区域中。当外围中的电压(例如VDD)等于阵列中的电压(例如VDDMC)时，确立PDWN信号也可以断开图4中的转译区域130中的开关132。否则，(配置成将外围功率轨125连接到存储器阵列功率轨145的)开关132一般保留为关断。回顾图2，向PDWN端子103施加的信号可以由VDDMC电压驱动。PDLVMC输入端子104和PDFVSSM输入端子105接收相应低电压存储器和“浮置存储器接地”控制信号，这些信号选择如这里讨论的各种泄漏减少操作模式。PDLVMC和PDFVSSM控制信号也可以由存储器阵列电压(例如VDDMC)驱动。
更具体而言，当存储器100在操作模式中时(当在PDWN端子103的掉电信号非激活时)，开关132的阻抗由在PDLVMC端子104和/或PDFVSSM端子105的信号的状态确定。如果在PDLVMC端子104或者PDFVSSM端子105的信号激活(例如如在图3中的204a所示处于高逻辑状态或者二进制“1”)，则开关132在高阻抗模式中；否则，开关132在低阻抗状态中。当在PDWN端子103的掉电信号激活(例如如在图3中的203所示处于高逻辑状态或者二进制“1”)而在NRE端子110和NWE端子111的读取/写入使能信号非激活(例如如在图3中的207中所示处于高逻辑状态或者二进制“1”)时，存储器100可以进入第一掉电(或者待机)模式。在第一掉电模式中，无论PDLVMC或者PDFVSSM极性(即在PDLVMC端子104和PDFVSSM端子105的信号的状态)如何，开关132总是高阻抗。开关132的导通状态也独立于VDDS值和VDDMC值。此外，在第一掉电模式的一个实施例中，当在PDWN端子103的掉电信号激活时并且无论在PDLVMC端子104和PDFVSSM端子105的信号的状态如何，都使用内部开关(例如上文描述的图7中的开关326)来关断存储器行解码器，字线(例如图7中的WL[0])接地，阵列位线预充电器件(例如图7中的晶体管412和414)关断，并且位线(例如图7中的410和415)与存储器100中的外围电路120(例如见图5)隔离。
回顾图2，附加的掉电模式由在PDLVMC端子104和PDFVSSM端子105的信号的状态确定。因此，这里公开的存储器功率减少方案可以具有多个电平，其中功率减少电平(或者特定功率减少模式)由在PDLVMC端子104和PDFVSSM端子105的信号的状态和/或在VDDS端子101、VDDMC端子102和VSSM端子106的电压条件确定。例如，如在204a和205b所示，当在PDLVMC端子104和PDFVSSM端子105的控制信号中的至少一个激活时，可以进入某些附加掉电电平(例如“泄漏减少”模式)。然而，如在图3中的204b和205a所示，存储器100进入由在PDLVMC端子104和PDFVSSM端子105的信号中的任一信号控制的泄漏减少模式。
在各种实施例中，在PDWN端子103的信号在任何功率减少模式或者泄漏减少模式期间保持确立(例如如在图3中的203所示在高逻辑状态中)。在各种实施例中，在NRW端子110和NWE端子111(图2)的读取/写入使能信号在进入掉电模式或者泄漏减少模式之前取消确立(例如如在图3中的207所示保持于高逻辑状态中)持续预定时间段Tdspd。预定时间段Tdspd可以根据存储器的设计和配置而变化，并且可以例如是至少一个时钟周期，而在一个实施例中如在RCLK和/或WCLK波形中的209所示是至少两个时钟周期。然而，在一些实施方式中，无需时钟信号用于确定时间段Tdspd。
在预定时间段Tdspd之后的时间段Tpdvd，掉电模式或者泄漏减少模式的效果可以根据进入的掉电模式或者泄漏减少模式而显现。在一个实施例中，时间段Tpdvd是与存储器100中的某些开关关联的特征延迟。例如，如在图3中的201所示，在进入掉电模式之后，向存储器100的VDDS端子101施加(见图2)的电压可以断开，从而造成外围功率轨上的电压减少至约0V。如在图3中的217所示，除了PDWN、PDFVSSM和PDLVMC之外的至存储器阵列的所有其它输入可以在至VDDS端子101(图2)的电压断开之后独立地是三态或者保持于高阻抗状态。在图3中的202，在掉电期间，可以如这里描述的那样将向存储器100的VDDMC端子102(图2)施加的电压减少预定数量，并且如图3中的206所示，可以如这里描述的那样将存储器阵列的接地平面上的电压增加预定数量。此外，在掉电期间，(例如根据在RCLK端子108和WCLK端子109接收的时序信号生成的)内部读取和写入时钟信号可以保持运行或者可以保持于高或者低逻辑状态(例如见图3中的208)。
在第一掉电/泄漏减少模式(例如在该模式中确立在PDWN端子103的信号，而不是在PDLVMC端子104和PDFVSSM端子105的信号)期间，存储器100的外围区域中的外围电路至少部分掉电。如果未采取其它动作，则存储器接口仍然激活。因此，至存储器100的其它输入(例如见图2中的216)应当保持定义(例如受驱动和/或操作)。当使用双电源(例如一个电源连接到VDDMC端子102而另一电源连接到VDDS端子101)向存储器100供电时，可以通过将在VDDS端子101的电压断开或者接地(例如当未驱动在DOUT端子115的数据时)和/或将存储器阵列功率轨上的电压(例如VDDMC)减少至最小数据留置电压来进一步减少待机泄漏。将在VDDS端子101的电压断开或者接地并且减少存储器阵列电压(VDDMC)进一步减少泄漏。当在VDDS端子101的电压被接地或者断开时，除了PDWN、PDLVMC和PDFVSSM之外的存储器输入(例如DIN、RA[c:0]、WA[c:0]、RCLK、WCLK等)可以未定义，并且存储器输出(例如在DOUT端子115的数据)未定义。
在第二掉电/泄漏减少模式(例如在该模式期间确立在PDWN端子103和PDLVMC端子104的信号)期间，存储器外围电路至少部分掉电，并且内部存储器阵列接地电压提升至VSS+Vtn，其中Vtn是二极管(例如P-N型二极管)或者二极管接线的n沟道晶体管的阈值电压。NRE端子110和NWE端子111取消确立(例如在高逻辑状态；见图3中的207)，并且在DOUT端子115提供的数据是从存储器100读取的最后数据。如果未采取其它动作，则存储器接口仍然激活。因此，存储器输入应当保持定义(例如受驱动和/或操作；见图3中的216)。在第二掉电/泄漏减少模式中，存储器功率轨上的电压(VDDMC)未减少(例如见图3中的206)。然而，在VDDS端子101的功率可以在存储器100具有两个不同电源时断开或者接地(例如在图3中的201)。与针对第一掉电/泄漏减少模式一样，当在VDDS端子101的电压接地或者断开时，除了在PDWN端子103、PDLVMC端子104和PDFVSSM端子105之外的存储器输入可以保持未定义(例如见图中的217)，并且在DOUT端子115的存储器输出未定义。
在第三掉电/泄漏减少模式(例如在该模式中确立在PDWN端子103和PDFVSSM端子105的信号)期间，与针对第一和第二掉电/泄漏减少模式一样，NRE端子110和NWE端子111取消确立，并且在DOUT端子115提供的数据是从存储器100读取的最后数据。然而，当未驱动在DOUT端子115提供的数据时，可以断开在VDDS端子101的功率。可以外部驱动在VSSM端子(提供存储器100的存储器阵列中的接地电势)的电压至对于在存储器阵列中留置数据而言最优的电压(例如见图3中的206)。只要电压差VDDMC-VSSM保持于存储器阵列的操作限制内，也可以减少存储器阵列功率轨上的电压(VDDMC)(例如在图3中的202)以改进电流泄漏减少。
在第三掉电/泄漏减少模式期间，存储器100中的外围电路至少部分掉电，并且存储器阵列接地电源可以“浮置”(例如从外部接地电势电断开)以允许向VSSM端子106(图2)施加正电源偏置电压以进一步减少泄漏。因此，VSSM端子106可以在操作模式(例如在该模式中进行典型读取和写入操作)期间为三态，而在第三掉电/泄漏减少模式期间被外部驱动。与针对第一和第二掉电/泄漏减少模式一样，当不采取其它动作时，存储器接口保持激活，因此除了在PDWN端子103、PDLVMC端子104和PDFVSSM端子105之外的存储器输入应当保持定义(例如受驱动和/或操作；例如见图3中的216)。为了进一步减少泄漏，可以减少VDDMC(例如在图3中的202)，并且可以将VSSM增加至使数据能够使数据留置于存储器阵列中的电压(例如在206)。另外并且如在第一和第二掉电/泄漏减少模式中一样，在VDDS端子101(图2)的功率可以在存储器101具有双电源时断开或者接地以减少泄漏。当在VDDS端子101的功率接地或者断开时，除了PDWN端子103、PDLVMC端子104、PDFVSSM端子105(例如见图3中的217)的存储器输入之外的存储器输入可以保持未定义，并且在DOUT端子115的存储器输出未定义。
当在PDWN端子103的信号激活时，存储器100可以恢复上电。在退出掉电或者泄漏减少模式之前并且如部分在图3中的218所示，基本上将所有存储器输入信号驱动至预定义逻辑电平。进入或者退出掉电或者泄漏减少模式而未将存储器输入信号驱动至预定义逻辑电平可能造成数据丢失。在一个实施例中，在将功率轨上电至它们的全电压电平之前将存储器输入信号驱动至预定义逻辑电平持续至少预定时间段Tdvc。预定义时间段Tdvc可以例如是至少1ns或者2ns，但是本发明并不限于这些值。
在退出掉电或者泄漏减少模式的任何一个之前，分别向存储器100的外围电路和存储器阵列施加的电压VDDS和(如果适用则)VDDMC恢复至它们的全电平，并且存储器阵列接地电势VSSM恢复至它在操作模式中的预定电平(例如0V)。在任何取消确立在PDWN端子103、PDLVMC端子104和PDFVSSM端子105的掉电/泄漏减少信号之前的预定时间段Tvspu恢复这些功率轨。在各种实施例中，预定时间段Tvspu可以如0ns一样小，但是它可以是1ns、2ns或者5ns，但是本发明并不限于这些值中的任何值。为了退出掉电和/或泄漏减少模式，在PDWN端子103的信号与分别在PDLVMC端子104或者PDFVSSM端子105的任何确立的泄漏减少信号一起在可以访问存储器100之前被取消确立持续时间段Tpdce。在各种实施例中，在取消确立掉电/泄漏减少信号与对存储器100的读取或者写入操作之间的最小时间长度Tceva可以例如是5ns、10ns、20ns或者实现对存储器100的可靠读取和写入操作的任何其它值。如图3中所示，在确立读取/写入使能信号NRE/NWE之前在时间Tceva期间执行预定数目(例如两个)的读取时钟周期219。然而，读取/写入时钟RCLK/WCLK可以在读取时钟周期219之前保持于低逻辑状态中。
具有低电压操作和掉电操作的双电源存储器
图4示出了适合于低电压操作和省电操作的双电源存储器系统200。(例如包括存储器100、存储器控制器170以及电源150和160的)双电源系统200可以用来减少用于典型操作(例如超出铸造规范)和在掉电模式中的系统功率消耗，用于减少泄漏电流或者二者。在一些实施例中，一个电源160专用作存储器阵列电源，而另一电源150向其它电路(例如外围电路120)供应功率。在掉电模式中，可以使用开关152将外围电源150切断，而电源160提供的存储器阵列电源电压可以维持于足够用于数据留置的电平。
在一些实施例中，电源150和160中的一个或者两个电源可变。例如，在一个实施例中，第一电源150是可变电源，而第二电源160提供固定电压。第一电源150将第一电压(例如VDD)提供给存储器控制器170并且经由开关152提供给存储器100的外围电路120。当开关152闭合时，外围电路120从电源150接收第一电压。在各种实施例中，存储器控制器170向存储器100提供多个控制和/或定时信号(例如在图2中为掉电符号PDWN、PDLVMC和PDFVSSM以及在信号NRE和NWE、RA[c:0]和WA[c:0]、RTC和WTC和/或RCLK和WCLK中的至少一对信号)以控制存储器芯片的操作。
当操作具有双电源150和160的存储器100时，外围电压VDD一般不大于存储器阵列电压VDDMC。
可以例如在从-40℃到125℃的结温度、在0.90V(±10％)的电压或者电源操作存储器阵列140。外围电路120可以全静态的。在运用单个电压(例如其中电源150提供的电压等于或者基本上等于电源160提供的电压)的实施例中，可以消除涉及电压VDDMC的考虑。例如开关132可以闭合，由此向外围电路120和存储器阵列140这二者提供单个电压(例如VCC)。由于外围电路120中的存储器接口电路由可以经由开关152连接到电源150的外围功率轨125供应，所以当电压VDD未在VDDMC减去阈值电压(例如在一个实施例中，该阈值电压约为0.35V)以下时，无需在转译电路130中的存储器阵列接口处的电平移位电路。
在一个实施例中(例如在读取/写入操作模式中)，开关152闭合并且外围电路120在外围功率轨125上接收第一电压(例如VDD)。外围电路120向转译电路130提供处于第一电压的信号。当电源150提供的电压明显不同于电源160提供的电压时，开关132在开关152闭合时保持关断。第二电源160向配置成向存储器阵列140提供功率的存储器功率轨145提供第二电压(例如VDDMC)。一般而言，第二电源160提供的电压大于第一电源150提供的电压(例如VDDMC＞VDD)，但是不是必须如此。
为了减少或者最小化功率消耗，经常希望将向存储器100的外围电路120供应的电压以及存储器阵列140的电压减少至用于在存储器阵列中保持数据的最小操作电压。当系统200置于掉电模式中时，开关152关断。在一个实施例中，掉电控制信号在PDWN端子(例如图2中的端子103)的确立使开关152关断。在这一掉电模式期间，当开关152关断时，向存储器100的外围电路120施加的电压VDD可以被去激活(例如通过关断开关152)，因此开关152和开关132均关断。因而外围电路120和转译电路130的至少部分不消耗功率。此外并且如这里描述的那样，电源160输出的电压可以减少至用于存储器阵列150保持数据的最小电压以进一步减少待机功率消耗和/或泄漏。
图5示出了适合于图2和图4中的存储器100的包括外围电路120、转译电路130和存储器阵列140的电路的框图200。外围电路120包括地址解码器210、预充电电路251、252和253、列选择电路256、257和258以及读出电路260。转译电路130包括转译电路220、230和240。存储器阵列140包括字线WL[0]、WL[1]、…WL[N]和存储器单元221、222、…228、231、232、…238、…241、242、…248。为求简洁，示出了向存储器单元221、222、…228提供存储器阵列电源VDDMC，但是事实上，向存储器阵列140中的包括存储器单元231、232、…238和241、242、…248的所有存储器单元提供存储器阵列电源VDDMC。
具体而言，在(例如如从与图3中的电源150相似的电压源接收的)电压VDDS操作的地址解码器210接收配置成确定用于存储器阵列中的读取或者写入操作的地址的地址信息(例如RA[c:0])。一般而言，地址信息包括行地址和列地址。在一些实施例中，地址信息还包括块或者组地址。地址解码器210向转译电路130输出字线选择信号212而向列选择电路256、257和258输出列选择信号214。在高数字逻辑状态中，字线选择信号212和列选择信号214具有电压VDDS。在一个实施例中，字线选择信号212为单个位，但是取而代之，它可以是多位信号(例如其中每位对应于存储器阵列140的唯一行或者字线)。此外，列选择信号214可以是选择阵列中的所有列的单个位信号或者选择阵列中的一列或者多列的多位信号，其中每位对应于存储器阵列140中的唯一列或者一对位线。
在各种实施例中，地址解码器210可以包括分别配置成提供字线选择信号212和列选择信号214的单独的行地址解码器和列地址解码器。在一些实施例中，地址解码器210还可以包括配置成选择多个阵列中的一个阵列用于读取或者写入操作的单独的块或者组地址解码器，或者取而代之，单独的块或者组地址解码器(未示出)可以选择存储器阵列140用于读取或者写入操作。因此，存储器100可以包括多个存储器阵列140。
转译电路220、230和240各自包括接收字线选择信号212、存储器阵列电源VDDMC和使能信号的一个或者多个逻辑门(例如转译电路220接收使能信号EN0)，并且提供字线激活信号(例如转译电路220提供字线激活信号WL[0])。在一个实施例中，使能信号EN0、EN1、…EN[N]包括块地址信号。在替选实施例中，使能信号EN0、EN1、…EN[N]包括块使能信号或者字线使能信号。在高数字逻辑状态中，字线激活信号WL[0]、WL[1]…WL[N]具有电压VDDMC。字线选择信号212与使能信号(例如EN0、EN1等)结合被配置成选择存储器阵列140中的标识的存储器单元(例如221、222或者228)中的一个或者多个存储器单元用于读取或者写入操作。存储器单元221、222、…228、231、232、…238、…241、242、…248可以包括八晶体管存储器阵列单元或者实质上由这些单元构成，但是其它单元设计(例如六晶体管单元、四晶体管-两电阻器单元、两晶体管-两电容器[差分]单元、一晶体管-一电容器单元等)也适用。
如上文讨论的那样，每个存储器单元221、222、…228、231、232、…238、…241、242、…248耦合到存储器阵列电压源VDDMC。存储器单元的每列耦合到预充电(P/C)电路251、252、253，该电路被配置成在读取或者写入操作之前响应于预充电控制信号将存储器单元(例如单元221、231、…241)的列中的位线预充电至与存储器阵列140的电压(例如向外围电路120施加的电压VDDS)不同的电压。每个列选择电路256、257、…258被配置成向读出放大器260传递对应列的位线上的差分信号，该读出放大器被配置成检测所选列中的位线两端的差分电压并且将检测到的差分电压转换成位值(例如“1”或者“0”)。
图6A更具体图示了图5中的转译电路220。具体而言，包括开关/选择器310和缓冲器344的转译电路220被配置成在外围电路120与存储器阵列140之间的存储器阵列接口提供电压移位。开关/选择器310接收存储器阵列电压(例如VDDMC)和来自图5中的地址解码器210的输出212。开关/选择器310也被配置成接收使能信号341(例如写入锁存使能信号WLEN)、配置成选择一组或者一块存储器单元(例如图5中的存储器阵列140或者存储器阵列140内的一组或者一块单元)用于读取或者写入操作。取而代之，使能信号341可以是字线使能信号，该信号可以是用于读取/写入操作的地址信息的一部分或者来自行地址解码器的输出。实际上，使能信号341选择解码器输出212或者存储器阵列电压VDDMC之一以用于在节点343输出并且提供给在存储器阵列电压(例如VDDMC)操作的缓冲器344。缓冲器344在节点343(当选择解码器输出212时，该节点在解码器输出212具有高逻辑状态时处于第一电压VDD)接收所选信号，并且在字线信号345具有高逻辑状态时向在存储器阵列电压VDDMC的存储器阵列(未示出)提供字线信号345。开关/选择器310被配置成向从解码器输出212到存储器阵列的信号路径中引入最小延时或者无延时，并且缓冲器344被配置成向从解码器输出212到存储器阵列的信号路径中引入比常规两级电平移位电路更少的延时。
图6B更具体示出了图6A的转译电路220。在图6B的实施例中，转译电路220包括开关/选择器310、缓冲器344、掉电开关326和电容器330。在各种实施例中，开关/选择器310被配置为两输入多路复用器，并且缓冲器344是配置成驱动字线WL[0]上的信号的反相器(即字线驱动器)。电容器330耦合于开关/选择器电路310的输出节点343与接地之间，并且被配置成存储输出节点343上的预定数量的电荷。如图6B中所示，在缓冲器344与VDDMC之间的掉电开关326包括栅极由PDWN信号(例如在图2中的PDWN端子103的信号)控制的PMOS晶体管。开关326在PDWN信号激活时关断字线驱动器以减少泄漏。
具体而言，开关/选择器310包括n沟道晶体管312和p沟道晶体管314。N沟道晶体管312在第一源极/漏极端子接收解码器输出212，而p沟道晶体管314的源极端子耦合到存储器阵列电源电压(VDDMC)。解码器输出212可以具有低逻辑状态(例如0V)或者高逻辑状态(处于外围电路功率轨VDDS)。向N沟道晶体管312和p沟道晶体管314二者的栅极施加使能信号341(WLEN[0]，对应于图4中的使能信号EN0)。根据使能信号341的状态，在节点223输出VDDMC(使能信号低)或者解码器输出212(使能信号高)。
缓冲器344包括配置为CMOS反相器的p沟道晶体管322和n沟道晶体管324。p沟道晶体管322的源极端子耦合到存储器阵列电源电压(VDDMC)，而n沟道晶体管324的漏极端子耦合到接地电势(例如向图4和图5中的外围电路120施加的系统接地电势)。缓冲器344在晶体管322与324之间的共同源极/漏极端子的输出325(图6B)是向存储器阵列(例如图4和图5中的存储器阵列140)提供的字线信号(例如WL[0])。因此，字线信号325处于0V(当选择器310选择VDDMC或者在高逻辑状态的解码器输出212[VDDS]时)或者VDDMC(当选择了解码器输出212并且它具有低逻辑状态时)。因此，字线信号325根据解码器输出212的状态由接地或者存储器阵列电压VDDMC驱动。
在各种实施例中，开关326可以耦合于VDDMC与多个字线缓冲器344之间。开关326的源极连接到VDDMC，而开关326的漏极节点可以耦合到一组缓冲器344。开关326的输出(即在漏极节点的信号)可以称为VDDXD。在一个实施例中，开关326的大小(例如宽度)明显小于耦合到开关326的p沟道晶体管322的宽度之和，但是明显大于单个p沟道晶体管322的宽度。取而代之，多个开关326可以耦合于VDDMC与多个字线缓冲器344之间，配置成选择存储器阵列的行(例如见图5中的转译电路220、230和240)。例如单个开关326可以如图6B中所示耦合于VDDMC和单个缓冲器344之间。晶体管314和322阱连接到VDDMC。
在操作模式中，一般在外围电源VDDS驱动所有解码器输出212(除了选择和/或激活字线的解码器输出之外)。然而在选择和/或激活字线的解码器输出212的情况下，开关/选择器电路310中的电路可能具有潜在泄漏路径和/或故障机制。具体而言，当将解码器输出212驱动至0V而存储器阵列功率轨供应的电压VDDMC大于(i)在高逻辑状态的使能信号341的电压加上(ii)开关/选择器电路310中的p沟道晶体管314的阈值电压时，高使能信号341可能不能关断p沟道晶体管314，并且来自存储器阵列功率轨的电流可能向在343的开关/选择器电路输出和/或解码器输出节点212上泄漏。因此，即使当存储器阵列电压VDDMC大于外围电压VDDS加上p沟道晶体管314的阈值时，针对未选择或者激活字线的解码器输出212将有经过n沟道晶体管312的很少泄漏。然而，可以采取预防以防止经过p沟道晶体管314的电流泄漏。例如转译电路220中的器件可以在大小上设定成在存储器阵列功率轨供应的电压VDDMC大于使能线341上的电压(VDDS)加上p沟道晶体管314的阈值电压时防止向解码器输出212的电流泄漏。
在典型实施例中，默认条件是所有字线(例如图5中的WL[0]至WL[N])为低。一个字线在读取或者写入操作期间为高(例如具有高逻辑状态)仅持续瞬态时间。因此当使能信号341在高逻辑状态中(处于外围功率轨VDDS)时，晶体管312向开关/选择器310的输出343传递解码器输出212，并且当解码器输出212为低时，在343理想地维持低逻辑状态(例如0V)，并且缓冲器344理想地提供具有高逻辑状态(VDDMC)的字线信号325。
在VDDMC超过VDDS加上p沟道晶体管314的阈值电压(VT)的情况下，当解码器输出212为低而使能信号341为高时，电流可能从存储器阵列功率轨向开关/选择器输出节点343上泄漏，由此提升在343的电压并且可能影响在字线信号325上的电压。更具体而言，当在p沟道晶体管314的栅极到源极电压差(Vgs)充分高到引起经过p沟道晶体管314(并且由于使能信号341为高而经过n沟道晶体管312)的电流导通时，如果足够电流向开关/选择器输出节点343上泄漏以引起在开关/选择器输出节点343的电压上升至约缓冲器344中的n沟道晶体管324的阈值，则将为高的字线345可以开始变低。然而，在p沟道晶体管314两端的任何泄漏的影响可以被p沟道晶体管314的大小并且在一个实施例中被n沟道晶体管312的大小取消。p沟道晶体管314因此在大小上适当设定成在VDDMC超过VDDS加上p沟道晶体管314的VT时防止不利的接通。例如p沟道晶体管314可以具有在VDDMC超过VDDS+VT时对于防止p沟道晶体管314的不利接通有效的宽度。在又一实施例中，p沟道晶体管314和n沟道晶体管312可以在大小上设定成使得在VDDMC与VDDS之间的仅明显大差值(例如VDDMC-VDDS＞＞p沟道晶体管314的VT)可以接通p沟道晶体管314和/或引起开关/选择器输出节点343上的充分电荷积累以减少对应字线345上的电压。事实上，VDDMC与VDDS(或者与VDDS+p沟道晶体管314的VT)之比具有可以由p沟道晶体管314的大小(例如长度)与n沟道晶体管312的大小(例如长度)之比确定的最大值。此外，向开关/选择器输出节点343上的电流泄漏可以存储于电容器330上，由此减少经过p沟道晶体管314的泄漏的任何影响。
图7更具体图示了图5中的存储器200中的用于读取和/或写入操作的外围电路的部分400，该部分包括预充电(P/C)电路251、列选择电路256和读出电路261。具体而言，预充电电路251耦合于存储器阵列140中的一列存储器单元(例如图5中的221、231和241)与读出电路261(见图7)之间。预充电电路251一般包括p沟道晶体管412和414(但不限于p沟道晶体管或者图7中公开的配置)并且响应于在节点430的激活预充电信号PRE将位线410和415预充电至外围功率轨上的电压VDD。列选择电路256一般包括p沟道晶体管445和455(但不限于p沟道晶体管或者图7中公开的配置)并且选择与位线410和415对应的列用于在节点214的读取操作。读出电路261一般包括常规差分读出放大器并且耦合到外围功率轨VDD。
虽然预充电晶体管412和414将位线410和415预充电至外围功率轨上的电压VDDS，并且列选择信号214在外围电压VDDS操作，但是存储器阵列中的存储器单元可以在更高电压操作(例如当VDDMC＞VDDS时)的事实不影响存储器性能。通常，在比如图5中所示架构这样的架构中，可能期望将位线410和415(图7)预充电至VDDMC，因为存储器阵列接收VDDMC。然而在本公开内容中，将位线410和415预充电至VDDS。这减少来自VDDMC电源的泄漏电流，并且消除对让电平转译的信号驱动列选择器件445和455的栅极的任何需要。这也消除对将列选择器件445和455的NWELL以及读出电路260连接到VDDMC的需要，由此进一步减少从VDDMC电源(在希望数据留置时该电源通常为常通)泄漏。另外，让位线电压低于存储器电源VDDMC和激活字线电压(也处于VDDMC)增加存储器单元(例如图5中的221-248)的读取能力。这随着存储器晶体管大小变得更小和/或随着单元稳定性减少而成为重要优点。另外，本电路消除针对如下电路的任何需要，该电路被配置成在读取操作期间将位线上的电压转译成外围电压。
具有掉电功能的单电源存储器架构
图8A图示了本存储器系统的实施例500，该实施例包括能够在一个或者多个掉电模式中操作的存储器510，并且该存储器510配备有向外围电路120和存储器阵列140两者均提供功率的单个电源180。存储器阵列140可以从电荷泵520接收比电源180提供的电压更大的电压(在一个实施例中比VDDS大约0.2V)。在这样的布置中，存储器510在制作于单晶硅衬底上时在125℃操作。存储器系统500通过减少外围电源电压(例如VDD)来减少总系统功率消耗，同时又最小程度地增加存储器510的大小(例如根据[1]存储器阵列140消耗的存储器510的面积百分比和[2]电荷泵520的面积而增加1％-1.5％)。在可以执行存储器操作之前的上电时间最小，而向操作状态分配的功率百分比可以增加多达30％。另外，外围功率轨端子101和存储器阵列功率轨端子102均可以耦合到外部电源。
具体而言，存储器系统500利用(可以如图所示为固定电压源或者是可变电压源)单个电压源180，该电压源被配置成在功率线185上向存储器510的存储器阵列140和外围电路120两者提供电压(例如VDD)。外围电路120经由功率轨125从功率线185接收电源电压。另一方面，电荷泵510从功率线185接收电源电压，并且将电源电压转换成存储器阵列功率轨145上的更高电压以用于存储器操作。耦合于外围功率轨125与存储器阵列功率轨145之间的开关132一般保持关断。可以通过实施(上文关于在图2中的PDLVMC端子104和PDFVSSM端子105接收的信号讨论的并且参照图10A至图10B更具体进一步讨论的)涉及到存储器阵列140中的接地平面的泄漏减少功能来实现进一步功率减少。
图8B图示了具有单个电源180和外部掉电开关152的存储器系统550的另一实施例。如图所示，存储器系统550利用(可以如图所示为固定电压源或者是可变电压源的)单个电压源180，该电压源配置为在功率线185上向外围电路102(当开关152闭合时)并且存储器阵列140这两者提供电压(例如VDD)。电压源180向存储器阵列140的存储器阵列功率轨145直接提供电压而无需图8A的电荷泵510。
在操作状态(例如在该状态中执行典型读取和写入操作)中，外围功率轨125(图8B)经由存储器560中的开关132连接到存储器阵列功率轨145。在替选实施例中，如果在存储器阵列功率轨端子102与存储器阵列功率轨145之间提供与电荷泵520相似或者相同的电荷泵，则存储器阵列140可以接收比电源180提供的电压更大的电压。然而在这样的实施例中，连接外围功率轨125和存储器阵列功率轨145的开关132一般保留为关断。
然而当存储器系统550在掉电状态中时，开关152和132关断，而外围功率轨125浮置。在图8B的系统550中，开关132和152可以由在PDWN端子103(见图2)的控制信号控制。因此，在掉电模式期间，不向外围功率轨125提供电压，但是保持向存储器阵列功率轨145提供操作电压。因而，外围电路120在掉电模式期间处于空闲状态中，并且不再能够向存储器阵列140写入或者从存储器阵列140读取。然而，由于仍然向存储器阵列140提供电压(例如VDD)，所以其中的存储器单元仍然接收足以维持存储器单元中存储的数据的电压。可以通过实施(未示出、但是上文关于在图2中的PDLVMC端子104和PDFVSSM端子105接收的信号讨论的并且参照图10A至图10B更具体进一步讨论的)涉及到存储器阵列接地平面的泄漏减少功能来实现进一步功率减少。
具有双电源和掉电功能的存储器架构
图9A图示了包括存储器100、单个电源150和电压调节器620的本存储器系统的实施例600。如图所示，存储器系统600利用可变电源150，该电源被配置成向存储器控制器170、电压调节器620和存储器阵列140提供第一电压(例如VDDMC)。取而代之，可变电源150可以替换为固定电源(例如图8A至图8B中的电源180)，但是可变电源150实现功率减少模式，在该模式中，将可变电源150向存储器阵列140提供的电压减少至使存储器阵列140能够在它的存储器单元中留置数据的最小电压(或者恰在最小电压以上)而不执行读取和写入操作。
存储器控制器170被配置成在双向总线175上向如这里描述(具体参照图2)的存储器100提供多个控制信号并且从存储器100接收控制信号和/或数据信号。在替选实施例中，总线175为单向(例如从存储器控制器170到存储器100)。电压调节器620被配置成向外围电路120提供与电源150提供的电压不同(并且一般比该电压更小)的电压。开关152因此在外围电路120处于操作状态中时闭合。
当存储器100在操作状态中时，开关152闭合，开关132关断，电压调节器620和存储器阵列功率轨145从可变电源150接收电压VDDMC，而外围功率轨125从电压调节器620接收第二电压(例如小于VDDMC)。在典型存储器读取和写入操作期间，外围电路120向转译电路130提供具有在高逻辑状态中的第二电压的信号，而转译电路130向存储器阵列140提供具有存储器阵列电压VDDMC的信号。
如这里讨论的那样，当存储器系统600在第一掉电模式中时，开关152关断。在第一掉电模式期间，不向外围电路120提供功率或者电压，但是向存储器控制器170并且经由存储器阵列功率轨145向存储器阵列140提供电压(例如VDDMC)。因此，在第一掉电模式期间，外围电路120保持于空闲状态中，而存储器控制器170保持于操作状态中，并且存储器阵列140维持它的存储器单元中存储的数据。然而，不能向存储器阵列140写入或者从存储器阵列140读取。在第二掉电模式中，将可变电源150向存储器阵列140提供的电压减少至使存储器阵列140能够保持它的存储器单元中存储的数据的最小电压或者恰在该最小电压以上。可以响应于来自存储器控制器170或者外部控制器或者处理器(未示出)的控制信号来减少可变电源150输出的电压。
图9B图示了本存储器系统的又一实施例700，该实施例包括第一电源150和第二电源160以及在存储器阵列140中的接地平面142。如图所示，存储器系统700利用第一可变电源150，该电源被配置成经由开关152向存储器控制器170和外围电路120提供第一电压(例如VDD)。类似地，第二可变电源160被配置成向存储器阵列功率轨145提供第二电压(例如VDDMC)。存储器控制器170在总线175上向存储器710提供多个控制信号，并且可以在总线175上从存储器710接收一个或者多个数据信号和/或控制信号。开关152在闭合时向外围电路120提供电压(例如VDDS)以用于存储器710中的典型操作(例如读取和写入数据)。当在操作模式中时，外围电路120向转译电路130提供处于外围电压(例如当信号在高逻辑状态中时为VDD)的信号。在操作模式期间，开关132在来自电源150和160的电压不同时关断，但是开关132在来自电源150和160的电压相同时闭合(以减少来自不同电源150和160的差分电源噪声)。
如这里描述的那样，当存储器710进入掉电模式时，开关152关断。在掉电模式期间，不从电源150向外围电路120提供电压，但是从电源150向存储器控制器170提供电压并且从电源160向存储器阵列功率轨145提供电压。此外，在掉电模式期间，开关132关断。也可以将电源160减少至足以在存储器单元140中保持数据的最小电压(或者恰在这样的最小电压以上)以进一步减少泄漏。在掉电模式期间，转译电路130可以不向存储器阵列140提供激活的信号(例如预充电信号、读取或者写入地址、读取使能或者写入使能)。然而，由于存储器阵列功率轨145向存储器阵列140提供电压，所以保持存储器单元(例如图5中的存储器单元221和222)中存储的数据。
具有存储器阵列泄漏减少模式的存储器架构
图10A是图示了本存储器系统的实施例800的图，该实施例包括可变电源150(该电源可以代之以是固定电源)和存储器810，该存储器包括外围电路120和存储器阵列140，该阵列具有存储器阵列功率轨145和(例如耦合到VSSM端子106的)接地平面142。如图所示，存储器系统800利用单个电源150，该电源被配置成向开关152并且向存储器阵列功率轨145提供第一电压(例如VDDS)。开关152在闭合时经由外围功率轨125向外围电路120提供第一电压VDDS。当操作时(即当开关152闭合时)，外围电路120向存储器阵列140提供处于外围电压(例如当在高逻辑状态中时为VDDS)的信号。当系统800在操作模式中时，开关132可以关断或者闭合。
当系统800进入掉电模式时，开关152闭合。如上文讨论的那样，存储器810可以在向PDWN端子103(见图2)施加激活的控制信号时进入掉电模式。掉电模式也关断开关132(如果尚未关断)。在掉电模式期间，不向外围电路120提供来自电源150的功率，而经由存储器阵列功率轨145向存储器阵列140提供来自电源150的功率。因此，在掉电模式期间，外围电路120在空闲状态中，而存储器阵列140在电源150供应的电压(例如VDDMC)操作。因而，地址和读取电路(例如图5中的地址解码器210、预充电电路251-253、列选择电路256-258和读出电路260)一般不操作。然而，存储器单元仍然在足以保持存储器单元中存储的数据的电压操作。在一些实施例中，可以将可变电源150供应的功率减少至足以在存储器单元中保持数据的最优(或者最小)电压以使存储器阵列140中的泄漏进一步最小化。
另外，为了进一步减少泄漏，存储器阵列140中的接地平面142耦合到二极管820(继而耦合到接地端子)和开关830。二极管820可以在第一泄漏减少控制信号104/106(例如PDLVMC或者VSSM；见图2)断开开关830时耦合到存储器阵列接地平面142。二极管820可以包括诸如肖特基二极管、PN型二极管、二极管接线的晶体管等广泛多种二极管之一，但是本发明并不限于这些类型的二极管之一。将二极管820耦合到存储器阵列接地平面142将存储器阵列接地平面142上的电压提升二极管820的阈值电压，由此减少在存储器阵列功率轨145与存储器阵列接地平面142之间的电压差，并且减少存储器阵列140中的泄漏电流。在更多实施例中，多个二极管可以串联(将存储器阵列接地平面142上的电压提升该串联中的每个二极管的组合阈值电压)或者并联(例如其中每个二极管具有相同或者不同阈值并且选择一个或者多个二极管提供存储器阵列接地平面142上的电压可以被增加的可编程阈值电压)链接于存储器阵列接地平面142与外部接地电势之间。
在与图10A的实施例相似的实施例中，图10B中的存储器860包括耦合于存储器阵列接地平面142与外部接地电势之间的正偏置电压源840。除此之外，存储器系统850和存储器860与图10A中的存储器系统800和存储器810相似或者基本上相同。
在图10A中所示泄漏减少模式的替选泄漏减少模式中，正偏置电压源840在开关835断开时电耦合到存储器阵列接地平面142，并且因此向存储器阵列接地平面142提供电压(例如VSSM)。在一个实施例中，当在端子105确立激活的泄漏减少控制信号(例如PDFVSSM)时，开关835断开。正偏置电压源840可以是固定电压源(如图所示)或者可变电压源，只要它向存储器阵列接地平面142提供正偏置即可。
图10A至图10B的实施例也可以应用于具有双电源(例如图4和图9B)、存储器控制器(例如图4和图9A至图9B)、电荷泵(例如图8A)和/或电压调节器(例如图9A)的存储器系统。此外，图10A至图10B的实施例可以组合于包括二极管820和正偏置电压源840二者的单个存储器中。另外，图10A至图10B的存储器810和860可以包括与在存储器阵列中的功率平面(例如图10A中的145)与(例如电压源150提供的)外部电源电势之间串联耦合的二极管820和偏置源840相似的二极管和/或偏置源以及耦合到功率平面和外部电源电势的开关(例如与图10A至图10B中的开关830和835相似)，该开关被配置成在存储器处于标准操作模式中时将二极管或者偏置源旁路。与图10A至图10B的实施例关联的泄漏减少模式也可以与其它掉电和泄漏减少模式(包括从外部电源断开外围功率轨(例如图4、图8B和图9A至图10B)和减少存储器阵列功率轨145上的电压)组合。
减少存储器中的功率消耗和泄漏的方法
在图11中的流程图900中概述用于减少存储器中的功率消耗和/或泄漏的一般方法。起初在910，存储器如这里讨论的那样在操作模式中执行读取和/或写入操作。在920，如果存储器持续预定时间段尚未进行任何读取或者写入操作，则存储器可以在930进入掉电模式。否则，存储器继续在910执行读取和/或写入操作。一般而言，对应读取使能信号和写入使能信号取消确立可以确定无存储器读取或者写入操作。如果读取使能信号(例如NRE)和写入使能信号(例如NWE)两者同时取消确立(例如见图3中的207)持续预定时间段，则外部控制器(例如图4中的170)可以确立掉电控制信号(例如在图3中的203的PDWN波形)以将存储器置于掉电模式。在各种实施例中，用于读取和写入非激活的预定时间段是一个或者两个时钟周期(例如如这里描述的用于读取操作的读取时钟和用于写入操作的写入时钟；见图3中的209)。
在930进入掉电模式之后，系统或者系统设计者在940确定是否将通过提升存储器阵列中的接地平面的电压来减少存储器阵列中的泄漏。如果是，则系统或者系统设计者在950确定存储器将被置于的泄漏减少模式。如果否，则该方法继续到960。
在第一泄漏减少模式(模式1)中，如这里(例如参照图10A)描述的那样，在951将存储器阵列的接地平面提升与二极管的阈值电压对应的预定数量。在一个实施例中，可以通过确立使如下开关断开的信号(例如PDLVMC)来将存储器置于第一泄漏减少模式，该开关将连接于存储器阵列接地平面与外部接地电势之间的具有阈值电压的二极管旁路。在各种其它实施例中，多个二极管可以串联和/或并联连接于存储器阵列接地平面与外部接地电势之间，以提供存储器阵列接地平面的电压可以被提升的可编程阈值电压。
在第二泄漏减少模式(模式2)中，如这里(例如参照图10B)描述的那样，在952将存储器阵列的接地平面提升与电压源提供的正偏置对应的预定或者可变数量。在一个实施例中，可以通过确立使如下开关断开的信号(例如PDFVSSM)来将存储器置于第二泄漏减少模式，该开关将连接于存储器阵列接地平面与外部接地电势之间的电压源旁路。在另一实施例中，又一单个位、多位或者模拟控制信号确定存储器阵列接地平面被提升的由电源提供的正偏置的数量。
在960，系统或者系统设计者确定向存储器阵列提供的电压是否处于用于在存储器阵列中保持数据的充分或者最小电平。如果是，则该方法在965结束。如果否，则如这里描述的那样减少向存储器阵列供应的功率(例如如在图3中的202所示)。例如回顾图4和图9B，可以减少来自可变电源160的电压。取而代之，参照图8，可以将电荷泵520旁路(与图10A中的二极管820和/或图10B中的正偏置电压源840相似)。
本公开内容也包括配置成执行这里公开的方法中的一种或者多种方法和/或硬件的一个或者多个操作的、在配备有常规数字信号处理器的通用计算机或者工作站中可实施和/或可执行的算法、计算机程序、计算机可读介质和/或软件。因此，方法的又一方面涉及实施用于减少存储器中的功率消耗和/或泄漏的方法的算法和/或软件。例如计算机程序或者计算机可读介质一般包含在由适当处理设备(例如信号处理设备(比如微控制器、微处理器或者DSP设备))执行时配置成执行上文描述的方法和/或算法的指令集。
例如计算机程序可以在任何种类的可读介质上，并且计算机可读介质可以包括处理设备可以读取的任何介质(包括非瞬态介质)(比如软盘、CD-ROM、磁带或者硬盘驱动)，该处理设备被配置成读取介质并且执行其上或者其中存储的代码。这样的代码可以包括目标代码、源代码和/或二进制代码。用于实施本方法的代码可以包括(但不限于)源代码或者目标代码，并且可以是数字的。代码和/或指令一般被配置用于由常规数字数据处理器(例如微处理器、微控制器或者逻辑电路(比如可编程门阵列、可编程逻辑电路/器件或者专用[集成]电路))处理。
结论/概述
因此，本公开内容的实施例提供用于具有多个电源和/或多个低功率模式的存储器的电路、架构、装置、系统、方法和软件。本公开内容有利地提供具有供给存储器的多个电源的系统、电路和方法，这些系统、电路和方法用于减少供给外围电路和/或存储器阵列的功率(例如操作电压)、用于将处于外围电压的信号转译成存储器阵列电压而不消耗大量附加区域或者引入电流泄漏、用于相对于常规转译电路减少这样的信号转译的延时以及用于减少存储器阵列中和/或在存储器阵列与外围电路之间的电流泄漏以及其它目的。更具体而言，本公开内容提供具有多个功率和/或泄漏减少模式和/或低系统功率(例如VDD)操作的双电源存储器，同时又消除在存储器阵列接口的以及在单电源存储器系统中在存储器模块到系统的控制接口的常规电平移位电路。本公开内容也提供可以用单个电源操作并且具有多个功率减少模式和/或泄漏减少模式的存储器。
已经出于示例和描述的目的而呈现对本公开内容的实施例的前文描述。它们并非旨在于穷举本发明或者使本发明限于公开的精确形式，并且显然诸多修改和变化按照上述教导是可能的。选择和描述实施例以便最好地说明本发明的原理及其实际应用，以由此让本领域其他技术人员能够在如对于设想的特定用途而言适合的各种修改时最好地利用本发明和各种实施例。旨在于让本发明的范围由所附权利要求及其等同方案限定。

Claims (25)

1.一种双电源存储器，包括：
在第一电压操作的外围电路；
在第二电压操作的存储器阵列；以及
转译电路，配置成从处于所述第一电压的所述外围电路接收输入并且向处于所述第二电压的所述存储器阵列提供输出，所述转译电路还被配置成防止从提供所述第二电压的功率轨的泄漏；
在所述存储器阵列中的接地平面与外部接地电势之间串联耦合的二极管或者偏置源，所述二极管或者偏置源被配置成在所述存储器处于掉电或者泄漏减少模式中时提升所述存储器阵列中的接地平面的电压；以及
在所述存储器阵列的所述接地平面与所述外部接地电势之间串联耦合的泄漏减少开关，所述泄漏减少开关被配置成有选择地将所述二极管或者偏置源旁路。
2.根据权利要求1所述的存储器，其中所述第二电压大于所述第一电压。
3.根据权利要求2所述的存储器，其中所述第二电压大于所述第一电压加上所述转译电路中的一个或者多个晶体管的阈值电压，所述一个或者多个晶体管在从提供所述第二电压的所述功率轨到所述外围电路的泄漏路径中。
4.根据权利要求3所述的存储器，其中所述转译电路包括：
逻辑门，配置成响应于控制信号或者地址信号来选择所述第二电压或者来自所述外围电路的输出，以及
缓冲器，配置成从逻辑门接收输出并且向所述存储器阵列中的字线提供行选择信号，所述行选择信号在选择所述字线时具有所述第二电压。
5.根据权利要求4所述的存储器，其中当所述控制信号或者地址信号激活时，所述控制信号或者地址信号具有所述第一电压，并且所述逻辑门包括：
第一晶体管，配置成在所述控制信号或者地址信号非激活时选择所述第二电压；以及
第二晶体管，配置成在所述控制信号或者地址信号激活时选择来自所述外围电路的所述输出。
6.根据权利要求5所述的存储器，其中：
所述外围电路包括地址解码器，并且来自所述外围电路的所述输出包括字线选择信号；并且
经过至少所述第一晶体管的电流泄漏路径在所述字线选择信号激活时存在。
7.根据权利要求5所述的存储器，其中所述第二电压与所述第一电压的最大比值由所述第二晶体管与所述第一晶体管之比确定。
8.根据权利要求1所述的存储器，其中向所述存储器阵列的所述输出被配置成使能所述存储器阵列中的读取和/或写入操作。
9.根据权利要求1所述的存储器，还包括在所述外围电路中的第一功率轨与所述存储器阵列中的第二功率轨之间耦合的噪声减少开关，所述噪声减少开关被配置成减少所述第一功率轨和第二功率轨上的噪声，其中所述第二电压约等于所述第一电压。
10.根据权利要求9所述的存储器，还包括：存储器控制器，配置成控制：
所述泄漏减少开关；以及
开关，配置成从所述外围电路中的功率轨断开提供所述第一电压的电源。
11.根据权利要求1所述的存储器，其中所述外围电路包括存储读取和/或写入时序控制信号的第一值的一个或者多个寄存器、存储所述读取和/或写入时序控制信号的第二值的一个或者多个非易失性存储元件以及配置成选择来自所述一个或者多个寄存器的所述第一值或者来自所述一个或者多个非易失性存储元件的第二值的多路复用器。
12.根据权利要求1所述的存储器，其中所述外围电路包括：预充电电路，配置成将所述存储器阵列中的位线预充电至所述第一电压。
13.根据权利要求1所述的存储器，还包括：
在所述存储器阵列中的功率平面与外部电源电势之间串联耦合的二极管或者偏置源；以及
耦合到所述功率平面和所述外部电源电势的开关，所述开关被配置成在所述存储器处于标准操作模式中时将所述二极管或者偏置源旁路。
14.根据权利要求1所述的存储器，其中所述转译电路包括：掉电开关，配置成关断所述存储器阵列中的行解码器、将所述存储器阵列中的字线连接到接地电势、关断所述外围电路中的位线预充电器件和/或将所述存储器阵列中的位线与所述外围电路隔离。
15.一种存储器，包括：
从外围功率轨接收第一电压的外围电路；
从存储器阵列功率轨接收所述第一电压或者第二电压的存储器阵列；
在所述存储器阵列中的接地平面与外部接地电势之间串联耦合的二极管或者偏置源；以及
在所述存储器阵列中的所述接地平面与所述外部接地电势之间串联耦合的泄漏减少开关，所述泄漏减少开关被配置成有选择地将所述二极管或者所述偏置源旁路。
16.根据权利要求15所述的存储器，还包括：
电源，配置成提供所述第一电压；以及
掉电开关，配置成有选择地断开所述外围功率轨和所述电源。
17.根据权利要求15所述的存储器，其中所述存储器阵列从所述存储器阵列功率轨接收所述第一电压，并且所述存储器还包括在所述存储器阵列功率轨与所述外围功率轨之间耦合的噪声减少开关，所述噪声减少开关被配置成电连接和断开所述外围功率轨和所述存储器阵列功率轨。
18.根据权利要求15所述的存储器，其中所述存储器阵列从所述存储器阵列功率轨接收所述第二电压，并且所述存储器还包括配置成接收所述第一电压并且向所述存储器阵列功率轨提供所述第二电压的电压调节器。
19.根据权利要求15所述的存储器，还包括：
在所述存储器阵列中的功率平面与外部电源电势之间串联耦合的二极管或者偏置源；以及
耦合到所述功率平面和所述外部电源电势的开关，所述开关被配置成在所述存储器处于标准操作模式中时将所述二极管或者偏置源旁路。
20.一种用于减少存储器中的功率消耗的方法，所述方法包括：
在第一电压操作外围电路，其中所述外围电路耦合到第一功率轨；
在所述第一电压或者第二电压操作存储器阵列，其中所述第二电压不同于所述第一电压，并且所述存储器阵列耦合到第二功率轨，其中所述第二电压通过借助将二极管或者偏置源串联耦合在所述存储器阵列中的接地平面与外部接地电势之间来在所述存储器处于掉电或者泄漏减少模式中时提升所述存储器阵列中的接地平面的电压而生成；
当所述存储器阵列在所述第一电压操作时耦合所述第一功率轨和所述第二功率轨，否则不耦合所述第一功率轨和所述第二功率轨；以及
在掉电或者泄漏减少模式期间通过减少在所述存储器阵列中的接地平面与所述第二功率轨之间的电压差来减少所述存储器阵列中的泄漏。
21.根据权利要求20所述的方法，其中所述第一功率轨从第一电源接收所述第一电压，所述第二功率轨从第二电源接收所述第二电压，并且所述方法还包括在所述掉电或者泄漏减少模式期间从所述第一电源断开所述第一功率轨。
22.根据权利要求20所述的方法，其中减少所述存储器阵列中的泄漏包括向所述存储器阵列的所述接地平面施加正偏置或者将二极管电耦合到在所述接地平面与外部接地电势之间的路径中。
23.根据权利要求20所述的方法，其中所述第一功率轨从可变电源接收所述第一电压，所述第二功率轨从所述可变电源接收所述第一电压或者第二电压，并且减少所述存储器阵列中的泄漏包括在所述掉电或者泄漏减少模式期间减少来自所述可变电源的所述电压。
24.根据权利要求20所述的方法，其中在所述掉电或者泄漏减少模式期间减少所述存储器阵列中的泄漏包括向配置成减少在所述存储器阵列中的所述接地平面与所述第二功率轨之间的电压差的一个或多个开关施加内部或外部控制信号。
25.根据权利要求20所述的方法，还包括在标准操作模式期间将所述存储器阵列中的位线预充电至所述第一电压。
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