WO2007043095A1

WO2007043095A1 - 記憶装置、および記憶装置の制御方法

Info

Publication number: WO2007043095A1
Application number: PCT/JP2005/018085
Authority: WO
Inventors: Hideki Arakawa; Satoru Kawamoto
Original assignee: Spansion Llc; Spansion Japan Limited
Priority date: 2005-09-30
Filing date: 2005-09-30
Publication date: 2007-04-19
Also published as: US7881142B2; US20070076492A1; JPWO2007043095A1; TWI395227B; TW200723290A; WO2007043095A9

Abstract

　メモリセルアレイに供給されるバイアス電圧を、外部電圧に対して昇圧された昇圧電圧と昇圧されない非昇圧電圧との間で選択して供給するに当たり、ＤＣ－ＤＣコンバータ部が、メモリセルアレイにバイアス電圧を供給する内部バイアス線に、外部電圧を昇圧した昇圧電圧を供給する期間には、外部電圧以下の非昇圧電圧を供給する非昇圧電圧供給部を休止状態とし、非昇圧電圧供給部が、内部バイアス線に非昇圧電圧を供給する期間には、ＤＣ－ＤＣコンバータ部を休止状態とする。内部バイアス線への昇圧電圧の供給期間には、ＤＣ－ＤＣコンバータ部を使用して充分な電力供給能力を確保した上で、内部バイアス線に非昇圧電圧を供給する期間には、ＤＣ－ＤＣコンバータ部を休止状態に維持することができる。昇圧電圧の供給が不要な期間に、ＤＣ－ＤＣコンバータ部による消費電力の低減を図ることができる。

Description

明細書

記憶装置、および記憶装置の制御方法

技術分野

[0001] 本発明は、メモリセルアレイとメモリセルアレイを駆動するための制御回路（以下、メモリセルアレイ等）に供給されるバイアス電圧の切り替え機能を有する記憶装置、および記憶装置の制御方法に関するものであり、特に、バイアス電圧の一つが DC— D Cコンバータ部により供給される記憶装置、および記憶装置の制御方法に関するものである。

背景技術

[0002] 特許文献 1に開示されているメモリ回路は、電源 VCCから昇圧され、書き換え動作や消去動作において必要とされる昇圧電圧が、特許文献 1の図 2に示すように、ブースト回路 200よりメモリセルアレイに供給される。ブースト回路 200は、インダクタ素子 210、スイッチングトランジスタ Tl、ダイオード Dl、キャパシタ C2を備えており、いわゆる昇圧型の DC— DCコンバータ回路である。周期的な制御信号がスイッチングトランジスタ T1を周期的に導通させる。スイッチングトランジスタ T1の導通状態では、電源 VCCから、インダクタ素子 210およびスイッチングトランジスタ T1を介して接地電位に電流が流れる。これによりインダクタ素子 210はエネルギーを蓄積する。スィッチングトランジスタ T1が非導通状態になると、スイッチングトランジスタ T1のドレイン端子電圧が上昇し、ダイオード D1を介してキャパシタ C2にエネルギーが移送される。これによりキャパシタ C2の端子電圧が電源 VCCより昇圧され、出力端子 Outputから昇圧電圧が供給される。

[0003] ここで、ダイオード D1は、図示されているように、 NMOSトランジスタのゲート端子とドレイン端子とが結線されて構成されて、る。 NMOSトランジスタのドレイン端子は、ダイオードにおけるアノード端子として機能し、 NMOSトランジスタのソース端子は、ダイオードにおける力ソード端子として機能する。ドレイン端子はインダクタ素子 210 に接続されソース端子は出力端子 Outputに接続され、インダクタ素子 210から出力端子 Outputに向カゝぅ方向を順方向として接続されている。スイッチングトランジスタ T 1の導通時には、ダイオード D1は逆バイアスされ、出力端子 Outputの昇圧電圧が逆流することが防止される。スイッチングトランジスタ T1の非導通時には、インダクタ素子 210から放出されるエネルギーによりスイッチングトランジスタ T1および NMOS トランジスタのドレイン端子の電圧が上昇し、ダイオード D1が順方向にバイアスされて、出力端子 Outputに昇圧された電圧が出力される。

[0004] 特許文献 1 :米国特許第 6744669 B2号公報

発明の開示

発明が解決しょうとする課題

[0005] メモリセルアレイへのアクセス動作であるデータ読出し動作やデータ書き換え動作にお、て、外部電圧に比して高電圧のバイアス電圧をメモリセルアレイに印加する必要がある場合、特許文献 1に開示されている昇圧型の DC— DCコンバータを動作させる必要がある。

[0006] この場合、アクセス動作が行なわれるタイミングは、電源投入後の任意のタイミングである。アクセス動作の起動に伴い、遅滞なく昇圧されたバイアス電圧が供給されるために、電源投入後は、 DC— DCコンバータ部を動作させておく必要がある。昇圧されたバイアス電圧が不要であるスタンバイ状態においても DC— DCコンバータ部が動作することとなり、消費電力の低減を図ることができず問題である。

[0007] また、スタンバイ状態において DC— DCコンバータ部を休止させれば、消費電力の低減を図ることが可能ではある。し力しながら、アクセス動作の起動指令に伴い DC— DCコンバータ部を再起動する場合、キャパシタ C2等への充電などにより、 DC -DC コンバータ部の動作が定常状態となり予め定められた電圧値を出力するまでには、相当の時間を要する場合がある。アクセス動作の起動指令からバイアス電圧の供給までの時間が制約となり高速なアクセス動作を実現できない場合も考えられ問題である。

また、 DC— DCコンバータの活性時力休止時、キャパシタ C2等で電荷量の大きな 2次側電圧を所定の電圧へ高速に制御する必要がある。

また同様に、 DC— DCコンバータの活性時に 2次側電圧を下方修正するモード遷移時の場合、キャパシタ C2等で電荷量の大きな 2次側電圧を所定の電圧へ高速に下方制御する必要がある。

更に、 2次側電圧の所望の電圧毎または 2次側電圧の適用場所毎にそれぞれの D C DCコンバータを備える場合、前述の高速なアクセス動作の問題と更なる消費電力の低減が必要である。

課題を解決するための手段

[0008] 本発明は前記背景技術に鑑みなされたものであり、メモリセルアレイ等に供給されるバイアス電圧を、外部電圧に対して昇圧された昇圧電圧と昇圧されなヽ非昇圧電圧との間で選択して供給するに当たり、 DC— DCコンバータ部の動作制御により消費電力の低減を図ると共に、 DC— DCコンバータ部の起動時間の短縮を図ることができる記憶装置、及び記憶装置の制御方法を提供することを目的とする。また、 2次側電圧の修正にあたり、修正された所望の 2次側電圧へ高速に遷移することができる記憶装置、及び記憶装置の制御方法を提供することを目的とする。更に、複数の DC — DCコンバータを備える場合、キャパシタ C2等で電荷量の大きなそれぞれの 2次側電圧の電荷を有効に利用して高速化と消費電力の無駄をなくすことができる記憶装置、及び記憶装置の制御方法を提供することを目的とする。

[0009] 前記目的を達成するためになされた本発明の記憶装置は、メモリセルアレイ等と、メモリセルアレイ等にバイアス電圧を供給する内部ノィァス線と、出力線が内部バイァス線に接続され、外部電圧を昇圧した昇圧電圧を供給する DC— DCコンバータ部と、出力線が内部バイアス線に接続され、外部電圧以下の非昇圧電圧を供給する非昇圧電圧供給部とを備え、内部バイアス線が昇圧電圧に維持される期間には、非昇圧電圧供給部は電圧供給動作を休止し、内部バイアス線が非昇圧電圧に維持される期間には、 DC— DCコンバータ部は電圧供給動作を休止することを特徴とする。

[0010] 本発明の記憶装置では、 DC— DCコンバータ部力メモリセルアレイ等にバイアス電圧を供給する内部バイアス線に、外部電圧を昇圧した昇圧電圧を供給する期間には、外部電圧以下の非昇圧電圧を供給する非昇圧電圧供給部を休止状態とし、非昇圧電圧供給部が、内部バイアス線に非昇圧電圧を供給する期間には、 DC -DC コンバータ部を休止状態とする。

[0011] また、本発明の記憶装置の制御方法は、外部電圧を昇圧した昇圧電圧と外部電圧以下の非昇圧電圧との何れか一方のバイアス電圧を、メモリセルアレイ等の内部バイァス線に供給する記憶装置の制御方法であって、内部バイアス線が昇圧電圧に維持される場合に、非昇圧電圧の生成を休止するステップと、内部バイアス線が非昇圧電圧に維持される場合に、昇圧電圧の生成を休止するステップとを有することを特徴とする。

[0012] 本発明の記憶装置の制御方法では、メモリセルアレイ等の内部バイアス線力外部電圧を昇圧した昇圧電圧に維持される場合には、外部電圧以下の非昇圧電圧の生成は休止され、非昇圧電圧に維持される場合には、昇圧電圧の生成は休止される。

[0013] これにより、内部ノィァス線への昇圧電圧の供給期間には、 DC— DCコンバータ部を使用して充分な電力供給能力を確保した上で、内部バイアス線に非昇圧電圧を供給する期間には、 DC— DCコンバータ部を休止状態に、または昇圧電圧の生成を休止状態に維持することができる。内部バイアス線への昇圧電圧の供給が不要な期間に、 DC— DCコンバータ部による電力消費、または昇圧電圧の生成動作に伴う電力消費を防止することができ、消費電力の低減を図ることができる。

[0014] また、前記本発明の記憶装置において、非昇圧電圧供給部は、 DC— DCコンパ一タ部の起動以前または Zおよび起動以後であって、内部バイアス線が昇圧電圧に至る前、電圧供給動作を行い内部バイアス線に先行給電することを特徴とする。

[0015] また、前記本発明の記憶装置の制御方法において、内部バイアス線に昇圧電圧を給電するにあたり、内部バイアス線が昇圧電圧に至る前に、内部バイアス線に非昇圧電圧を先行給電するステップを有することを特徴とする。

また、前記本発明の記憶装置において、非昇圧電圧供給部は、 DC— DCコンパ一タ部の起動以後であって DC— DCコンバータ部の停止後に、内部バイアス線を放電することを特徴とする。

また、前記本発明の記憶装置の制御方法において、 DC— DCコンバータ部の停止後に内部バイアス線を昇圧電圧から非昇圧電圧へ放電するステップを有することを特徴とする。

また、前記本発明の記憶装置において、非昇圧電圧供給部は、 DC— DCコンパータ部の起動以後であって 2次側電圧を下方修正するモード遷移時、内部バイアス線を放電することを特徴とする。

また、前記本発明の記憶装置の制御方法において、 2次側電圧を下方修正するモード遷移時、内部バイアス線を昇圧電圧から下方修正昇圧電圧へ放電するステップを有することを特徴とする。

また、本発明の記憶装置において、複数の DC— DCコンバータ部のそれぞれの 2次側端子間を接続する線間スィッチ素子を設けることを特徴とする。

また、本発明の記憶装置の制御方法において、複数の DC— DCコンバータの活性 Z非活性制御に応じてそれぞれの 2次側の残留電荷を移動させることを特徴とする。

[0016] これにより、 DC— DCコンバータ部の起動に応じて、内部バイアス線が昇圧電圧に給電される過程において、非昇圧電圧供給部が電圧供給動作を行ない、または非昇圧電圧が供給されて、内部バイアス線が先行給電される。 DC— DCコンバータ部の起動により内部ノィァス線が昇圧電圧に至るまでの時間が短縮される。メモリセルアレイ等に昇圧電圧を給電する必要のあるアクセス動作の起動指令に伴い DC— D Cコンバータ部が起動する場合、起動指令から昇圧電圧の給電完了によるアクセス動作の可能状態までの時間が短縮され、アクセス動作の高速ィ匕を図ることができる。また、 DC— DCコンバータ部の停止後または Zおよび動作中に、内部バイアス線を放電することにより、キャパシタ C2等で電荷量の大きな 2次側電圧を所定の電圧に至るまでの時間が短縮され、諸動作の開始時間を高速にできる。

更に、複数の DC— DCコンバータの活性 Z非活性制御に応じてそれぞれの 2次側の残留電荷を移動させることにより、キャパシタ C2等で電荷量の大きなそれぞれの 2 次側電圧を有効に利用して消費電力の無駄をなくすことができる。

発明の効果

[0017] 本発明によれば、アクセス動作に応じて、メモリセルアレイ等に供給されるノィァス電圧が、外部電圧に対して昇圧された昇圧電圧と昇圧されな!/ヽ非昇圧電圧とで選択して供給される場合、非昇圧電圧が供給される期間において DC— DCコンバータ部を休止して消費電力の低減を図ることができると共に、 DC— DCコンバータ部の起動の際、内部バイアス線を先行給電することにより、昇圧電圧の供給までの時間短縮を図ることができる。図面の簡単な説明

[図 1]第 1実施形態を説明する回路ブロック図

[図 2]第 1実施形態を説明する各動作状態ごとのバイアス条件

[図 3]第 1実施形態を説明する同期整流素子 14、および Pチャネルトランジスタ S234

、 T41の具体例図

[図 4]第 1実施形態を説明するその他の各動作状態ごとのバイアス条件

[図 5]第 2実施形態を説明する回路ブロック図

[図 6]第 2実施形態を説明する各動作状態ごとのバイアス条件

[図 7]第 3実施形態を説明する回路ブロック図

[図 8]第 3実施形態を説明する各動作状態ごとのバイアス条件

符号の説明

1 DC— DCコンノータ咅

2 非昇圧電圧供給部

3 DC— DCコンバータ部（1)

4 DC— DCコンバータ部（2)

5 非昇圧電圧供給部（1)

6 非昇圧電圧供給部 (2)

10 DC— DCコンバータ部のコントローラ

11 起動制御部

12 通常制御部

13 コマンド制御回路

14 同期整流素子

15 チャージポンプ

16 同期整流バックバイアス切り替え制御部

17 レべノレシフタ

S8 線間スィッチ部

L1 インダクタ素子

Cl、 C2、 C21、 C22 容量素子 Vint 1次側電圧

VCC 2次側電圧

VPP、 VPP1、 VPP2 昇圧電圧

Al l、 A12、 A13 増幅器

V01、 V02、 V03、 V04 フィードバック電圧

VRF1、 VRF2、 VRF3

VFB1、 VFB2、 VFB3 差電圧が増幅された電圧

SW スィッチ

Tl、 T2 スィッチ素子（Nチャネルトランジスタ)

T20〜T23 スィッチトランジスタ

S234、 T41 Pチャネルトランジスタ

S5、 T40 Nチャネルトランジスタ

PD パワーダウン制御信号

DPD ディープパワーダウン制御信号

POR パワーオンリセット信号

DBC— 1、 DBC— 2、 DBC- 3コマンド遷移検出信号

I20〜I23、 130〜132 論理ゲート

ID アイドルモード信号

RD 読出しモード信号

VR ベリファイ読出しモード信号

PG プログラムモード信号

ER ィレーズモード信号

R1〜R6、 R20〜R23 抵抗素子

発明を実施するための最良の形態

[0020] 以下、本発明の記憶装置、および記憶装置の制御方法について具体化した実施形態を図 1乃至図 8に基づき図面を参照しつつ詳細に説明する。

[0021] 図 1乃至図 4は第 1実施形態を説明する図である。メモリセルアレイ等にバイアス電圧を供給する内部バイアス線に、バイアス電圧として電源電圧 VCCが供給される場合である。

[0022] 図 1に回路ブロック図を示す。 DC— DCコンバータ部 1のコントローラ 10は、 1次側電圧である外部電圧 (Vint= l. 8V)で動作する起動制御部 11と、 2次側電圧である昇圧電圧（これは、メモリセルアレイ等への電源電圧 VCC = 3. OVでもある）で動作する通常制御部 12とを有する。また、 1次側電圧には容量素子 C21、 2次側電圧には容量素子 C22が接続され、 1次側からインダクタ素子 L1を介して同期整流素子とスイッチングトランジスタ S1が接続される。増幅器 A12には、 DC— DCコンバータ部 1から出力されるノィァス電圧である電源電圧 VCCがフィードバックされたフィードバック電圧 V03と設定電圧 VRF2とが入力される。設定電圧 VRF2からのフィードバック電圧 V03の差電圧が増幅された電圧 VFB2として出力される。ここで、設定電圧 VRF2は電源電圧 VCCが約 1. 7Vを示す基準電圧であり、フィードバック電圧 V03 は、電源電圧 VCCを抵抗分圧により調整した調整電圧であり、電圧 VFB2は電源電圧 VCCが 1. 7V付近で出力が反転する。メモリシステムのコールドスタート時、外部電圧が回路動作開始点である約 0. 9Vで起動制御部 11が動作して昇圧動作を開始し、電源電圧 VCCが約 1. 7Vで起動制御部 11が停止すると共に 2次側電圧である昇圧電圧で動作する通常制御部 12が昇圧動作を開始する。増幅器 Al lには、 DC - DCコンバータ部 1から出力されるバイアス電圧である電源電圧 VCCがフィードバックされたフィードバック電圧 V01と設定電圧 VRF1とが入力される。設定電圧 VRF 1からのフィードバック電圧 V01の差電圧が増幅された電圧 VFB1として出力される。ここで、設定電圧 VRF1は電源電圧 VCCが約 3. OVを示す基準電圧であり、フィードバック電圧 V01は、電源電圧 VCCを抵抗分圧により調整した調整電圧であり、電圧 VFB 1は電源電圧 VCCが 3. OV付近で出力が反転する。

尚、前記コントローラ 10は、後述するパワーダウン制御信号 PDとディープパワーダゥン制御信号 DPDが入力される論理回路の出力によって活性 Z非活性の制御がおこなわれ、活性時には同期整流動作を行い、昇圧動作を行う。

[0023] 非昇圧電圧供給部 2は、ノックバイアスがスィッチ SW. 2により制御されており、外部電圧 Vintと電源電圧 VCCとの間に接続された Pチャネルトランジスタ S234と、電源電圧 VCCと接地電圧との間に接続された Nチャネルトランジスタ S5とから構成される。

[0024] 非昇圧電圧供給部 2を制御するために以下の構成を備えてヽる。 2次側電圧を外部電圧未満に制御するディープパワーダウン制御信号 DPDにより活性制御され外部電圧 Vintと接地電圧との間に接続された増幅器 A13と、コマンド制御回路 13の種々の制御信号が論理合成された、増幅器 A13の出力と接地電圧との間に接続されとの間に接続された Pチャネルトランジスタ T41とを備えている。 Pチャネルトランジスタ T41は、 Pチャネルトランジスタ S234と同様に、バックバイアスが制御される。増幅器 A13には、出力される電源電圧 VCCがフィードバックされたフィードバック電圧 VO 4と設定電圧 VRF3とが入力される。設定電圧 VRF3は、ディープパワーダウン時にメモリセルアレイ等で消費するサブシユレッショルド電流が最小になる電源電圧 VCC (約 0. 5V)を示す基準電圧である。設定電圧 VRF3からのフィードバック電圧 V04の差電圧が増幅され、電圧 VFB3として出力され、 Pチャネルトランジスタ S234のゲートに入力される。ここでフィードバック電圧 V04は電源電圧 VCCを抵抗分圧により調整した調整電圧である。電源電圧 VCCは、ディープパワーダウン時に約 0. 5Vとなるように増幅器 A13と Pチャネルトランジスタ S234によって外部電圧 Vintから降圧される。 Nチャネルトランジスタ T40は、メモリシステムのコールドスタート時とパワーダウン時とモード遷移時に電源電圧 VCCを充放電する。

[0025] メモリシステムのコールドスタート時を検出して 1ショットパルスを出力するパワーォンリセット信号 PORにより、 Nチャネルトランジスタ T40が所定時間活性ィ匕して、 Pチヤネルトランジスタ S234を導通させることにより、電源電圧 VCCが供給される内部バイァス線を充電することで、回路動作開始点である約 0. 9Vで動作する起動制御部 11 やダイオードの閾値電圧点よりも先に内部バイアス線を充電するとともに、起動制御部 11と平行して内部バイアス線を充電することで、通常制御部 12を早期に動作させる。 DC - DCコンバータの本来の昇圧能力の特性を決定する通常制御部 12を早期に動作させることで、 2次側電圧を早期に所定電圧へ確定することができる。

[0026] 2次側電圧を外部電圧に制御するパワーダウン期間中は、パワーダウン信号 PDにより、 Nチャネルトランジスタ T40がその期間中 Pチャネルトランジスタ S234を導通させ、電源電圧 VCCを外部電圧 Vintと同電位にする。コマンド遷移検出信号 DBC— 1は、ディープパワーダウンモードからアイドルモードもしくはパワーダウンモードへ移行するモード遷移時に、コマンド制御回路 13により生成される 1ショットパルスの信号であり、所定時間、 Nチャネルトランジスタ T40を活性させることで、 Pチャネルトランジスタ S234を導通させて、外部電圧 Vint >電源電圧 VCCの状態から、外部電圧 Vin t≤電源電圧 VCCへ復帰充電させる。アイドルモードへ復帰する場合には、 DC-DC コンバータ部 1をアシストすることを含めて、 2次側電圧を早期に所定電圧へ確定することができる。

[0027] 更に、前記所定時間の終了を決定するのは、電圧 VFB2の反転であり、コマンド遷移検出信号 DBC— 1を論理ゲート 131で非活性とする。通常制御部 12が昇圧動作を開始するとともに非昇圧電圧供給部の Pチャネルトランジスタ S234の導通活性を停止することで、逆流な電流を防止する。コマンド遷移検出信号 DBC— 2は、アイドルモードからパワーダウンモードもしくはディープパワーダウンモードへ移行するモード遷移時に、コマンド制御回路 13により生成される 1ショットパルスの信号であり、所定時間、 Nチャネルトランジスタ T40を活性させることで、 Pチャネルトランジスタ S234 を導通させて、外部電圧 Vint<電源電圧 VCCの状態から、外部電圧 Vint≥電源電圧 VCCへ復帰放電させる。尚、コマンド遷移検出信号 DBC— 1同様に、電圧 VF B2に準じた信号で所定時間の終了を決定して逆流な電流を防止してもよい。

[0028] Pチャネルトランジスタ T41は、パワーダウンまたはディープパワーダウンを除くアイドル時に、 Pチャネルトランジスタ S234を停止する。 Pチャネルトランジスタ T41は、 N チャネルトランジスタ T40が非活性になって力活性することで、電源電圧 VCCから接地電圧へのリーク電流を防止する。

VFB2によって制御され、外部電圧 Vintと電源電圧 VCCとのどちらかに接続される。このバックゲートは基本的に電源電圧 VCCに接続される力外部電圧 Vint>電源電圧 VCCの状態となるディープパワーダウン時、電源電圧 VCCが約 1. 7v付近で外部電圧 Vintへ切り換えることで、 PN接合の順バイアスを防止できる。また、パワーダゥン時にバックゲートを外部電圧 Vintと電源電圧 VCCとの何れに接続するも可能である。

[0030] コマンド遷移検出信号 DBC— 3は、ディープパワーダウンモードへ移行するモード遷移時にコマンド制御回路 13により生成される 1ショットパルスの信号であり、所定時間、 Nチャネルトランジスタ S5を導通させて、外部電圧 Vint≤電源電圧 VCCの状態から、外部電圧 Vint >電源電圧 VCCへ放電させる。コマンド遷移検出信号 DBC— 3はコマンド遷移検出信号 DBC— 2による外部電圧 Vint =電源電圧 VCCへ復帰放電させた後に生成されることが望ましぐ電源電圧 VCCをー且、外部電圧 Vintへ放電し、その後接地電圧へ放電させることで、電源のノイズを低減させる。尚、コマンド遷移検出信号 DBC— 1と同様に、電圧 VFB2に準じた信号で所定時間の開始と終了を決定して逆流な電流を防止してもよ、。

[0031] 図 2により、各動作状態ごとのバイアス条件を整理する。外部電圧 Vintに 1. 8Vが供給されるとして説明する。通常動作状態 (それは、メモリセルアレイへのアクセス動作状態とその待ち受け状態の両方を含む）におけるアイドル状態 Idleでは、 DC— D Cコンバータ部 1は動作状態にあり（ON)、非昇圧電圧供給部 2は休止状態にある（ OFF)。電源電圧 VCCには昇圧電圧である 3. OVが DC— DCコンバータ部から供給される。パワーダウン状態 PDでは、 DC— DCコンバータ部 1は休止状態にあり（O FF)、非昇圧電圧供給部 2は動作状態にある（ON)。電源電圧 VCCには外部電圧 Vintである 1. 8Vが非昇圧電圧供給部から供給される。ディープパワーダウン状態 DPDでは、 DC— DCコンバータ部 1は休止状態にあり（OFF)、非昇圧電圧供給部 2は動作状態にある（ON)。電源電圧 VCCには外部電圧 Vintより低電圧である 0. 5 V乃至 1. 0Vが非昇圧電圧供給部から供給される。また、参考までに各動作状態における消費電流の一例を示している。前記待ち受け状態なアイドル状態 Idleでは、 2 mAの電流消費であり主に無負荷状態な DC— DCコンバータ部で消費する。パワーダウン状態 PDでは、主にメモリセルアレイ等で消費する 100 Aに低減され、更に、ディープパワーダウン状態 DPDでは、メモリセルアレイ等で消費するサブシユレッショルド電流が最小になる 1 Aに低減される。尚、前記アクセス動作状態なアイドル状態 Idleでは有負荷状態なので DC— DCコンバータ部の消費電流は、 10〜30mAである。 [0032] ここで、アイドル状態とは、メモリセルアレイに対するアクセス要求を待って、る状態である。アクセス要求に応じて最速なアクセス動作が活性ィ匕される。これに対して、パヮーダウン状態 PDおよびディープパワーダウン状態 DPDとは、アクセス要求を念頭に置かず電流消費を低減した低消費電流状態を!、う。

[0033] モード遷移時である各動作状態間の移行シーケンスを以下に説明する。電源投入後のコールドスタート時には、先ず、 Pチャネルトランジスタ S234が導通し、内部バイァス線に供給される電源電圧 VCCを外部電圧 Vintから充電する。次に、電源電圧 VCCが DC— DCコンバータ部 1の動作点に達すると、 DC DCコンバータ部 1により、電源電圧 VCCが定常時の電圧 (例えば、 3. OV)まで到達する。この状態がアイドル状態 Idleである。

[0034] アイドル状態 Idleからパワーダウン状態 PDへの移行時には、先ず、 DC— DCコンバータ部 1が昇圧動作を停止する。そして、 Pチャネルトランジスタ S234がコマンド遷移検出信号 DBC— 2による 1ショットパルス動作により導通して、電源電圧 VCCを 3. OVから外部電圧 Vintである 1. 8Vまで到達させる。その後、パワーダウン信号 PDにより Pチャネルトランジスタ S234が導通し、電源電圧 VCCを外部電圧 Vintである 1. 8Vに維持する。

[0035] アイドル状態 Idle力ディープパワーダウン状態 DPDへの移行時には、先ず、 DC — DCコンバータ部 1が昇圧動作を停止する。そして、 Pチャネルトランジスタ S234がコマンド遷移検出信号 DBC— 2による 1ショットパルス動作により導通して、電源電圧 VCCを 3. OVから外部電圧 Vintである 1. 8Vまで到達させる。その後、 Nチャネルトランジスタ S5がコマンド遷移検出信号 DBC— 3による 1ショットパルス動作により導通して、電源電圧 VCCを外部電圧 Vint>電源電圧 VCC (例えば、 0. 5V)まで到達させる。その後、増幅器 A13により Pチャネルトランジスタ S234力電源電圧 VCCを 0 . 5Vに降圧維持するように導通制御される。

[0036] パワーダウン状態 PD力ディープパワーダウン状態 DPDへの移行時には、先ず、 Nチャネルトランジスタ T40を非活性にして Pチャネルトランジスタ S234を非活性にする。その後、 Nチャネルトランジスタ S5がコマンド遷移検出信号 DBC— 3による 1シヨットパルス動作により導通して、電源電圧 VCCを外部電圧 Vint>電源電圧 VCC ( 例えば、 0. 5V)まで到達させる。その後、増幅器 A13により Pチャネルトランジスタ S 234が、電源電圧 VCCを 0. 5Vに降圧維持するように導通制御される。

[0037] ディープパワーダウン状態 DPD力パワーダウン状態 PDへの移行時には、先ず、 Pチャネルトランジスタ S234がコマンド遷移検出信号 DBC—1による 1ショットパルス動作により導通して、電源電圧 VCCを 0. 5Vカゝら外部電圧 Vintである 1. 8Vまで到達させる。その後、パワーダウン信号 PDにより Pチャネルトランジスタ S234が導通し、この電圧を維持する。

[0038] パワーダウン状態 PDからアイドル状態 Idleへの移行時には、 Nチャネルトランジスタ T40を非活性にして Pチャネルトランジスタ S234を非活性にする。その後、 DC— DCコンバータ部 1が昇圧動作を開始し、電源電圧 VCCが 3. OVに維持される。

[0039] ディープパワーダウン状態 DPDからアイドル状態 Idleへの移行時には、増幅器 A1 3が非活性になると共にコマンド遷移検出信号 DBC—1により Pチャネルトランジスタ S234が 1ショットパルス動作により導通して、電源電圧 VCCを 0. 5Vから外部電圧 V intである 1. 8Vまで到達させる。この期間中、 DC— DCコンバータ部 1が動作点に達すると、 DC— DCコンバータ部 1が昇圧動作を開始し、電源電圧 VCCが 3. OVまで到達して維持される。

[0040] 第 1実施形態によれば、ディープパワーダウン時に、メモリセルアレイ等で消費するサブシユレッショルド電流が最小になる、例えば 0. 5V程度の電圧で、 Pチャネルトランジスタ S234〖こより、電源電圧 VCCを生成制御することで、 DC- DCコンバータ部 1 の停止による消費電流削減とあわせて、メモリシステムの最小消費電流が実現できる。また、コールドスタート時やモード遷移時に、 DC- DCコンバータ部 1のアシストを含めて、電源電圧 VCCを所定電圧へ高速遷移させることができる。更に、放電順序を工夫することでノイズも縮小できる。

[0041] 図 3には、同期整流素子 14、および Pチャネルトランジスタ S234、 T41の具体例を示す。

[0042] 昇圧型の DC— DCコンバータ部 1に備えられる同期整流素子 14は、 Pチャネルトランジスタで構成する必要がある。 DC— DCコンバータ部 1の動作期間には、ゥエル電圧は、昇圧電圧である電源電圧 VCCに接続することが望ましい（Pチャネルトランジスタ S234、 T41とあわせ、接続 (ii)の場合)。これに対して、パワーダウン状態 PDおよびディープパワーダウン状態 DPDであるローパワーモード時には、 DC— DCコンバータ部 1が停止する。この場合には、 PN接合が順方向にバイアスされないように、ゥエル電圧を外部電圧 Vintに接続する（Pチャネルトランジスタ S234、 T41とあわせ、接続 (i)の場合)。

[0043] 同期整流素子を構成する Pチャネルトランジスタの電流駆動能力は非常に大きぐゥエルの寄生容量も大きい。しかしながら、切り替え時に、電源電圧 VCCが外部電圧 Vintと同電圧に移行してから切り替えが行なわれれば、ゥエル電位の切り替えに伴い必要となる電流は大きくはならない。このため、ゥエル電圧の切り替えを行うスイツチ素子 T1と T2のトランジスタサイズは、同期整流素子のサイズに関わらず、大きなサィズは必要とされない。

[0044] 接続（i)の場合には、 Nチャネルトランジスタ T1のゲートに印加されるハイレベル電圧は、チャージポンプ 15力もレベルシフタ 17を介して印加される。外部電圧 Vintに Nチャネルトランジスタ T1の閾値電圧 Vthnをカ卩えた電圧が与えられる。

[0045] 接続（ii)の場合には、 Nチャネルトランジスタ T2のゲートに印加されるハイレベル電圧は、チャージポンプ 15力もレベルシフタ 17を介して印加される。電源電圧 VCCに Nチャネルトランジスタ T2の閾値電圧 Vthnをカ卩えた電圧が与えられる。

[0046] Nチャネルトランジスタ Tl、 Τ2の切り替え制御は、ディープパワーダウン制御信号 DPDに応じて、同期整流バックバイアス切り替え制御部 16により行なわれる。

[0047] 同期整流素子を Νチャネルトランジスタで構成するとそのゲートを昇圧しなければならない。同期整流制御信号の周波数が高くゲート容量も大きなことから、消費電力が増大してしまう。これに対して、図 3に示す同期整流素子 14では、 Ρチャネルトランジスタを使用しているので、ゲートを昇圧することに代えて、ノックゲートをディープパヮ一ダウン時にのみ制御することができる。これにより、同期整流制御信号の周波数に対応した能力の大きなチャージポンプ 15を動作させる必要はない。

[0048] また、同期整流素子の Ρチャネルトランジスタのゥエルをチャージポンプにより昇圧することに代えて、ゥエル制御用の Νチャネルトランジスタ Tl、 Τ2を備え、そのゲートを昇圧して、ゥエル電圧を外部電圧 Vintまたは電源電圧 VCCに充電する。同期整流素子の pチャネルトランジスタのゥエル容量に比して、 Nチャネルトランジスタ Tl、 Τ 2、のゲート容量が小さいので、駆動時の消費電流を押えることができる。

[0049] 第 1実施形態にお、てメモリセルアレイ等に電源電圧 VCCよりも更に高い内部電源電圧をワード線やビット線ゃゥエル電圧に使用する場合、電源電圧 VCCが接続される図示されないチャージポンプ回路などによって電源電圧 VCCから更に内部昇圧した昇圧電圧 VPPを生成する。

第 1実施形態では、 DC— DCコンバータ部 1からメモリセルアレイ等へ電源電圧 VC Cが供給される場合を例に説明したが、電源電圧 VCCに限定されるものではない。例えば、図 4に示すように、メモリセルアレイが不揮発性メモリで構成されるとして、不揮発メモリセルをバイアスする昇圧電圧 VPPに供給することもできる。アクセス動作状態な通常動作状態である、プログラムモード、ィレーズモード、読出しモードにおいては、 DC— DCコンバータ部 1は動作状態にあり（ON)、非昇圧電圧供給部 2は休止状態にある（OFF)。昇圧電圧 VPPにはそれぞれのモードに対応して 4. 0V〜7. 0 Vが供給される。第 1のアイドル状態 Idlelでは、 DC— DCコンバータ部 1は休止状態にあり（OFF)、非昇圧電圧供給部 2は動作状態にある（ON)。昇圧電圧 VPPには外部電圧 Vintである 1. 8Vが供給される。第 2のアイドル状態 Idle2では、 DC— DCコンバータ部 1は休止状態にあり（OFF)、非昇圧電圧供給部 2も休止状態にある（OF F)。第 2のアイドル状態 Idle2期間中、コマンド遷移検出信号 DBC— 3が変更され N チャネルトランジスタ S5を導通させることにより、昇圧電圧 VPPへは 0Vが供給される。また、参考までに各動作状態における消費電流の一例を示している。アクセス動作状態な通常動作状態では、 10〜30mAの電流消費でありプログラムモード、ィレーズモード、読出しモードに対応した有負荷状態な DC— DCコンバータ部の消費電流である。第 1のアイドル状態 Idlelでは、昇圧電圧 VPPに接続される回路で消費するサブシユレッショルド電流が 5 Aに低減され、更に、第 2のアイドル状態 Idle2では、 0 Aに低減される。

[0050] ここで、第 1のアイドル状態 Idlelとは、アクセス動作状態な通常動作状態である、プログラムモード、ィレーズモード、読出しモードの各々アクセス動作に挟まれた状態である。

[0051] 第 2実施形態では、メモリセルアレイが不揮発性メモリで構成される場合に、内部バィァス線に、プログラム時、ィレーズ時、読出し時にメモリセルをバイアスする昇圧電圧 VPPが供給される場合である。

[0052] 図 5に回路ブロック図を示す。第 1実施形態の回路ブロック図（図 1)に加えて、 DC

DCコンバータ部 1が出力する昇圧電圧を、動作モードごとに所定電圧値に切り替える電圧設定部 21を備えている。

[0053] DC— DCコンバータ部 1から出力される電圧はコマンド制御回路 13により設定される。コマンド制御回路 13は、メモリの動作モードである、メモリセルアレイへのアクセス動作状態を示す読出しモード、ベリファイ読出しモード、プログラムモード、ィレーズモードの各々の状態を示すモード信号と、メモリセルアレイへのアクセス待ち受け状態を示すアイドルモード信号を出力する。アイドルモードではアイドルモード信号 ID、読出しモードでは読出しモード信号 RD、ベリファイ読出しモードではべリファイ読出しモード信号 VR、プログラムモードではプログラムモード信号 PG、ィレーズモードではィレーズモード信号 ERである。

[0054] 電圧設定部 21は、内部バイアス線に出力される昇圧電圧 VPPを分圧する抵抗素子 Rl、 R2、および R20〜R23を備えている。抵抗素子 R1の一端には昇圧電圧 VP Pが入力される。抵抗素子 R1の他端は抵抗素子 R2の一端に接続される。抵抗素子 R2の他端と接地電圧との間には、スィッチトランジスタ T20および抵抗素子 R20〜スイッチトランジスタ T23および抵抗素子 R23が、各々直列接続されている。スィッチトランジスタ T20〜T23には、モード信号が入力された論理ゲート 120〜123の出力が接続されている。

[0055] 抵抗素子 R20〜R23は各々異なる抵抗値を有しており、スィッチトランジスタ T20 〜T23の導通制御に応じて、抵抗素子 R2に加算され抵抗素子 R1との間で昇圧電圧 VPPを分圧する。これにより、抵抗素子 R1と R2との接続点力も出力されるフィードノック電圧 V01は、導通するスィッチトランジスタ Τ20〜Τ23に応じた分圧比の電圧となる。抵抗素子 R20〜R23の抵抗値が大きくなるに応じて、設定電圧 VRF1からのフィードバック電圧 V01の差電圧が増幅された電圧 VFB1が順次低い電圧値に調整される。

[0056] 昇圧電圧 VPPの設定電圧は論理ゲート I20〜I23で決定される。例えば、論理ゲート 120により、アイドルモードおよび読み出しモードでは昇圧電圧 VPPを 4. OVに設定し、論理ゲート 121により、ベリファイリードモードでは昇圧電圧 VPPを 4. 5Vに設定し、論理ゲート 122により、プログラムモードでは昇圧電圧 VPPを 7. OVに設定し、論理ゲート 123により、ィレーズモードでは昇圧電圧 VPPを 7. 5Vに設定することができる。前記アクセス待ち受け状態を示すアイドルモードでの昇圧電圧 VPPを、前記アクセス動作状態を示す動作モード毎に設定される複数の昇圧電圧 VPP (例えば、 4V〜7. 5V)のうち、最小の設定値（例えば、 4V)にすることにより、 DC— DCコンパータ部 1の消費電流を最小とすることができる。

[0057] また、前記アイドルモードでの昇圧電圧 VPPを、複数の前記動作モードの中で読出しモードでの設定値 (例えば、 4. 5V)に設定することにより、外部アクセスを遅らせることなく最高の読出し速度とすることができる。

また、図示されてはいないが、設定電圧 VRF1側に電圧設定部を接続することもできる。

[0058] 第 2実施形態により、各動作状態において、昇圧電圧 VPPとして供給される電圧値の例を、図 6に示す。外部電圧 Vintに 1. 8Vが供給されるとして説明する。アイドルモード IDおよび読出しモード RDでは、 DC— DCコンバータ部 1は動作状態にあり（ ON)、非昇圧電圧供給部 2は休止状態にある（OFF)。昇圧電圧 VPPには 4. 0Vが供給される。プログラムモード PGおよびィレーズモード ERでは、 DC— DCコンパ一タ部 1は動作状態にあり（ON)、非昇圧電圧供給部 2は休止状態にある (OFF)。プログラムモード PGでは昇圧電圧 VPPには 7. 0Vが供給され、ィレーズモード ERでは昇圧電圧 VPPには 7. 5Vが供給される。ベリファイリードモード VRでは、 DC— DCコンバータ部 1は動作状態にあり（ON)、非昇圧電圧供給部 2は休止状態にある (OFF )。昇圧電圧 VPPには 4. 5Vが供給される。パワーダウン状態 PDでは、 DC— DCコンバータ部 1は休止状態にあり（OFF)、非昇圧電圧供給部 2は動作状態にある（ON ) o昇圧電圧 VPPには外部電圧 Vintである 1. 8Vが供給される。ディープパワーダウン状態 DPDでは、 DC— DCコンバータ部 1は休止状態にあり（OFF)、非昇圧電圧供給部 2は動作状態にある（ON)。昇圧電圧 VPPには外部電圧 Vintより低電圧である 0. 5V乃至 1. OVが供給される。また、参考までに各動作状態における消費電流の一例を示している。アイドルモード IDおよび読出しモード RDでは、 2mA〜： LOmA の電流消費である。詳細には、アクセス待ち受け状態なアイドルモード IDでは主に無負荷状態な DC— DCコンバータ部で 2mAを消費する。アクセス動作状態な読出しモード RDでは、有負荷状態な DC— DCコンバータ部で 10mAを消費する。

プログラムモード PGおよびィレーズモード ERでは、有負荷状態な DC— DCコンパータ部で 20〜30mAの電流消費である。ベリファイリードモード VRでは、有負荷状態な DC - DCコンバータ部で 12mAの電流消費である。パワーダウン状態 PDでは、昇圧電圧 VPPに接続される回路で消費するサブシユレッショルド電流が 5 μ Αに低減され、更に、ディープパワーダウン状態 DPDでは、昇圧電圧 VPPに接続される回路で消費するサブシユレッショルド電流が最小になる 1 μ Αに低減される。

尚、第 2実施形態でのプログラムモード時またはィレーズモード時の昇圧電圧 VPP の供給制御方法は、ベリファイ読出しモードと連続して制御される。詳細には、プログラムモードまたはィレーズモードとベリファイ読出しモード間のモード遷移時に、 DC DCコンバータ部を活性ィ匕しつつ前記電圧設定部を前記コマンド制御の出力信号 PGまたは ERと VRを連続的に切り換えることによって、昇圧電圧 VPPの出力がプログラム電圧 7. OVまたはィレーズ電圧 7. 5Vとべリファイリード電圧 4. 5Vを連続的に切り換える。この連続制御は、すべてのベリファイが完了するまで維持され、完了後は前記最小の設定値または読出しモードでの設定値に制御される。ここで DC— DC コンバータの出力が下方修正（例えば、プログラム電圧 7. OVからべリファイリード電圧 4. 5V)されるモード遷移時に、内部バイアス線に接続された非昇圧電圧供給部を所定時間だけ同時に活性させても良い。具体的には、非昇圧電圧供給部の Pチヤネルトランジスタ S234を DC— DCコンバータ部内の前記電圧設定部による設定電圧変更値 (例えば、プログラム電圧 7. OVからべリファイリード電圧 4. 5V)となるまでの所定時間だけ S234を活性ィ匕して内部バイアス線の電荷を 1次側電圧へ放電する。これ〖こより、内部バイアス線に接続された容量素子 C2の大きな電荷量を含めて、内部バイアス線の電圧をモード遷移後の所定電圧へ短時間に達することができる。これ以外の、 DC— DCコンバータ部と非昇圧電圧供給部とによる作用'効果は、第 1実施形態（図 1)における作用 ·効果と同様であるので、ここでの説明は省略する。

[0059] 図 7、図 8に示す第 3実施形態では、メモリセルアレイが不揮発性メモリで構成される場合に、プログラム時、ィレーズ時、読出し時、ベリファイリード時にメモリセルにバィァスするにあたり、 2系統の昇圧電圧 VPP1、 VPP2が備えられ、何れか一方にバイァスが供給される場合である。一例として、外部アクセスである読出し電圧またはベリフアイリード電圧を第 2系統、第 2系統に対してより高い昇圧電圧のプログラム電圧またはィレ -ズ電圧を第 1系統とする。

[0060] 図 7に回路ブロック図を示す。外部電圧 Vintを昇圧する 2系統の DC— DCコンパータ部（1) 3、および DC— DCコンバータ部（2) 4を備え、 2系統の内部バイアス線の各々に、昇圧電圧 VPP1、 VPP2を供給する。また、昇圧電圧 VPP1、 VPP2力 S供給される内部バイアス線には、容量素子 C21、 C22、および非昇圧電圧供給部（1) 5、非昇圧電圧供給部（2) 6が備えられている。 DC— DCコンバータ部と非昇圧電圧供給部とによる作用 ·効果は、第 1実施形態（図 1)における作用 ·効果と同様であるので、ここでの説明は省略する。尚、図 7においては、 DC— DCコンバータ部（1) 3、および DC— DCコンバータ部（2) 4を個別に備える構成として記載している力インダクタ素子を共有する構成とすることもできる。

[0061] 更に、第 3実施形態では、 2系統ある内部バイアス線を接続する線間スィッチ部 S8 を備えている。線間スィッチ部は、例えば Pチャネルトランジスタで構成される。 DC— DCコンバータ部による昇圧電圧が供給される系統が切り替わる際、線間スィッチ部 S8を導通することにより、切り替わり動作前に昇圧電圧が供給されていた系統の容量素子の電荷を、切り替わり後に昇圧電圧を供給する系統に移動させる。これにより、切り替わり後に昇圧電圧を供給する系統の DC— DCコンバータ部の起動のアシストを含めて、昇圧電圧が所定値に到達するまでの時間短縮と消費電流の低減を図ることができる。尚、線間スィッチ部 S8を非導通とする時には、線間スィッチ部 S8のゲートが高い昇圧電圧側に設定される。図示されないが実施例 1の Pチャネルトランジスタ S234同様に、線間スィッチ部 S8のバックゲートであるゥエルのバイアス設定は、逆バイアスに制御される。また、図示されてはいないが、線間スィッチ部 S8は Nチヤネルトランジスタとすることもできる。

[0062] 図 8に各動作モードにおけるバイアス条件を整理する。外部電圧 Vintに 1. 8Vが供給されるとして説明する。アイドルモード IDおよび読出しモード RDでは、 DC— D Cコンバータ部（2) 4および非昇圧電圧供給部（1) 5は動作状態にあり（ON)、 DC— DCコンバータ部（1) 3および非昇圧電圧供給部（2) 6は休止状態にある (OFF)。昇圧電圧 VPP1、 VPP2は、各々、 0. 5VZ1. 8V、 4. 0Vが供給される。プログラムモード PGおよびィレーズモード ERでは、 DC— DCコンバータ部（1) 3および非昇圧電圧供給部（2) 6は動作状態にあり（ON)、 DC— DCコンバータ部（2) 4および非昇圧電圧供給部（1) 5は休止状態にある（OFF)。昇圧電圧 VPP1、 VPP2は、各々、 7. 0V、 0. 5V/1. 8Vが供給される。ベリファイリードモード VRでは、 DC— DCコンパータ部（2) 4および非昇圧電圧供給部（1) 5は動作状態にあり（ON)、 DC— DCコンバータ部（1) 3および非昇圧電圧供給部（2) 6は休止状態にある（OFF)。昇圧電圧 VPP1、 VPP2は、各々、 0. 5VZ1. 8V、 4. 0Vが供給される。パワーダウン状態 P Dでは、非昇圧電圧供給部（1) 5、 (2) 6は動作状態にあり（ON)、 DC— DCコンパータ部（1) 3、（2) 4は休止状態にある（OFF)。昇圧電圧 VPP1、 VPP2は、共に 1. 8Vが供給される。ディープパワーダウン状態 DPDでは、非昇圧電圧供給部（1) 5、 ( 2) 6は動作状態にあり（ON)、 DC— DCコンバータ部（1) 3、（2) 4は休止状態にある (OFF)。昇圧電圧 VPP1、 VPP2は、共〖こ 0. 5Vが供給される。

[0063] 昇圧電圧を供給する内部バイアス線の系統を切り替える際の動作シーケンスを示す。昇圧電圧 VPP1の供給から、昇圧電圧 VPP2の供給への切り替え時には、 DC — DCコンバータ部（1) 3が停止したのち線間スィッチ部 S8が導通する。容量素子 C 21に蓄積されている電荷が容量素子 C22に移動する。昇圧電圧 VPP2は、電荷の移動により初期電圧が上昇する。この後、 DC— DCコンバータ部（2) 4が動作を開始する。昇圧電圧 VPP2の供給から、昇圧電圧 VPP1の供給への切り替え時も同様な動作により、 DC— DCコンバータ部（1) 3の動作開始前に電荷の移動が行われる。尚、第 3実施形態の応用例として、第 1系統と第 2系統の両方が活性化した状態で、線間スィッチ部を所定時間活性ィ匕することも有用である。例えば、プログラムモード力らベリファイモードへモード遷移する場合、第 2系統の DC— DCコンバータ部（2) 4 が活性し昇圧電圧 VPP2が所定電圧付近へ到達するまで、第 1系統の DC— DCコンバータ部（1) 3を活性ィ匕しつづける。これにより、第 1系統の容量素子 C21の電荷力第 2系統の DC— DCコンバータ部（2) 4をアシストすると共に、継続動作している第 1系統の DC— DCコンバータ部（1) 3と、第 2系統の DC— DCコンバータ部（2) 4 の両者によって、昇圧電圧 VPP2が所定電圧付近へ高速に到達する。継続動作している DC— DCコンバータの電流駆動能力は、動作開始する DC— DCコンバータの電流駆動能力よりも、はるかに高いかからである。

[0064] 以上の説明から明らかなように本実施形態によれば、内部バイアス線への昇圧電圧の供給期間には、 DC— DCコンバータ部を使用して充分な電力供給能力を確保した上で、内部バイアス線に非昇圧電圧を供給する期間には、 DC— DCコンバータ部を休止状態に維持することができる。昇圧電圧の供給が不要な期間に、 DC -DC コンバータ部による電力消費、または昇圧電圧の生成動作に伴う電力消費を防止することができ、消費電力の低減を図ることができる。

[0065] また、 DC— DCコンバータ部の起動に応じて、内部バイアス線が昇圧電圧に給電される過程にぉヽて、非昇圧電圧供給部が電圧供給動作を行ない内部バイアス線が先行給電されるので、 DC- DCコンバータ部のアシストを含めて、 DC— DCコンパータ部の起動により内部バイアス線が昇圧電圧に至るまでの時間が短縮され、ァクセス動作の高速ィ匕を図ることができる。

[0066] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。

尚、本発明が搭載される最終形態は、多彩である。例えば、 DC— DCコンバータ部、非昇圧電圧供給部とその制御部、コマンド制御回路、メモリセルアレイ等のすべてがひとつのシリコンバルタに搭載されたデバイスがある。また、 DC— DCコンバータ部がひとつのシリコンバルタに搭載され、非昇圧電圧供給部とその制御部、コマンド制御回路、メモリセルアレイ等が別のシリコンバルタに搭載され、ひとつのパッケージに搭載されたデバイスがある。更に、 DC— DCコンバータ部がひとつのシリコンバルタでパッケージに搭載され、非昇圧電圧供給部とその制御部、コマンド制御回路、メモリセルアレイ等が別のシリコンバルタでパッケージに搭載され、システム基板上に両者のパッケージが搭載されたシステムがある。

また、メモリセルアレイ等とは、メモリセルアレイと広くメモリセルをアクセスするための論理回路や駆動回路や差動増幅器やデコーダなどを含み、メモリ機能として動作する能動回路と受動回路を示す。

Claims

請求の範囲

[1] メモリセルアレイと、

前記メモリセルアレイにバイアス電圧を供給する内部ノィァス線と、

出力線が前記内部バイアス線に接続され、外部電圧を昇圧した昇圧電圧を供給する DC— DCコンノータ咅と、

出力線が前記内部バイアス線に接続され、前記外部電圧以下の非昇圧電圧を供給する非昇圧電圧供給部とを備え、

前記内部バイアス線が前記昇圧電圧に維持される期間には、前記非昇圧電圧供給部は電圧供給動作を休止し、

前記内部バイアス線が前記非昇圧電圧に維持される期間には、前記 DC— DCコンバータ部は電圧供給動作を休止することを特徴とする記憶装置。

[2] 前記非昇圧電圧供給部は、前記 DC— DCコンバータ部の起動以前または Zおよび起動以後であって、前記内部バイアス線が前記昇圧電圧に至る前、電圧供給動作を行ヽ前記内部バイアス線に給電することを特徴とする請求項 1に記載の記憶装置。

[3] 前記非昇圧電圧供給部は、前記外部電圧が供給される外部電圧線と前記内部バィァス線とを接続する第 1スィッチ部を備えることを特徴とする請求項 1に記載の記憶装置。

[4] 前記第 1スィッチ部は、前記 DC— DCコンバータ部の起動以前または Zおよび起動以後であって、前記内部バイアス線が前記昇圧電圧に至る前、導通することを特徴とする請求項 3に記載の記憶装置。

[5] 前記内部バイアス線を前記非昇圧電圧とする際、前記第 1スィッチ部は、前記 DC

DCコンバータ部の電圧供給動作の休止後に導通することを特徴とする請求項 3 に記載の記憶装置。

[6] 前記内部バイアス線に設定される電圧が各々異なる複数の動作モードを有し、前記第 1スィッチ部は、前記動作モードの遷移時に導通することを特徴とする請求項 3に記載の記憶装置。

[7] 前記非昇圧電圧供給部は、前記内部バイアス線と接地線とを接続する第 2スィッチ部を備え、

前記非昇圧電圧を前記外部電圧より低電圧とする場合に、前記第 2スィッチ部は、前記 DC— DCコンバータ部の電圧供給動作の休止後に導通することを特徴とする請求項 1に記載の記憶装置。

[8] 前記第 2スィッチ部の導通はパルス駆動であることを特徴とする請求項 7に記載の記憶装置。

[9] 前記内部バイアス線と接地線とを接続する第 2スィッチ部を更に備え、

前記非昇圧電圧を前記外部電圧より低電圧とする場合に、前記 DC— DCコンパ一タ部の電圧供給動作の休止後、前記第 1スィッチ部の導通に引き続き、前記第 2スィツチ部が導通することを特徴とする請求項 3に記載の記憶装置。

[10] 前記内部ノィァス線は前記メモリセルアレイの電源電圧線であり、

前記昇圧電圧は動作状態における電源電圧であり、前記非昇圧電圧はスタンバイ状態における電源電圧であることを特徴とする請求項 1に記載の記憶装置。

[11] 前記メモリセルアレイは不揮発性メモリセルアレイであり、

前記昇圧電圧は、プログラム動作、消去動作、または読み出し動作のうち少なくとも何れかの動作状態におけるバイアス電圧であり、前記非昇圧電圧はスタンバイ状態におけるバイアス電圧であることを特徴とする請求項 1に記載の記憶装置。

[12] 前記 DC— DCコンバータ部は、前記プログラム動作、前記消去動作、または前記読み出し動作の各々の動作モードに対して、前記昇圧電圧として所定電圧値を設定する電圧設定部を備えることを特徴とする請求項 11に記載の記憶装置。

[13] 前記読み出し動作はべリファイ読出し動作であり、前記プログラム動作または前記消去動作と、ベリファイ読出し動作との間での、前記動作モードの遷移においては、前記 DC— DCコンバータ部が活性状態に維持された上で、前記電圧設定部の前記所定電圧値を変更する制御が行なわれることを特徴とする請求項 12に記載の記憶装置。

[14] 前記外部電圧線と前記内部バイアス線とを接続する第 1スィッチ部を備え、前記動作モード遷移時、第 1スィッチ部が所定時間導通することを特徴とする請求項 13 に記載の記憶装置。

[15] 前記プログラム動作、前記消去動作、または前記読み出し動作の動作間の期間であって、電源電圧が供給されて、るアイドル状態にぉ、て、

前記電圧設定部は、前記プログラム動作、前記消去動作、および前記読み出し動作における前記所定電圧値のうち、最小電圧値を設定することを特徴とする請求項 1 2に記載の記憶装置。

[16] 前記アイドル状態における前記所定電圧値は、前記読み出し動作における所定電圧値であることを特徴とする請求項 12に記載の記憶装置。

[17] 前記メモリセルアレイは、各々異なるバイアス電圧が供給される 2以上の内部ノィァス線と、

前記内部バイアス線間を接続する線間スィッチ部とを備え、

一の内部バイアス線へのバイアス電圧の供給動作の休止後または供給動作中、他の内部バイアス線へのバイアス電圧の供給動作開始以前または Zおよび供給動作開始以後であって、前記他の内部バイアス線が目的となるバイアス電圧に至る前、前記一の内部バイアス線と前記他の内部バイアス線とを接続する前記線間スィッチ部を導通することを特徴とする請求項 1に記載の記憶装置。

[18] 外部電圧を昇圧した昇圧電圧と前記外部電圧以下の非昇圧電圧との何れか一方のバイアス電圧を、メモリセルアレイの内部バイアス線に供給する記憶装置の制御方法であって、

前記内部バイアス線が前記昇圧電圧に維持される場合に、前記非昇圧電圧の生成を休止するステップと、

前記内部バイアス線が前記非昇圧電圧に維持される場合に、前記昇圧電圧の生成を休止するステップとを有することを特徴とする記憶装置の制御方法。

[19] 前記内部バイアス線に前記昇圧電圧を給電するにあたり、前記内部バイアス線が前記昇圧電圧に至る前に、前記内部バイアス線に前記非昇圧電圧を給電するステツプを有することを特徴とする請求項 18に記載の記憶装置の制御方法。

[20] 前記内部バイアス線に前記非昇圧電圧を給電するにあたり、前記内部バイアス線に前記外部電圧が給電されるステップを有することを特徴とする請求項 18に記載の記憶装置の制御方法。

[21] 前記内部バイアス線に前記非昇圧電圧を給電するにあたり、前記内部バイアス線に接地電圧が給電されるステップを有することを特徴とする請求項 20に記載の記憶装置の制御方法。

[22] 前記メモリセルアレイは不揮発性メモリセルアレイであり、

前記昇圧電圧は、プログラム動作、消去動作、または読み出し動作のうち少なくとも何れかの動作モードにおけるノィァス電圧であって、前記動作モードごとに所定の電圧値が設定されることを特徴とする請求項 18に記載の記憶装置の制御方法。

[23] 前記読み出し動作はべリファイ読出し動作であり、前記プログラム動作または前記消去動作と、ベリファイ読出し動作との間での、前記動作モードの遷移においては、前記昇圧電圧の生成が維持された上で、前記動作モードごとに所定の電圧値が設定されることを特徴とする請求項 22に記載の記憶装置の制御方法。

[24] 前記動作モード遷移時、前記昇圧電圧に対して、前記所定の電圧値を遷移させるため、前記外部電圧が所定時間給電されるステップを含むことを特徴とする請求項 2

3に記載の記憶装置の制御方法。

[25] 前記プログラム動作、前記消去動作、または前記読み出し動作の動作間の期間であって、電源電圧が供給されて、るアイドル状態にぉ、て、

前記昇圧電圧は、前記所定の電圧値のうち、最小電圧値に維持されることを特徴とする請求項 22に記載の記憶装置の制御方法。

[26] 前記アイドル状態における前記所定の電圧値は、前記読み出し動作における電圧値であることを特徴とする請求項 25に記載の記憶装置の制御方法。

[27] 前記メモリセルアレイは、各々異なるバイアス電圧が供給される 2以上の内部ノィァス線を備え、

一の内部バイアス線へのバイアス電圧の供給動作の休止後、他の内部バイアス線へのバイアス電圧の供給動作開始以前または Zおよび供給動作開始以後であって、前記他の内部バイアス線が目的となるバイアス電圧に至る前、前記一の内部バイァス線に残存する電荷を前記他の内部バイアス線に移送するステップを有することを特徴とする請求項 18に記載の記憶装置の制御方法。