KR0182189B1 - 메모리회로, 메모리회로의 데이타제어회로 및 메모리회로의 어드레스지정회로 - Google Patents

메모리회로, 메모리회로의 데이타제어회로 및 메모리회로의 어드레스지정회로 Download PDF

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KR0182189B1
KR0182189B1 KR1019960000794A KR19960000794A KR0182189B1 KR 0182189 B1 KR0182189 B1 KR 0182189B1 KR 1019960000794 A KR1019960000794 A KR 1019960000794A KR 19960000794 A KR19960000794 A KR 19960000794A KR 0182189 B1 KR0182189 B1 KR 0182189B1
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기다오까 다까시
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

고가인 레지저장치를 사용하지 않고, 반도체장치 또는 반도체장치를 포함한 컴퓨터등의 장치자신에 의해서 테스트를 행함으로서 적절히 용장회로를 교체한다.
복수의 외부비트선(OBL1-OBL4)에 각각 접속된 제어메모리셀(C11-C14)에 의해서 셀렉터(SEL1-SEL4)를제어하고,외부비트선(OBL1-OBL4)과내부비트선(BL1-BL5)의 대응관계를 교체함으로서 불량을 구제한다.
제어메모리셀(C11-C14)로의 데이타는 외부비트선(OBL1-OBL4)으로 부터 준다.

Description

메모리회로, 메모리회로의 데이타제어회로 및 메모리회로의 어드레스지정 회로
제1도는 본 발명의 실시예 1의 메모리 회로를 나타낸 회로도.
제2도는 본 발명의 실시예 2의 메모리 회로를 나타낸 회로도.
제3도는 본 발명의 실시예 3의 메모리 회로를 나타낸 회로도.
제4도는 본 발명의 실시예 4의 메모리 회로를 나타낸 회로도.
제5도는 본 발명의 실시예 4의 메모리 회로에 있어서의 메모리 셀 어레이의 내부구성을 나타낸 회로도.
제6도는 본 발명의 실시예 4의 메모리 회로에 있어서의 용장 제어회로를 나타낸 회로도.
제7도는 본 발명의 실시예 4의 메모리 회로의 전체 구성을 나타낸 회로도.
제8도는 본 발명의 실시예 5의 메모리 회로의 전체 구성을 나타낸 회로도.
제9도는 본 발명의 실시에 6의 메모리 회로의 전체 구성을 나타낸 회로도.
제10도는 본 발명의 실시예 7의 메모리 회로의 전체 구성을 나타낸 회로도.
제11도는 본 발명의 실시예 8의 데이타 제어 회로를 나타낸 회로도.
제12도는 본 발명의 실시예 9의 데이타 제어 회로를 나타낸 회로도.
제13도는 본 발명의 실시예 9의 데이타 제어 회로가 스캔패스를 형성하는 상태를 나타낸 회로도.
제14도는 본 발명의 실시예 10의 데이타 제어 회로를 나타낸 회로도.
제15도는 본 발명의 실시예 11의 데이타 제어 회로를 나타낸 회로도.
제16도는 본 발명의 실시예 11의 데이타 제어 회로가 스캔패스를 형성하는 상태를 나타낸 회로도.
제17도는 본 발명의 실시예 12의 메모리 회로의 전체 구성을 나타낸 회로도.
제18도는 본 발명의 실시예 13의 데이타 제어 회로를 나타낸 회로도.
제19도는 본 발명의 실시예 14의 데이타 제어 회로를 나타낸 회로도.
제20도는 본 발명의 실시예 15의 데이타 제어 회로를 나타낸 회로도.
제21도는 본 발명의 실시예 16의 데이타 제어 회로를 나타낸 회로도.
제22도는 본 발명의 실시예 16의 데이타 제어 회로를 나타낸 회로도.
제23도는 본 발명의 실시예 17의 데이타 제어 회로를 나타낸 회로도.
제24도는 본 발명의 실시예 18의 데이타 제어 회로를 나타낸 회로도.
제25도는 본 발명의 실시예 19의 데이타 제어 회로를 나타낸 회로도.
제26도는 본 발명의 실시예 20의 메모리 회로를 나타낸 회로도.
제27도는 본 발명의 실시예 21의 메모리 회로에 있어서의 용장 제어 회로를 나타낸 회로도.
제28도는 본 발명의 실시예 21의 데이타 제어 회로를 나타낸 회로도.
제29도는 본 발명의 실시예 22의 데이타 제어 회로를 나타낸 회로도.
제30도는 본 발명의 실시예 22의 데이타 제어 회로가 스캔패스를 형성하는 상태를 나타낸 회로도.
제31도는 본 발명의 실시예 23의 데이타 제어 회로를 나타낸 회로도.
제32도는 본 발명의 실시예 24 및 실시예 25의 메모리 회로의 스캔패스로서의 데이타 제어 회로를 나타낸 회로도.
제33도는 본 발명의 실시예 26의 메모리 회로를 나타낸 회로도.
제34도는 본 발명의 실시예 27의 메모리 회로를 나타낸 회로도.
제35도는 본 발명의 실시예 28의 메모리 회로를 나타낸 회로도.
제36도는 본 발명의 실시예 29의 메모리 회로를 나타낸 회로도.
제37도는 본 발명의 실시예 30의 메모리 회로에 있어서의 용장 제어회로를 나타낸 회로도.
제38도는 본 발명의 실시예 30의 메모리 회로의 전체 구성을 나타낸 회로도.
제39도는 본 발명의 실시예 31의 메모리 회로의 전체 구성을 나타낸 회로도.
제40도는 본 발명의 실시예 32의 메모리 회로의 전체 구성을 나타낸 회로도.
제41도는 본 발명의 실시예 33의 데이타 제어 회로를 나타낸 회로도.
제42도는 본 발명의 실시예 34, 실시예 35 및 실시예 36의 데이타 제어 회로에 있어서의 기대치 비교 수단을 나타낸 회로도.
제43도는 본 발명의 실시예 37의 데이타 제어 회로를 나타낸 회로도.
제44도는 본 발명의 실시예 38의 데이타 제어 회로를 나타낸 회로도.
제45도는 본 발명의 실시예 38의 메모리 회로의 전체 구성을 나타낸 회로도.
제46도는 본 발명의 실시예 39의 데이타 제어 회로를 나타낸 회로도.
제47도는 본 발명의 실시예 39의 데이타 제어 회로를 나타낸 회로도.
제48도는 본 발명의 실시예 40의 데이타 제어 회로를 나타낸 회로도.
제49도는 본 발명의 실시예 41의 데이타 제어 회로를 나타낸 회로도.
제50도는 본 발명의 실시예 42의 어드레스 지정 회로를 나타낸 회로도.
제51도는 본 발명의 실시예 43의 어드레스 지정 회로에 있어서의 디코더의 내부구성을 나타낸 회로도.
제52도는 본 발명의 실시예 43의 어드레스 지정 회로를 나타낸 회로도.
제53도는 본 발명의 실시예 44의 어드레스 지정 회로를 나타낸 회로도.
제54도는 제1종래기술의 메모리 회로를 나타낸 회로도.
제55도는 제2종래기술의 메모리 회로를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 메모리셀어레이 12 : 컬럼용장제어회로
16 : 셀렉터군 17 : 제어메모리셀군
18a-18d : 논리적회로 22 : 컬럼셀렉터
23 : 로우디코더 28, 100 : 데이타제어회로
30 : 메모리회로 33 : 플립플롭
34 : 셀렉터 42 : 제1선택수단
42a, 42b, 42c : 셀렉터 43 : 플립플롭
44 : 제2선택수단 46, 61 : 플립플롭
46a : 제1플립플롭 46b : 제2플립플롭
47 : 셀렉터 51 : 제1선택수단
51a, 51b : 셀렉터 52 : 제2선택수단
52a-52c : 셀렉터 54 : 로우디코더
56 : 제어데이타발생수단 57 : 셀렉터
61 : 제1플립플롭 61A, 61B : 플립플롭
64 : 제2플립플롭 65 : 셀렉터
69 : 선택수단 69a, 69b : 셀렉터
71 : 선택수단 71A, 71B : 선택수단
71a-71f : 셀렉터 72 : 셀렉터
74 : 셀렉터 78 : 배타적논리합회로
79A, 79B : 판독데이타대응회로 89 : 인버터
91 : 로우용장제어회로 95 : 워드선레벨고정회로
96 : 인버터회로 98 : 컬럼셀렉터
100 : 데이타제어회로 105, 106 : 비교수단
109 : 셀렉터 110 : 소자
111 : 셀렉터 115 : 전주기계열데이타출력회로
115a, 115b : 시프트레지스터 116 : 디코더
117 : 컬럼셀렉터 121 : 논리회로부
122 : 비트순선변환배선 OBL1-OBL4 : 외부비트선
BL1-BL4 : 내부비트선 OWL1-OWL4 : 외부워드선
WL1-WL4 : 내부워드선 SEL1-SEL4 : 셀렉터
C11-C14 : 제어메모리셀
본 발명은 용장기능을 가진 메모리 회로, 당해 메모리 회로의 데이타 제어회로 및 당해 메모리 회로의 어드레스 지정 회로에 관한 것이다.
[제1종래기술]
제54도는 제1종래기술의 메모리 회로를 나타낸 회로도이다.
제1종래기술의 메모리 회로는 메모리 셀 어레이(1)가 컬럼 용장 제어 회로(COL-RED-CTRL)에 접속되어 있으며, 컬럼 용장 제어 회로(2)내의 퓨즈(F1-F4)의 절단에 의해서 셀렉터(SEL1-SEL4)를 제어하고, 외부 비트선(OBL1-OBL4)과 메모리 셀 어레이(1)내의 내부 비트선(BL1-BL5)과의 대응관계를 교체함으로서 메모리 셀(M11-M15, M21-M25, M31-M35, ...)에 있어서 불량을 구제하기 위한 방법으로 구성된다.
즉, 예컨데, 내부 비트선(BL2)에 단선 또는 쇼트등의 고장이 발생한 경우, 또는 내부 비트선(BL2)에 접속된 메모리셀(M12, M22, M32,...)에 고정이 발생한 경우, (메모리 회로는) 광선의 조사수단에 의해 제54도에 나타난 바와 같이 퓨즈 F2를 절단함으로서 노드 N1=0, N2=1, N3=1, N4=1로 설정하고 셀렉터(SEL2-SEL4)를 0에서 1로 접점을 교체한다.
그리고, (메모리 회로는) 외부 비트선(OBL1)과 내부 비트선(BL1), 외부 비트선(OBL2)과 내부 비트선(BL3), 외부 비트선(OBL3)과 내부 비트선(BL4), 외부 비트선(OBL4)과 내부 비트선(BL5)을 각각 대응시킨다.
통상, 외부 비트선(OBL1-OBL4)에 엑세스시킨 동작용 메모리셀(M11-M15, M21-M25, M31-M35,...,)의 내부 비트선(BL2)에 관한 고장은 관찰되지 않고, (메모리 회로는) 마치 고장이 없는 메모리 회로처럼 동작시킨다.
또한, 제54도에 있어서, 외부 비트선(OBL1-OBL4), 퓨즈(F1-F4) 및 셀렉터(SEL1-SEL4)의 개수를 편의상 각각 4개로서 기재하고 있지만, 실제로 그들은 다수로 존재한다.
[제2종래기술]
제55도는 제2종래기술의 메모리 회로를 나타낸 회로도이다.
제55도에 있어서, 제54도에 나타난 제1종래기술과 동일 기능을 가진 장치는 동일부호를 붙인다.
제2종래기술의 메모리 회로는 메모리 액세스(1)가 로우 용장 제어회로(ROW-RED-CTRL)(3)에 접속되어 있으며, 로우 용장 제어 회로(2)내의 퓨즈 F1-F4의 절단에 의해서 셀렉터(SEL1-SEL4)를 제어하고, 외부 워드선(OWL1-OWL4)과 메모리 셀 어레이(1)내의 내부 비트선(BL1-BL5)과의 대응관계를 교체함으로서 메모리 셀(M11-M13, M21-M23, M31-M335,...)에 있어서 불량을 구제하기 위한 방법으로 구성된다.
즉, 예컨데, 워드선(WL2)에 단선 또는 쇼트등의 고장이 발생한 경우, 또는 워드선(WL2)에 접속된 메모리 셀(M12, M22, M32,...)에 고장이 발생한 경우, (메모리 회로는) 광선의 조사수단에 의해 제55도에 나타난바와 같이 퓨즈(F2)를 절단함으로서 노드 N1=0, N2=1, N3=1, N4=1로 설정하고 셀렉터(SEL2-SEL4)를 0에서 1로 접점을 교체한다.
그리고, (메모리 회로는) 외부 워드선(OWL1)과 내부 워드선(WL1), 외부 워드선(OWL2)과 내부 워드선(WL3), 외부 워드선(OWL3)과 내부 워드선(WL4), 외부 워드선(OWL4)과 내부 워드선(WL5)을 각각 대응시킨다.
통상, 외부 워드선(OWL1-OWL4)에 엑세스시킨 동작용 메모리 셀(M11-M13, M21-M23, M31-M33,...,)의 내부 워드선(WL2)에 관한 고장은 관찰되지 않고, (메모리 회로는) 마치 어떤 고장없이 메모리 회로처럼 동작시킬 수 있다.
또한, 제55도에 있어서, 외부 워드선(OWL1-OWL4), 퓨즈(F1-F4) 및 셀렉터(SEL1-SEL4)의 개수를 편의상 각각 4개로 주어졌지만, 실제로 그들은 다수로 존재한다.
제1종래기술과 제2종래기술에 있어서, 컬럼용장 제어 회로(2) 또는 로우용장제어회로(3)에 퓨즈(F1-F4)를 사용함으로서 고장의 경우, 퓨즈(F1-F4)의 레이저광선에 의한 절단작업을 실시하지만, 이 벙법은 메모리테스트후의 제조공정라인에 레이저장치의 설치를 필연적으로 요구한다.
그러나, 고장의 경우에만 사용되는(사용빈도가 낮은) 레이저장치는 매우 고가이기 때문에 높은 제조가격이 수반되는 문제점이 있다.
본 발명에 따른 메모리 회로가 행렬형태로 배열된 복수의 메모리셀로 구성된 메모리셀어레이와; 상기 메모리셀어레이의 행방향 및 열방향중의 적어도 하나의 복수개의 내부접속선에 접속되고, 외부로 부터 메모리셀어레이에 대해서 데이타를 교체하는 복수개의 외부접속선과; 메모리셀어레이와 외부접속선과의 사이에 삽입되고, 메모리셀어레이에서의 어떤 고장이 발생한 경우에 적어도 1개의 고장 데이타를 보상하도록 제어하는 용장제어회로를 구비한다.
그러나, 외부접속선의 배선수는 내부접속선의 배선수보다 더 적게 설정된다.
그리고, 용장제어회로는 외부접속선과 동수의 제어메모리셀을 구비하고, 고장데이타를 가진 내부접속선을 경계로서 일방향측에 배열된 외부접속선에 관한 2값중의 1개의 값을 기억하고, 고장데이타를 가진 내부접속선을 경계로서 다른 방향측에 배열된 외부접속선에 관한 2값중의 다른 1개값을 기억하는 제어메모리셀군과; 제어 메모리셀군의 제어메모리셀에 각각 대용된 복수의 셀렉터를 구비하고, 상기 제어메모리셀군에 기억된 값에 따라 상기 고장 데이타를 가진 내부접속선과 당해 내부접속선에 대응된 상기 외부접속선과의 접속을 풀고, 동시에 상기 고장데이타를 가진 내부접속선을 경계로서 일방향측에 배열된 외부접속선을 당해 외부접속선에 대응된 내부 접속선에 접속하고, 또한 상기 고장데이타를 가진 내부접속선을 경계로서 다른 방향측에 배열된 외부접속선을 당해 외부 접속선에 대응된 내부접속선에 대해서 상기 다른 방향측에 인접하는 다른 내부접속선에 순차 접속하는 셀렉터군을 구비한다.
이 본 발명에 따라, 제1종래기술과 제2종래기술에서 처럼 레이터빔의 수단으로 퓨즈를 절단하지 않고, 제에메모리셀군의 각 제어메모리셀에 기억된 값으로 셀렉터군의 각 셀렉터를 교체함으로서 용장회로의 완전한 교체를 행할 수 있다.
그러므로, 어떤 고가의 레이저장치를 사용하지 않고, 제조공정의 설비가격을 줄일 수 있을 뿐아니라 매우 짧은 시간에 용장회로의 교체를 효과적으로 할 수 있다.
오히려, 제어메모리셀군의 제어메모리셀의 데이타입력단자는 각각 대응된 상기 외부접속선 또는 상기 내부접속선에 접속된다.
본 발명에 따라, 제어메모리셀군의 제어메모리셀에서의 데이타는 메모리셀어레이의 메모리셀에서의 데이타를 배선할 때와 같은 동일의 방법으로, 외부접속선으로 부터 주는 데이타로만 배선될 수 있다.
그러므로, 어떤 특별한 데이타배선단자를 설치할 필요없이, 단자수의 증대를 방지할 수 있다.
오히려, 제어메모리셀군의 제어메모리셀의 데이타입력단자는 제어해야 할 셀렉터군의 각 셀렉터가 접속된 외부접속선에 대응된 내부접속선에 각각 접속되고, 제어메로리셀군의 각 제어메모리셀과 셀렉터군의 각 셀렉터와의 사이에 제어메모리셀군으로서 제어의 허부를 선택하는 스위치소자가 각각 삽입된다.
본 발명에 따라, 제어메모리셀군의 각 제어메모리셀을 메모리셀 어레이의 내부접속에 각각 접속하고, 제어메모리셀군과 메모리셀 어레이를 서로 나란히 인접시켜서 동일규격을 동시에 형성할 수 있고, 그러므로, 예컨데, 메모리셀어레이의 여잉 열부분을 제어메모리셀군으로서 사용할 수 있다.
이 경우에, 제어메모리셀의 값에 의존해서, 셀렉터의 교체로 외부접속선과 제어메모리셀이 비접속상태로 들어가고, 그상태에서, 예컨데, 메모리셀어레이의 고장을 수리한 후에도, 영구적으로 외부접속선으로 부터 데이타를 주어서 제어메모리셀군의 각 제어메모리셀에 데이타를 기억하고 재기억할 수 없게 되면, 셀렉터의 교체가 불가능하게 되는 위험이 있다.
그러나, 스위칭소자의 수단에 의해 제어메모리셀군에 의한 제어의 허부를 교체하고, 셀렉터를 교체하는 것으로, 외부접속선으로 부터 데이타를 주어서 제어메모리셀군의 각 제어메모리셀에 데이타를 기억하고 재기억하는 것을 가능하게 한다.
본 발명의 관점에 있어서, 메모리회로가 행렬상태로 배열된 복수의 메모리셀로 구성된 메모리셀어레이; 상기 메모리셀어레이의 행방향 및 열방향의 적어도 하나의 복수개의 내부접속선에 접속되고, 외부로 부터 메모리셀어레이에 대해서 데이타를 교환하는 복수개의 외부접속선과; 상기 메모리셀어레이와 상기 외부접속선과의 사이에 삽입되고, 상기 메모리셀어레이에서의 어떤 고장이 발생한 경우에 두개의 고장 데이타를 보상하도록 제어하는 용장제어회로를 구비한다.
그러나, 외부접속선의 배선수는 내부접속선의 배선수보다 2개 더 적게 설정된다.
그리고, 용장제어회로는 각 외부접속선에 대응해서 설치되어 연속해서 인합한 3개의 내부접속선을 각각 선택적으로 교체하는 복수의 셀렉터로 구성된 셀렉터군과, 셀렉터군의 각 셀렉터의 교체제어를 행하도록 각 외부접속선마다 3값의 데이타-중 1값을 선택적으로 기억하는 복수의 제어메모리셀로 구성된 제어메모리셀군을 구비한다.
본 발명에 따라, 제어메모리셀군의 제어메모리셀에 의해서 외부접속선마다 3값의 데이타중 1값을 선택적으로 셀렉터군의 각 셀렉터로 출력하고, 이 출력에 따라, 셀렉터군의 각 셀렉터는 연속해서 연인접한 3값의 내부접속선을 선택적으로 교체한다.
게다가, 어떤 고가의 레이저장치를 사용할 필요가 없고, 제조공정라인의 설비가격을 저감할 수 있을뿐 아니라 매우 짧은 시간을로 용장회로의 교체를 효율적으로 행할 수 있다.
오히려, 제어메모리셀군의 제어메모리셀의 데이타입력단자는 각각 대응된 외부접속선 또는 내부접속선에 접속된다.
본 발명에 따라, 회로가 청구항4에서와 같이 2비트 구제의 용장기능을 갖는 경우에, 제어메모리셀군의 제어메모리셀로 데이타를 기록시, 메모리셀어레이의 메모리셀에 데이타를 기록하는 경우와 동일한 방법으로, 외부접속선으로 부터 데이타를 주면된다.
그러므로, 전용의 데이타 기록단자를 설치할 필요가 없이, 단자수의 증대를 방지할 수 있다.
오히려, 제어메모리셀군의 제어메모리셀은 세트단자를 갖는 세트기능부 또는 리셋단자를 갖는 리셋기능부로 설치되고, 제어메모리셀의 세트단자 또는 리셋단자는 메모리셀어레이의 행방향 및 열방향의 다른 내부접속선을 제어하는 디코더의 여잉단자에 접속된다.
본 발명에 따라, 제어메모리셀의 세트동작 또는 리셋동작을 어드레스지정용의 디코더의 여잉 단자를 이용해서 행할 수 있고, 전용의 제어회로에 의해서 세트동작 또는 리셋동작을 행하는 경우와 비교해 회로의 효율을 상승시킬 수 있다.
오히려, 제어메모리셀군의 제어메모리셀은 세트단자를 갖는 세트기능부 또는 리셋단자를 갖는 리셋기능부로 설치되고, 제어메모리셀의 세트단자 또는 리셋단자는 전용 디코더의 제어단자에 접속된다.
본 발명에 따라, 제어메모리셀의 세트동작 또는 리셋동작을 전용디코더를 사용해서 행할 수 있고, 당해 전용 디코더에 주는 신호의 관리등, 제어가 이용하게 된다.
오히려, 메모리회로의 각 외부접속선마다 설치된 메모리회로의 데이타제어회로는 메모리셀어레이의 적어도 하나의 출력포트에서 판독 데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서 제어메모리셀군의 제어메모리셀의 데이타입력단자에 주도록 제어용의 값을 발생하는 기대값 비교수단을 구비한다.
본 발명에 따라, 메모리셀어레이의 적어도 하나의 출력포트에서의 판독 데이타가 소정의 기대값에 대해서 불일치인 경우, 기대값비교수단에 의해서 그것을 판단하고, 그결과에 근거해서, 제어메모리셀군의 제어메모리셀의 데이타입력단자에 주어야 할 제어용의 값을 발생할 수 있다.
이 방법에 있어서, 고장 데이타를 자동적으로 검출해서, 메모리회로의 제어를 행할 수 있고, 효율적인 용장교체를 행할 수 있다.
오히려, 메모리회로의 데이타제어회로는 적어도 2종류의 정보, 즉, 기대값 비교수단에 의해 발생된 제어용의 값과 메모리셀어레이의 메모리셀로 기록하기 위한 외부로 부터의 기록데이타를 선택하는 제1선택수단을 구비한다.
본 발명에 따라, 메모리셀 어레이의 메모리셀로의 기록데이타와, 제어메모리셀군의 제어메모리셀로의 제어용의 값을 제1선택수단을 교체하는것으로 용이하게 선택해서 외부접속선으로 줄 수 있고, 제어메모리셀군에 대한 전용의 데이타기록단자를 설치할 필요없이, 단자수의 증대를 방지할 수 있다.
오히려, 메모리회로의 데이타제어회로는 제1선택수단으로 선택된 1종류의 정보를 기억하는 레지스터를 더 구비한다.
이 본 발명에 따라, 제1선택수단으로 선택된 한측의 정보를 레지스터에 의해 보유함으로서 데이타의 취급이 편리하게 된다.
오히려, 제1선택수단은 적어도 3종류의 정보, 즉, 기대값비교수단에 의해 발생된 제어용의 값, 메모리셀어레이의 메모리셀을 위한 외부로 부터의 기록데이타 및 당해 데이타제어회로에 인접한 다른 데이타제어회로로 부터의 출력정보를 선택하도록 구조된다.
이 본 발명에 따라, 복수의 데이타제어회로를 직렬로 접속해서 스캔패스를 형성하는 경우에, 데이타스캔시에는 제1선택수단의 교체에 의해 당해 데이타제어회로에 인접하는 다른 데이타제어회로로 부터의 출력정보를 선택해서 출력한다. 이것에 의해 스캔데이타의 효율적인 공급을 행할 수 있다.
오히려, 메모리회로의 데이타제어회로는 당해 데이타제어회로에 있어서의 레지스터로 부터의 출력정보와 외부로 부터의 테스트 데이타의 적어도 2종류의 정보를 선택하는 제2선택수단을 더 구비한다.
이 본 발명에 따라, 제2선택수단에 의해서, 테스트시의 기록데이타와, 기대값 비교수단으로 부터의 출력정보를 적의 선택해서 외부접속선으로 출력할 수 있다.
이것에 의해, 메모리회로에 상술한 다종류의 정보를 출력하기 위한 각 개별의 전용입력단자를 설치할 필요가 없고, 단자수의 증대를 방지할 수 있다.
오히려, 메모리회로의 각 외부접속선마다 설치된 메모리회로의 데이타제어회로는 메모리셀어레이의 적어도 하나의 출력포트에서의 판독 데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서, 제어메모리셀군의 제어메모리셀의 데이타입력단자에 주어지도록 제어용의 값을 발생하는 기대값 비교수단과, 적어도 2종류의 정보, 즉, 기대값비교수단에 의해 발생된 제어용의 값과 메모리셀어레이의 메모리셀로 부터의 판독데이타를 선택하는 제1선택수단과,적어도 2종류의 정보, 즉, 레지스터로 부터 정보를 출력하고 메모리셀어레이의 메모리셀로 기록을 위한 외부로 부터의 기록데이타를 선택하는 제2선택수단을 구비한다.
본 발명에 따라, 적어도 2종류의 정보, 즉, 기대값비교수단에 의해 발생된 제어용 값과 메모리셀어레이로 부터의 판독 데이타를 선택하는 제1선택수단으로 레지스터에 그것들을 기억하고, 적어도 2종류의 정보, 즉, 메모리셀어레이의 메모리셀에 기록되기 위한 기록 데이타뿐 아니라 레지스터로 부터의 출력정보를 선택하는 제2선택수단으로 외부접속선에 그것들을 출력하는 것이 가능하다.
이것은 메모리회로에 상술된 다종류의 정보를 입력하는 개별의 전용 입력단자를 불필요하게 만든다.
본 발명의 다른 관점에 있어서, 제1선택수단은 적어도 3종류의 정보, 즉, 기대값비교수단으로 발생된 제어용의 값과, 메모리셀어레이의 메모리셀로 부터의 판독 데이타 및 당해 데이타제어회로에 인접한 다른 데이타 제어회로로 부터의 출력정보를 선택하기 위한 방법으로 접속된다.
이 본 발명에 따라, 적어도 3종류의 정보, 즉, 기대값 비교수단에 의해 발생된 제어용의 값, 메모리셀어레이의 메모리셀로 부터의 판독 데이타 및 당해 데이타제어회로에 인접한 다른 데이타 제어회로로 부터의 출력정보를 제1선택수단으로 외부접속선에서 선택출력하는것이 가능하다.
그 이유로, 메모리 회로에서 상술된 다종류의 정보를 출력하는 개변의 전용입력단자를 제공할 필요가 없음으로, 단자수의 증가를 방지할 수 있다.
오히려, 메모리회로의 각 외부접속선마다 설치된 메모리회로의 데이타제어회로는 메모리셀어레이의 적어도 하나의 출력포트에서 판독 데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서 제어메모리셀군의 제어메모리셀의 데이타입력단자에 주도록 제어용의 값을 발생하는 기대값 비교수단; 적어도 2종류의 정보, 즉, 기대값 비교수단에 의해 발생된 제어용의 값 및 메모리셀어레이의 메모리셀로 부터의 용장 데이타를 선택하는 제1선택수단; 제1선택수단에 의해 선택된 정보를 기억하는 제1레지스터; 적어도 2종류의 정보, 즉, 제1레지스터로 부터의 출력정보 및 메모리셀어레이의 메모리셀에 기록되도록 외부로부터 기록 데이타를 선택하는 제2선수단; 제2선택수단에 의해 선택된 정보를 기억하는 제2레지스터를 구비한다.
이 본 발명에 따라, 제1선택수단에 의해서, 적어도 2종류의 다른 정보, 즉, 기대값 비교수단으로 발생된 제어용값과 메모리셀어레이로 부터의 용장데이타를 선택하고, 제2선택수단에 의해서, 제1선택수단 및 레지스터로 부터의 출력정보뿐아니라 메모리셀 어레이로 기록하기 위한 기록데이타를 선택한다.
즉, 1개의 데이타 제어회로로 각 기록 데이타 및 판독 데이타의 양방을 취급함으로, 각 전용회로를 사용하는 경우와 비교해서 회로의 효율을 높일 수 있다.
이 경우에 있어서, 특히, 독출데이타에 고장이 있을 때, 제1선택수단 및 제2선택수단의 교체에 의해서 기대값비교수단으로 발생된 제어용의 값을 메모리회로의 제어메모리군에 주는것이 가능하기 때문에, 용이하게 용장제어를 행할 수 있다.
오히려, 제2선택수단은 다른 3종류의 정보, 즉, 메모리셀어레이의 메모리셀에 기록되기 위한 외부로 부터의 기록데이타, 제1레지스터 및 테스트데이타를 선택하도록 구조된다.
이 본 발명에 따라, 적어도 3종류의 정보, 즉, 메모리셀 어레이의 메모리셀에 기록되기 위한 외부로 부터의 기록 데이타, 제1레지스터로 부터의 출력 정보 및 외부로 부터의 테스트 데이타를 제2선택수단으로 외부접속선에 선택출력하는것이 가능하다.
그 이유로, 메모리 회로에서의 상술된 다종류의 정보를 출력하는 개별의 전용입력단자를 제공할 필요가 없음으로, 단자수의 증가를 방지할 수 있다.
오히려, 제2선택수단은 적어도 다른 3종류의 정보, 즉, 관련있는 데이타제어회로에서의 제1레지스터로 부터의 출력정보, 관련있는 데이타제어회로에 인접한 다른 데이타 제어회로로 부터의 출력 정보 및 메모리셀 어레이의 메모리셀에 기록되기 위한 외부로 부터의 기록 데이타를 선택하기 위한 방법으로 구성된다.
이 본 발명에 따라, 데이타 스캐닝시에 복수의 데이타제어회로를 직렬 접속함으로서 스캔패스를 형성할 때, 제2선택수단의 스위칭으로 당해 데이타제어회로에 인접한 다른 데이타제어회로로 부터 출력정보를 선택출력하는 것이 가능하다.
이것으로 스캔 데이타의 효율적 공급을 할 수 있다.
또한, 당해 스캔 데이타, 당해 데이타제어장치에서의 제1선택수단과 레지스터로 부터의 출력정보 및 메모리셀어레이의 메모리셀에 기록하기 위한 외부로 부터의 기록데이타로서 외부접속선에 선택출력하는 것이 가능하기 때문에, 메모리회로에서의 상술된 다종류의 정보를 출력하는 개별의 전용입력단자를 설치할 필요가 없고, 이와같이, 단자수의 증대를 방지할 수 있다.
오히려, 메모리회로의 각 외부접속선마다 설치된 메모리 회로의 데이타제어회로는 메모리셀어레이의 적어도 하나의 출력포트에서 판독 데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서, 제어메모리셀군의 제어메모리셀의 데이타입력단자에 주도록 제어용의 값을 발생하는 기대값 비교수단; 기대값 비교수단에 있어서, 메모리셀어레이의 메모리셀로 부터의 판독데이타가 소정의 기대값에 대해서 동일한 결과가 얻어졌을 때 상기 제어 메모리셀군의 상기 제어메모리셀에 대해서 상기 3값의 데이타중 제1의 값을 출력하고, 상기 기대값 비교수단에 있어서 상기 메모리셀어레이의 상기 메모리셀로 부터의 상기 판독데이타가 상기 소정의 기대값에 대해서 불일치한 결과가 최초에 얻어졌을 때에 상기 제어메모리셀군의 상기 제어메모리셀에 대해서 상기 3값의 데이타중 제2의 값을 출력하고, 상기 기대값 비교수단에 있어서, 상기 메모리셀어레이의 상기 메모리셀로 부터의 상기 판독 데이타가 상기 소정의 기대값에 대해서 불일치한 결과가 2번째에 얻어졌을 때 상기 제어메모리셀군의 상기 제어메모리셀에 대해서 상기 값의 데이타중 제3의 값을 출력하는 제어 데이타 발생수단을 구비한다.
이 본 발명에 따라, 상기 기대값 비교수단에 의해서로 메모리셀어레이의 적어도 하나의 출력포트에서 판독 데이타가 소정의 기대값에 대해서 붙일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서, 제어메모리셀군의 제어메모리셀의 데이타입력단자에 주도록 제어용의 값을 발생하는 것이 가능하다.
그리고, 그러한 제어용의 값에 근거해, 제어 데이타 발생수단은 2비트 용장기능을 가진 메모리 회로를 정확히 제어할 수 있다.
즉, 기대값 비교수단에 있어서, 메모리셀어레이의 메모리셀로 부터의 판독데이타가 소정의 기대값에 대해서 동일한 결과가 얻어졌을 때 상기 제어메모리셀군의 상기 제어메모리셀에 대해서 상기 3값의 데이타중 제1의 값을 출력할 수 있다.
또한, 상기 기대값 비교수단에 있어서 상기 메모리셀어레이의 상기 메모리셀로 부터의 상기 판독데이타가 상기 소정의 기대값에 대해서 불일치인 결과가 최초로 얻어졌을 때에는 상기 제어메모리셀군의 상기 제어메모리셀에 대해서 상기 3값의 데이타중 제2의 값을 출력할 수 있다.
그리고, 상기 기대값 비교수단에 있어서 상기 메모리셀어레이의 상기 메모리셀로 부터의 상기 판독 데이타가 상기 소정의 기대값에 대해서 불일치인 결과가 2번째로 얻어졌을 때, 이 기대값 비교수단은 상기 제어메모리셀군의 상기 제어메모리셀에 대해서 상기 3값의 데이타중 제3의 값을 출력할 수 있다.
이것으로 2비트의 고장을 쉽게 구제할 수 있다.
오히려, 상기 제어 데이타 발생수단은 상기 기대값 비교수단으로 부터의 출력정보를 기억하기 위한 제1레지스터와, 상기 제1의 레지스터에 기억된 정보 및 상기 기대값 비교수단으로부터의 출력정보가 서로 상기 메모리셀 어레이의 상기 메모리셀로 부터의 상기 판독데이타가 소정의 기대값에 대해서 불일치인 취지의 값을 나타내고 있을 때 불일치인 취지의 값을 출력하는 불일치값 출력수단과, 상기 불일치값 출력수단으로 부터의 출력정보가 기억되는 제2레지스터를 포함한다.
이 본 발명에 따라, 고장의 1번째의 고장검출시에, 제1레지스터에 제어용의 값을 기억하고, 그곳으로 부터 제어메모리셀군에 데이타를 주면 된다
또한, 2번째의 고장검출시에는 불일치값 출력수단으로, 제1레지스터가 이미 불일치인것의 값을 나타내고, 또한 기대값비교수단이 출력정보의 불일치인것의 값을 나타내는 것을 검출하고, 거기로 부터의 출력정보를 제2레지스터에 기억한 후, 메모리회로의 제어메모리셀군에 준다.
이것에 의해, 메모리회로의 2비트의 고장을 용이하게 구제할 수 있다.
오히려, 메모리회로의 데이타제어회로는 적어도 다른 2종류의 정보, 즉, 외부로 부터 주어진 또는 내부에서 발생된 테스트데이타와 상기 제어데이타 발생수단으로 부터의 출력정보를 선택하는 선택수단을 더 구비한다.
이 본 발명에 따라, 선택수단은 적어도 다른 2종류의 정보, 즉, 외부로 부터 주어진 또는 내부에서 발생된 테스트 데이타와 상기 제어데이타 발생수단으로 부터의 출력정보를 외부접속선에 선택출력할 수 있고, 메모리 회로에서의 상술된 다종류의 정보를 출력하는 개별의 전용입력단자를 설치할 필요가 없다.
오히려, 메모리회로의 각 외부접속선마다 설치된 메모리회로의 데이타제어회로는 메모리 회로가 복수의 판독 데이타를 출력하기 위한 방법으로 구성되는 경우에 메모리셀어레이의 메모리셀로 부터의 모든 판독 데이타가 소정의 기대값에 대해서 불일치하는지 일치하는지를 비교판단하고, 그 비교결과에 근거해서 제어메모리셀군의 제어메모리셀의 데이타입력단자에 주어지도록 제어용의 값을 발생하는 기대값 비교수단을 더 구비한다.
이 본 발명에 따라, 메모리셀 어레이의 행방향 및 열방향중 다른 방향의 내부접속선에 고장이 발생한 경우에는 메모리셀 어레이의 행방향 및 열방향중 한방향의 내부접속선의 모두에 고장데이타가 검출되기 때문에, 기대값 비교수단으로 부터의 출력정보와 메모리회로로 부터의 각 판독데이타를 비교하고, 이 비교결과, 모든 데이타가 다르다는 것을 알았을 때, 메모리셀어레이의 행방향 및 열방향중 다른 방향에 고장이 있다는 것을 판단하고, 이후, 다른 측의 내부접속선에 관해서 적절한 교체제어를 용이하게 행할 수 있다.
오히려, 메모리회로의 메모리셀 어레이의 메모리셀의 행방향 및 열방향의 상기 외부접속선에 접속된 메모리회로의 데이타제어회로는 상기 메모리셀어레이의 행방향 및 열방향중 하나의 외부접속선에 접속된 제1제어부와 상기 메모리셀어레이의 행방향 및 열방향중 다른 방향의 외부접속선에 접속된 제2제어부를 구비하고, 상기 제1제어부는 메모리셀어레이의 적어도 하나의 출력 포트에 있어서 판독 데이타가 소정의 기대값과 불일치하는지 일치하는지를 비교판단하고, 그 비교결과에 근거해서, 메모리셀제어군의 제어메모리셀의 데이타입력단자에 주어지도록 제어용의 값을 발생하는 기대값 비교수단과, 상기 기대값 비교수단으로 부터의 출력정보를 기억해서 상기 한측의 외부접속선에 출력하는 제1레지스터를 포함한다.
또한, 제2제어부는 제1제어부의 기대값 비교수단으로 부터의 출력정보를 기억해서 다른측의 외부접속선에 출력하는 제2레지스터를 구비한다.
이 본 발명에 따라, 기대값 비교수단은 제1제어부와 제2제어부로 공용되기 때문에, 회로의 규모를 축소할 수 있다.
오히려, 메모리회로의 상기 복수의 외부접속선에 접속되어 상기 메모리회로의 일단부로 부터 다른 단부로 향하는 방향에 외부접속선을 순차 지정하는 메모리회로의 복수의 외부접속선에 접속된 어드레스지정회로는 미리설정된 연산식에 근거해 일정의 주기를 갖는 의사난수로서의 전주기 계렬데이타를 출력하는 전주기 계렬데이타 출력회로와, 상기 전주기 계렬데이타 출력회로로 부터의 출력정보에 근거해 상기 외부접속선을 순차 지정하는 디코더를 구비한다.
그리고, 상기 디코더는 상기 전주기 계렬데이타 출력회로로 부터의 전주기계절 데이타출력의 순서에 따라 일단으로 부터 다른 단의 방향으로 순차배열된 소정의 출력 비트수의 출력단자와, 상기 입력단자의 상기 입력비트수의 값을 상기 출력단자의 상기 출력비트수의 값으로 변환하는 논리회로부와, 상기 논리회로부와 상기 출력단자의 사이에 접속되어 상기 논리회로부로 부터의 상기 소정의 출력비트수의 신호를 상기 출력단자의 순서로 재배열하는 비트순서변환수단을 구비한다.
이 본 발명에 따라, 전주기 계열데이타 출력회로에 의해서, 미리 설정된 연산식을 근거해서, 일정의 주기를 갖는 의사적인 난수로서의 전주기 계렬데이타를 출력하고, 디코더의 논리회로에 있어서, 입력단자의 입력비트수의 값을 출력단자에 대응하는 출력비트수의 신호로 변환하고, 그후 비트순서 변환배선에 의해서 출력단자의 순서로(이들 신호를) 재배열하는 것이 가능하다.
이것에 의해, 전주기 계열데이타출력회로로 부터의 전주기 계열데이타가 난수임에도 불구하고 그 순서에 따라 일단으로 부터 다른 단의 출력단자의 방향으로 순번대로 출력하는 것이 가능하다.
그러므로, 테스트시등에 있어서 데이타의 인클리먼트 또는 디클리먼트를 용이하게 행할 수 있다.
본 발명의 목적은 고가의 레지저장치를 사용하지 않고, 반도체장치 또는 반도체장치를 포함하는 컴퓨터등과 같은 장치자신에 의해서 테스트를 행함으로서 적절히 용장회로를 교체할 수 있는 메모리회로를 설치하는 것이다.
본 발명의 다른 목적, 특징, 관점 및 이점은 첨부도면을 얻었을 경우, 본발명의 이하 상세한 설명으로 부터 더 명확하게 된다.
[실시예 1]
구성
제1도는 본 발명의 실시예 1의 메모리회로를 나타낸 도면이다.
본 실시예의 메모리회로는 복수의 외부비트선(OBL1-OBL4)에 각각 접속된 제어메모리셀(C11-C14)의 수단으로 셀렉터(SEL1-SEL4)를 제어하고,외부비트선(OBL1-OBL4)과 내부비트선(BL1-BL5)의 대응관계를 교체함으로서 불량을 구제하는 것이다.
구체적으로, 본 실시예의 메모리회로는 복수의 통상 동작용 메모리셀(RAM)(M11-M15, M21-M25, M31-M35,...)이 행렬모양으로 배열함으로서 실현된 일반적인 싱글-포트(RAM)로서의 메모리셀어레이(11)과, 메모리셀어레이(11)의 5본의 내부비트선(내부접속선)(BL1-BL5)에 대해서 데이타를 교환하는 4본의 외부비트선(외부접속선(OBL1-OBL4)와, 메모리셀 어레이(11)의 1본의 내부비트선(BL2) 그자신 또는 내부비트선(BL2)에 접속된 메모리셀(M11-M15, M21-M25, M31-M35,...)에 고장이 발생한 경우에 고장데이타를 보상하기 위한 컬럼용장제어회로(COL-RED-CTRL)(12)로 설치된다.
메모리셀 어레이(11)에 있어서, 메모리셀(M11, M21, M31,...)은 제1내부비트선(BL1)에 접속되고, 메모리셀(M12, M22, M32,...)은 제2내부비트선(BL2)에 접속되고, 메모리셀(M13, M23, M33,...)은 제3내부비트선(BL3)에 접속되고, 메모리셀(M14, M24, M34,...)은 제4내부비트선(BL4)에 접속되고, 메모리셀(M15, M25, M 35,...)은 제5내부비트선(BL5)에 각각 접속된다.
그러나, 메모리셀(M11-M15)은 제1내부워드선(WL1)에 접속되고, 메모리셀(M21-25)은 제2내부워드선(WL2)에 접속되고, 메모리셀(M31-M35)은 제3내부워드선(WL3)에 각각 접속된다.
여기서, 내부비트선(BL1-BL5)의 갯수(5개)를 외부비트선(OBL1-OBL4)의 갯수(4개)보다 많이 설정되는 이유는 고장데이타에 관한 각 내부비트선(BL1-BL4)을 캔슬해서 순차 다른 내부비트선에 교체하기 위해서 미리 예비적 내부비트선(BL5)을 설치할 필요가 있기 때문이다.
그러므로, 예비적 내부비트선(BL5)은 제1내부비트선(BL1)-제4내부비트선(BL4)의 어떠한 고장도 발생하지 않는다면, 예비적 내부비트선(BL5)은 사용되지 않는다.
각 내부비트선(BL1-BL5) 및 각 외부비트선(OBL1-OBL4)은 복수의 신호선(도면에 나타나지 않음)으로 구성되는 것을 포함한다.
예컨데, 일반적인 스태틱(RAM)에서는 반전비트선과 비반전 비트선을 갖지만, 본 발명에서는 일반적으로 비트선이라고 한다.
이 경우에 있어서, 예컨데, 제1내부비트선(BL1)과 제1외부비트선(OBL1)는 2개의 신호선, 즉, 반전비트선과 비반전비트선으로 구성된다.
동일방법으로, 멀티포트(RAM)는 복수의 포트에 대해서 비트선에 관련된 신호선을 갖고, 일반적으로 그들은 내부비트선(BL1-BL5) 또는 외부비트선(OBL1-OBL4)으로 불려진다. 예컨대, 1개의 기록전용포트와 2개의 판독적용포트를 갖는 3포트(RAM)에 있어서, 내부비트선(BL) 또는 외부비트선(OBL1-OBL4)은 적어도 3개의 신호선으로 각각 구성되고, 또한 각 포트에 대해서 (RAM)이 반전비트선 및 비반전비트선을 갖는 경우에는 6개의 신호선으로 구성된다. 그러나, 이들 신호선은 제1도에서 편의상 1개의 신호선으로 나타난다. 그리고, 용장제어회로(12)는 외부비트선(OBL1-OBL4)에 대해서 서로 인접한 내부비트선(BL1-BL5)를 선택해서 접속하는 셀렉터(SEL1-SEL4)으로 구성된 셀렉터군(16)과 각 셀렉터(SEL1-SEL4)에 있어서 선택에 관해서 지시를 주기위한 4개의 제어메모리셀(C11-C14)로 구성된 제어메모리셀(17)로 구성된다.
셀렉터군(16)에서의 각 셀렉터(SEL1-SEL4)는 트렌지스터등의 반도체소자가 사용된 릴레이이고, 제어메모리셀군(17)의 각 제어메모리셀(C11-C14)에 기억된 값이 0일 때, 각 셀렉터(SEL1-SEL4)에 미리 대응된 내부비트선(BL1-BL4)에 접속을 위한 하위비트측의 단자에 교체접속하고, 제어메모리셀(17)군의 각 제어메모리셀(C11-C14)에 기억된 값이 1일 때, 각 셀렉터(SEL1-SEL4)에 미리 대응된 것보다 상위비트측에 인접하는 내부비트선(BL2-BL5)에 접속을 위한 상위비트측의 단자에 교체접속하도록 구성된다.
그러한 구성에 의해, 센렉터군(16)는 후에 설명된 각 제어메모리셀(C11-C14)에 기억된 값에 의존해서, 고장데이타를 갖는 내부비트선(BL1-BL4)과 이것에 대응된 외부비트선(OBL1-OBL4)과의 접속을 풀고, 동시에 당해 고장데이타를 갖는 내부비트선(BL1-BL4)를 경계로서 하위비트측에 배열된 외부비트선을 이것에 대응된 내부비트선에 접속하고, 또한 당해 고장데이타를 갖는 내부비트선(BL1-BL4)를 경계로서 상위비트측에 배열된 외부비트선을 당해 각 외부비트선에 대응된 내부비트선(BL1-BL4)에 순차 교체접속하는 기능을 갖는다.
제어메모리셀군(17)의 각 제어메모리셀(C11-C14)는 리셋기능이 설치된 1비트의 레지스터리고, 그 리셋단자는 리셀신호선(RED-RESET)에 일반적으로 접속된다.
그러나, 각 제어메모리셀(C11-C14)은 워드선(RWL1)이 작동될 때, 각 입력단자로 주어진 데이타를 기억하도록 구성된다.
그리고, 제1제어메모리셀(C11)의 데이타입력단자는 제1외부비트선(OBL1)에 접속되고, 제2제어메모리셀(C12)의 데이타 입력단자는 제2외부비트선(OBL2)에 접속되고, 제3제어메모리셀(C13)의 데이타입력단자는 제3외부비트선(OBL3)에 접속되고, 제4제어메모리셀(C14)의 데이타입력단자는 제4외부비트선(OBL4)에 각각 접속된다.
그러나, 각 제어메모리셀(C11-C14)의 데이타출력단자는 각각에 대응하는 셀렉터(SEL1-SEL4)의 교체신호입력단자에 접속된다.
그리고, 각 제어메모리셀(C11-C14)는 각 외부비트선(OBL1-OBL4)으로 주어진 데이타를 근거해서, 고장데이타를 갖는 내부비트선(BL1-BL4)을 경계로서 하위비트측에 배열된 외부비트선(OBL1-OPBL4)에 관해서 값 0을 기억하고, 고장데이타를 갖는 내부비트선(BL1-BL4)을 경계로서 상위비트측에 배열된 외부비트선(OBL1-OBL4)에 관해서 값 1을 기억한다.
각 제어메모리셀(C11-C14)에 관해서, 메모리셀 어레이(11)의 각 메모리셀(M11-M15, M21-M25, M31-M35,...)과 유사한 메모리셀이 사용되고, 또한 전기적으로 프로그램가능한 ROM용을 사용해도 된다.
메모리셀 어레이(11)가 기록전용포드과 판독전용포트를 개별적으로 갖는 경우, 제어메모리셀(C11-C14)은 기록포트의 비트선에 접속되어야 한다.
동작
상기 구성의 메모리회로의 동작을 설명한다.
예컨데, 제2내부비트선(BL2)의 단선 또는 쇼트등의 고장이 발생한 경우 또는 제2내부비스선(BL2)에 접속된 메모리셀(M12, M22, M32,...)에서의 어떠한 고장이 발생한 경우, 제1도에 나타난바와 같이, 셀렉터(SEL1-SEL4)는 제1외부비트선(OBL1)과 제1내부비트선(BL1), 제2외부비트선(OBL2)과 제3내부비트선(BL3), 제3외부비트선(OBL3)과 제4내부비트선(BL4), 제4외부비트선(OBL4)과 제5내부비트선(BL5)이 대응하도록 교체된다.
이 교체는 제어메모리셀(C11-C14)에 대해서 0, 1, 1, 1의 각 기록에 의해 행해진다.
통상 동작용 메모리셀(M11-M15, M21-M25, M31-M35,...)이 외부비트선(OBL1-OBL4)로 부터 액세스되기 때문에, 제2내부비트선(BL2)에 관한 고장은 외부로 부터 관측되지 않고, (메모리회로는)마치 고장이 없는 메모리회로처럼 동작할 수 있다.
제어메모리셀군(17)의 모든 제어메모리셀(C11-C14)의 리셋후에, 통상 동작용 메모리셀셀(M11-M15, M21-M25, M31-M35,...)이 테스트되고, 만약 어떠한 고장이 검출되면, 상기 설명된바와 같이 셀렉터(SEL1-SEL4)를 교환해서 불량을 구제한다.
이 방법에서, 어떠한 레이저 장치를 사용하지 않고도 반도체 시스텝의 고장데이타를 용이하게 구제할 수 있고, 제1의 종래기술 및 제2의 종래기술과 비교해서 제조가격을 저감할 수 있다.
[실시예 2]
구성
제2도는 본 발명의 실시예 2의 메모리회로를 나타낸 도면이다.
제2도에 있어서, 실시예 1에서와 동일기능을 갖는 요소에 관해서는 동일부호를 붙인다.
본 실시예의 메모리회로는 외부비트선(OBL1-OBL4)에 접속된 제어메모리셀(C11-C14)로 셀렉터(SEL-SEL4)를 제어하고, 외부비트선(OBL1-OBL4)과 내부비트선(BL1-BL5)과의 대응관계를 교체함으로 불량을 구제하는 점에 있어서 실시예 1와 동일하지만, 제어메모리셀군(17)의 접속배치는 실시예 1와 다르다.
즉, 메모리셀군(17)은 셀렉터군(16)보다도 메모리셀 어레이(11)측에 배치되고, 제1제어메모리셀(C11)의 데이타입력단자는 제어메모리셀군(17)의 제1내부비트선(BL1)에 접속되고, 제2제어메모리셀(C12)의 데이타입력단자는 제2내부비트선(BL2)에 접속되고, 제3제어메모리셀(C13)의 데이타입력단자는 제3내부비트선(BL3)에 접속되고, 제4제어메모리셀(C14)의 데이타입력단자는 제4내부비트선(BL4)에 각각 접속된다.
다른 구성은 실시예 1와 동일하기 때문에 그 설명은 생략한다.
동작
상기 구성의 메모리회로의 동작을 설명한다.
예컨데, 제2 내부비트선(BL2)의 단선 또는 쇼트등의 어떤 고장이 발생한 경우 또는 제2내부비트선(BL2)에 접속된 메모리셀(M12, M22, M32,...)에서의 어떤 고장이 발생한 경우, 제2도에 나타난바와 같이, 셀렉터(SEL1-SEL4)는 제1외부비트선(OBL1)과 제1내부비트선(BL1), 제2외부비트선(OBL2)과 제3내부비트선(BL3), 제3외부비트선(OBL3)과 제4내부비트선(BL4), 제4외부비트선(OBL4)과 제5내부비트선(BL5)이 대응하도록 교체된다.
이 교체는 제어메모리셀(C11-C14)에 대해서 0, 1, 1, 1의 각 기록에 의해 행해진다.
바림직한 제어메모리셀(C11-C14)은 리셋기능이 설치된 것을 사용한다.
이것은 리셋기능이 없는 제어메모리셀을 사용하는 경우에 제어메모리셀에 기록하는 것이 불가능하게 되기 때문이다.
만약, 리셋기능이 없으면, 예컨데, 제2도의 상태에서 전원을 OFF한 후 전원을 ON 했을 때, 제어메모리셀(C11-C14)에 0, 1, 1, 1이 설정되고, 제2 제어메모리셀(C12)은 어떤 외부비트선(OBL1-OBL4)에도 접속되지 않고, 이후의 동작시에 항상 제2도의 상태에 이르게 한다.
그러므로, 제2메모리셀(C12)에 0을 설정하는 수단이 없고, 적절한 용장회로의 교체를 행하는 것이 불가능하게 된다.
그러한 상황을 고려해서 제2도의 상태에서 제2제어메모리셀(C12)에 0을 설정하고 싶은 경우는, 리셋신호선(RED-RESET)으로 부터 리셋신호를 공급하면 된다.
리셋후의 동작은 제1회로와 동일하기 때문에 그설명은 생략한다.
또한, 본 실시예는 어떤 레이저장치를 사용하지 않고도 반도체시스템의 고장데이타를 용이하게 구제할 수 있으며, 제1종래기술 및 제2종래기술과 비교해서 제조가격을 저감할 수 있다.
[실시예 3]
구성
제3도는 본 발명의 실시예 3의 메모리회로를 나타낸 도면이다.
제3도에 있어서, 실시예 2와 동일의 기능을 갖는 소자에 관해서는 동일 부호를 붙인다.
본 실시예의 메모리회로는 외부비트선(OBL1-OBL4)에 접속된 제어메모리셀(C11-C14)로 셀렉터(SEL1-SEL4)를 제어하고, 외부비트선(OBL1-OBL4)과 내부비트선(BL1-BL5)과의 대응관계를 교체함으로 불량을 구제하는 점에 있어서 실시예 1와 동일하지만, 셀렉터군(16)의 셀렉터를 교체하는 의사표시로서 용장 인에이블신호를 송신할 수 있도록 구성되는 점에 있어서는 실시예 2와 다르다.
즉, 2입력 논리적(AND)회로(18a-18d)는 각 제어메모리셀(C11-C14)의 데이타출력단자와 각 셀렉터(SEL1-SEL4)의 교체신호입력단자와의 사이에 각각 삽입된다.
구체적으로, 각 2입력 논리적(AND)회로(18a-18d)의 출력단자는 대응하는 셀렉터(SEL1-SEL4)의 교체신호입력단자에 접속되고, 각 논리적회로(18a-18d)의 한측의 입력단자는 대응하는 제어메모리셀(C11-C14)의 데이타출력단자에 접속되고, 각 논리적회로(18a-18d)의 다른 측의 입력단자는 용장 인에이블신호가 공급되는 용장 인에이블신호선(RED-EN)에 접속된다.
다른 구성은 실시예 1와 동일하기 때문에 그 설명은 생략한다.
동작
상기 구성의 메모리회로의 동작을 설명한다.
첫째, 셀렉터군(16)의 셀렉터군(SEL1-SEL4)의 초기단계에 있어서, 각 셀렉터(SEL1-SEL4)는 리셋신호선(RED-RESET)로 부터 리셋신호를 공급하고 또는 용장 인에이블 신호선(RED-EN)으로 부터 데이타 0을 줌으로서 0측에 교체된다.
그리고, 예컨데, 제2내부비트선(BL2)의 단선 또는 쇼트의 어떤 고장이 발생한 경우 또는 제2내부비트선(BL2)에 접속된 메모리셀(M12, M22, M32,...)에서의 어떤 고장이 발생한 경우, 용장 인에이블신호선(RED-EN)으로 부터 1이 공급되고, 동시에 외부비트선(OBL1-OBL4)은 각 제어메모리셀(C11-C14)에 고장 데이타에 대응하는 데이타를 공급하지만, 논리적회로(18a-18d)는 제어메모리셀(C11-C14)의 값과 용장 인에이블신호선(RED-EN)로 주어진 데이타 1와의 논리적을 연산해서, 셀렉터군(16)의 셀렉터(SEL1-SEL4)을 교체한다.
구체적으로, 제3도에 나타난바와 같이, 셀렉터(SEL1-SEL4)는 제1외부비트선(OBL1)과 제1내부비트선(BL1), 제2외부비트선(OBL2)과 제3내부비트선(BL3), 제3외부비트선(OBL3)과 제4내부비트선(BL4), 제4외부비트선(OBL4)과 제5내부비트선(BL5)이 각각 대응하도록 교체된다.
이 교체는 제어메모리셀(C11-C14)에 대해서 0, 1, 1, 1의 각 기록에 의해 행해진다.
또한, 본 발명은 어떤 레이저장치를 사용하지 않고도 반도체시스템의 고장데이타를 용이하게 구제할 수 있고, 제1종래기술 및 제2종래기술과 비교해서 제조가격을 저감할 수 있다.
본 실시예에 있어서, 제1, 실시예 2와 다른 용장 인에이블신호선(RED-EN)에 주어지게 용장 인에이블신호를 조정함으로서 제어메모리셀군(17)의 각 제어메모리셀(C11-C14)의 값에 관계없이 독립해서 셀섹터군의 각 셀렉터(SEL1-SEL4)를 교체하는 것이 가능하다.
그러므로, 메모리셀 어레이(11)의 각 메모리셀(M11-M15, M21-M25, M31-M35,...)뿐 아니라 각 제어메모리셀(C11-C14)자신도 용이하게 테스트 될 수 있다.
[실시예 4]
구성
제4도는 본 발명의 실시예 4의 메모리회로를 나타낸 단면도이다.
제4도에 있어서, 실시예 3와 동일기능을 갖는 소자는 동일부호를 붙인다.
본 실시예의 메모리회로는 내부비트선(BL1-BL5)의 고장을 최대 2개까지 구제할 수 있도록 실행되고, 그 목적으로, 내부비트선(BLO-BL5)의 개수(6개)는 제4도에 나타난바와 같이, 외부비트선(OBL1-OBL4)의 개수(4개)보다 2개 더 많게 설정된다.
제5도는 메모리셀 어레이(11)의 내부구성을 나타낸 회로도이고, 각 메모리셀(M00-M05, M10-M25, M30-M35,...)은 보상형 비트선방식의 일반적인 스태틱 RAM으로 구성된다.
그리고, 제4도에 나타난바와 같이, 컬럼용장제어회로(12)는 4개의 3접점형 셀렉터(SEL1-SEL4)로 구성된 셀렉터군(16)과, 8개의 1비트 제어메모리셀(C11-C14, C21-C24)로 구성된 제어메모리셀군으로 구성된다.
셀렉터군(16)의 각 셀렉터(SEL1-SEL4)는 대응하는 외부비트선(OBL1-OBL4)에 접속되고, 연속해서 접속한 3개의 내부비트선(BLO-BL5)를 각각 선택적으로 교체하도록 구성된다.
구체적으로, 각 셀렉터(SEL1-SEL4)의 교체신호입력단자에 0이 입력된 경우, (각 셀렉터(SEL1-SEL4)는)당해 외부비트선(OBL1-OBL4)에 대응된 상대적으로 중앙에 위치된 내부비트선(BL1-BL4)에 접속되고, 교체신호입력단자에 1이 입력된 경우, 당해 외부비트선(OBL1-OBL4)에 대응된 내부비트선(BL1-BL4)보다 상대적으로 상위비트측에 위치된 내부비트선(BL0-BL4)에 접속되며, 교체신호입력단자에 10이 입력된 경우, 당해 외부비트선(OBL1-OBL4)에 대응된 내부비트선(BL1-BL4)보다 상대적으로 상위비트측에 위치된 내부비트선(BL2-BL5)에 접속된다.
제어메모리셀군(17)의 제어메모리셀(C11-C14, C21-C24)중에서, 제어메모리셀(C11-C21)은 제1외부비트선(OBL1)에 접속되어 쌍을 형성하고, 제1셀렉터(SEL1)의 교체신호입력단자에 대해서 주어지도록 2비트 데이타를 기억한다.
제어메모리셀(C12, C22)은 제2외부비트선(OBL2)에 접속되어 쌍을 형성하고, 제2셀렉터(SEL2)의 교체신호입력단자에 대해서 주어지도록 2비트 데이타를 기억한다.
제어메모리셀(C13, C23)은 제3외부비트선(OBL3)에 접속되어 쌍을 형성하고, 제3셀렉터(SEL3)의 교체신호입력단자에 대해서 주어지도록 2비트데이타를 기억한다.
제어메모리셀(C14, C24)은 제4외부비트선(OBL4)에 접속되어 쌍을 형성하고, 제4셀렉터(SEL4)의 교체신호입력단자에 대해서 주어지도록 2비트데이타를 기억한다.
그러나, 제어메모리셀(C11-C14, C21-C24)는 워드선(RWL1, RWL2)가 작동됐을 때, 대응하는 외부비트선(OBL1-OBL4)에 의해 주어진 데이타를 기억하도록 구성된다.
또한, 제어메모리셀(C11-C14, C21-C24)은 리셋신호선(RED-RESET)으로 부터의 리셋신호로 리셋된다.
각 외부비트선(OBL1-OBL4)에 각 쌍으로서 접속된 2비트제어메모리셀(C11, C21), (C21, C22), (13, 23), (14, 24)은 (0, 0), (0, 1), (1, 0), (1, 1)의 4종류의 데이타를 기록할 수 있도록 구성되지만, (0, 0), (0, 1), (1, 0)의 3데이타만이 셀렉터군(16)의 각 셀렉터(SEL1-SEL4)의 교체제어용에 사용되고, (1, 1)은 무시된다.
제6도는 본 실시예의 용장 제어회로를 나타낸 회로도이다.
제6도에 나타난바와 같이, 외부비트선(OBL1-OBL4)은 비반전외부비트선(OBIT1-OBIT4)과 반전외부비트선(OBIT1B-OBIT4B)으로 구성된다.
예컨데, 외부비트선(OBL1)은 비반전 외부비트선(OBIT1)과 반전 외부비트선(OBIT1B)으로 이루어져 있다.
유사하게, 내부비트선(BL0-BL5)은 비반전 내부비트선(BITO-BIT5)과 반전내부비트선(BITOB-BIT5B)으로 구성된다.
예컨데, 내부비트선(BL1)은 비반전 내부비트선(BIT1)과 반전 내부비트선(BIT1B)으로 이루어져 있다.
셀렉터(SEL1-SEL4)는 6개의 트랜지스터와 1개의 NOR회로로 구성되고, 각 셀렉터(SEL1-SEL4)은 2개의 제어메모리셀(C11-C14)에 의해 제어된다.
구체적으로, 예컨데, 셀렉터(SEL1)는 제6도에 나타난바와 같이, 2비트 제어메모리셀(C11, C21)에 의해 제어된다.
당해 제어메모리셀(C11, C21)에 (0, 0)이 설정된 경우, 이것에 대응된 셀렉터(SEL1)의 NOR회로의 출력은 1로 되고, 이 NOR회로에 의해 제어된 일부의 트랜지스터의가 도통하는것에 의해, OBIT1과 BIT1, OBIT1B과 BIT1B이 각각 서로 접속된다.
또한, 만약 당해 제어메모리셀(C11, C12)이 (0, 1)로 세트되면, OBIT1과 BIT2, OBIT1B과 BIT2B가 접속된다.
여기서, 제7도는 본 실시예의 메모리회로의 일반적인 구조를 나타낸 회로도이다.
여기에서는 메모리셀 어레이(11)와 컬럼용장제어회로(12)가 각각 2개씩 설치된다.
또한, 제7도에서의 부호(21)은 2개의 기록소자 및 감지 증폭기(WD SA)를 나타내고, 부호(22)는 2개의 컬럼 셀렉터(COL-SEL)를 나타내며, 이것들은 각 컬럼용장제어회로(12)에 각각 1:1로 대응된다.
그리고, 각 컬럼용장제어회로(12)에 대한 제어데이타는 각 비트의 기록데이타입력단자(DI1, DI2)로 부터 입력되도록 구성된다.
또한, 부호(23)은 메모리셀 어레이(11)의 워드선을 교체하는 로우 디코더(워드선 디코더 : ROW-DEC)이고, 부호(24)는 메모리셀 어레이(11)의 비트선을 교체하기 위한 컬럼디코더(비트선 디코더 : COL-DEC)이고, ROW-EN은 용장 인에이블신호이고, COL-ADDR 및 ROW-ADDR은 어드레스 지정신호이고, RED-EN은 예컨데, 제3도에 나타난 실시예 3에서 처럼 셀렉터군(16)의 셀렉터를 교체하는 의사표시로서 용장 인테이블신호를 송신할 수 있을 때, 사용된 용장 인에블신호선이다.
용장 인에이블신호선(RED-EN)은 제4도의 구성에서는 특히 요구되지 않으므로, 생략해도 된다.
동작
상기 구성의 메모리회로의 동작을 설명한다.
예컨데, 제2 내부비트선(BL2) 및 제3 내부비트선(BL3)의 2개의 내부비트선에 단선 또는 쇼트등의 고장이 발생한 경우 또는 내부비트선(BL2, BL3)에 접속된 메모리셀(M12, M13, M22, M23, M32, M33,...)에서의 어떤 고장이 발생한 경우, 제4도에 나타난바와 같이, 제1외부비트선(OBL1)과 0번째 내부비트선(BL0), 제2외부비트선(OBL2)과 제1내부비트선(BL1), 제3외부비트선(OBL3)과 제4내부비트선(BL4), 제4외부비트선(OBL4)과 제5내부비트선(BL5)이 대응되도록 셀렉터(SEL1-SEL4)가 교체된다.
이 교체는 외부비트선(OBL1-OBL4)를 통해 각 제어메모리셀(C11, C21), (C12, C22), (C13, C23), (C14, C24)에 대해서 0, 1, 0, 1, 1, 0, 1, 0를 각각 기록하기 위해 행해진다.
이 방법으로, 어떤 레이져장치를 사용하지 않고도 내부비트선 2개의 고장 데이타를 용이하게 구제할 수 있으며, 제1종래기술 및 제2종래기술과 비교해 제조가격을 저감할 수 있다.
[실시예 5]
구성
제8도는 본 발명의 실시예 5의 메모리회로를 나타낸 도면이다.
제8도에 있어서, 실시예 4와 동일기능을 갖는 소자에 대해서는 동일부호를 붙인다.
이 실시예의 메모리회로는 1개의 컬럼용장제어회로(12)에 대해서 복수(제8도에서는 2개)의 컬럼셀렉터를 할당한 것이다.
즉, 각 컬럼용장제어회로(12)에 대한 제어데이타는 2쌍의 기록데이타입력단자(DI1, DI2), (DI3, DI4)로 부터 입력되고, 메모리셀 어레이(11)로 부터의 판독 데이타는 서로 인접한 2쌍의 데이타판독단자(D01, D02), (D03, D04)로 부터 출력된다.
다른 구성은 실시예 4와 유사하며, 특히, 컬럼용장제어회로(12) 및 메모리셀 어레이(11)의 구성에 대해서는 제4도에 나타난것과 동일하다.
그래서, 그 구성의 설명은 여기서 반복되지 않는다.
동작
상기 설명된바와 같이 구성된 메모리회로의 동작을 설명한다.
예컨데, 어떤 고장데이타가 DI1과 DI2에 대응하는 메모리셀 어레이(11)에 존재하고, 이것을 구제하도록 DI1로 부터 제4도에 나타난 제어메모리셀(C11, C21), (C12, C22)에 대해서 (0, 1), (0, 1)을 기록하고, 동시에, DI2로 부터 제4도에서의 제어메모리셀(C13, C23), (C14, C24)에 대해서(1, 0), (1, 0)을 기록한다.
이후의 동작은 실시예 4와 동일하기 때문에 설명을 생략한다.
또한, 이 실시예에 있어서, 어떤 레이저장치를 사용하지 않고도 내부비트선 2개의 고장데이타를 용이하게 구제할 수 있으며, 제1종래기술 및 제2종래기술과 비교해 제조가격을 저감할 수 있다.
[실시예 6]
제9도는 본 발명의 실시에 6의 메모리회로를 나타낸 도면이다.
본 실시예의 메모리회로는 1개의 컬럼셀렉터(22)에 대해서 복수(제9도에서는 2개)의 용장제어회로(12c)를 할당한 것이다.
즉, 서로 인접한 2개의 컬럼 용장제어회로(12)에 대한 제어데이타는 1개의 기록 데이타입력단자(DI1)로 부터 입력되고, 어느 컬럼용장제어회로(12)에 제어데이타를 기록하는가는 컬럼어드레스제어신호(COL-ADDR)로 제어된다.
그러나, 메모리셀 어레이(11)로 부터의 판독데이타는 1개의 판독단자(DI1)로 부터 출력된다.
다른 구성은 실시예 5와 유사하고, 특히, 메모리셀 어레이(11) 및 컬럼용장 제어회로(12)의 구성은 제4도에 나타난것과 동일하다.
그래서 그 구성의 설명을 생략한다.
또한, 이 실시예에 있어서도 어떤 레이저장치를 사용하지 않고 내부비트선 2개의 고장데이타를 용이하게 구제할 수 있으며, 제1종래기술 및 제2종래기술과 배교해 제조가격을 저감할 수 있다.
[실시예 7]
제10도는 본 발명의 실시예 7의 메모리회로를 나타낸 도이다.
본 실시예의 메모리회로는 컬럼용장제어회로(12)를 제어하기 위한 워드선(RWL1, RWL2)의 선택회로로서 통상 동작용 로우 디코더(23)의 여잉 비트부분을 유용한 것이다.
즉, 비록 로우디코더(23)의 출력단자가 논리상 27=128비트를 갖더라도, 이용할 수 있는 메모리셀 어레이(11)의 내부워드선이 120워드이면, 거기에 8비트의 여잉비트가 존재한다.
그래서, 회로의 낭비를 경감해야만하고, 로우 디코더(23)의 출력단자중 127번지 및 128번지(예컨데, 프리디코더등)는 원드선(RWL1, RWL2)에 할당된다.
다른 구성은 실시예 4와 유사함으로 그 구성의 설명을 생략한다.
또한, 이 실시예에 있어서도 어떤 레이저장치를 사용하지 않고 내부비트선 2개의 고장데이타를 용이하게 구제할 수 있으며, 제1종래기술 및 제2종래기술과 비교해 제조가격을 저감할 수 있다.
[실시예 8]
구성
제11도는 본 발명의 실시예 8라도 제1도에 나타난바와 같이,용장도 1의 컬럼용장제어회로를 갖는 메모리회로에 관한 데이타제어회로(29)(제어메모리셀용 데이타발생회로)를 나타낸 도이다.
이 실시예의 데이타제어회로(29)는 제1도에 나타난 메모리회로의 각 외부비트선(OBL1-OBL4)마다 설치되고, 1개의 배타적 논리함(Ex, OR)회로(31), 1개의 논리적(AND)회로(32), 1개의 플립플롭(33) 및 1개의 셀렉터(34)(제1선택수단)를 구비한다.
배타적 논리함회로(31) 및 논리적회로(32)는 각 출력포트(D01-D04)에서의 판독 데이타가 외부로 부터 주어진 소정의 기대값 신호(EXP)와 불일치하는지 아니면 일치하는지를 비교판단하고, 그 비교값에 근거해서, 제어 메모리셀군의 제어메모리셀의 데이타입력단자에 주어지도록 제어용의 값(PF)을 발생하는 기대값비교수단으로서 기능한다.
배타적 논리합회로(31)의 한 단자는 기대값신호(EXP)가 주어진 기대값입력단자에 접속되지만, 다른 단자는 메모리회로(30)의 각 출력포트(D01)에 접속된다.
논리적회로(32)의 한 단자는 비교 인에이블신호(CMPEN)가 주어진 비교 인에이블신호입력단자에 접속되지만, 다른 단자는 배타적 논리합회로(31)의 출력단자에 접속된다.
플립플롭(33)은 리셋기능이 설치되어, 외부로 부터의 리셋신호(FF-RESET)에 의해 세트된다.
그러나, 플립플롭(33)의 데이타입력단자(D)는 데이타귀환용의 논리합(OR)회로(35)를 통해서 논리적회로(32)의 출력단자에 접속된다.
플립플롭(33)은 논리적회로(32)로 부터의 출력이 1된 후, 만약 논리합회로(35)의 데이타귀환에 의해 리셋신호(FF-RESET)로 리셋하지 않으면, 값 1을 보유한다.
플립플롭(33)은 비동기 리셋형이나 동기 리셋형이어도 된다.
제11도에서의 부호(T)는 클럭신호를 나타낸다.
셀렉터(34)의 0측입력단자는 외부로 부터 기록 데이타 입력단자(XDI1-XDI4)가 접속되지만, 1측 입력단자는 플립플롭(33)의 데이타 입력단자(Q)가 접속된다.
그리고, 외부로 부터의 셀렉터신호(SELCTR)에 근거해서, 외부로 부터의 기록데이타와 배타적 논리합회로(31) 및 논리적회로(32)로 부터의 제어용의 값(PF)을 선택하는 기능을 갖는다.
동작
상기 구성의 데이타제어회로(29)의 동작을 설명한다.
첫째, 리셀신호(FF-RESET)로 플립플롭(33)을 0으로 리셋한다.
다음에, 내부비트선을 순서대로(BL1으로 부터 BL4로 교체해서, 배타적 논리합회로(31)는 기대값 신호(EXP)와 각 데이타출력(D01-D04)을 비교하고, 만약 그것들이 다른 경우에는 제어용의 값(PF)으로서 1을 출력한다. 이 상태에서, 비교 인에이블신호(OMPEN)가 1일 때, 클럭(T)이 주어지면, 플립플롭(33)에서는 1이 세트된다.
셀렉터신호(SELCTRL)가 1로 주어지면, 각 D01-D04를 통해서, 제1도에 나타난 제어메모리셀군(17)의 각 제어메모리셀(C11-C14)에 값 1이 기록된다.
반대로, 각 내부비트선(BL0-BL5)에 고장데이타가 존재한 경우, 각 제어메모리셀(C11-C14)은 값 0을 보유한다.
그러한 제어메모리셀(C11-C14)의 값에 따라, 셀렉터군(16)의 셀렉터(SEL1-SEL4)는 소정의 선택교체를 행한다.
예컨데, 제1도에 나타난 내부비트선(BL2)의 고장 또는 통상 메모리셀(M12, M22, M32,...)의 고장의 경우, 각 제어메모리셀(C11-C14)에 0, 1, 1, 1이 기록된다.
이와같이, 적절한 용장회로의 교체를 행할 수 있다.
테스트시의 메모리셀 어레이(11)의 기록 데이타는 셀렉터신호(SELCTRL)=0의 상태에서 기록 데이타 입력단자(XDI1-XDI4)로 부터 주어져도 된다.
본 실시예에 있어서도 레이져장치를 사용하지 않고 1개의 내부비트선에 관한 고장데이타를 용이하게 구제할 수 있으며, 제1종래기술 및 제2종래기술과 비교해서 제조가격을 저감할 수 있다.
[실시예 9]
구성
제12도는 본 발명의 실시예 9의 데이타제어회로(29)(제어메모리셀용 데이타발생발생회로)를 나타낸 도이다.
제12도에 있어서, 실시예 8와 동일 기능을 갖는 소자에 관해서는 동일부호를 붙인다.
본 실시예의 데이타제어회로(29)는 기대값 비교수단으로 부터의 출력정보를 기억하기 위한 플립플롭를 기록데이타의 기억용에 사용가능하게 한 것이고, 또한, 복수의 데이타제어회로(29)가 직렬접속되어 제13도에 나타난 바와 같이, 스캔패스를 형성하는 것이다.
즉, 각 데이타제어회로(29)는 실시예 8에서 설명된 것과 동일의 기대값 비교수단으로서의 배타적 논리합회로(31) 및 논리적회로(32)와, 논리적회로(32)의 출력단자에 데이타귀환용의 1개의 논리합회로(35)를 통해서 접속된 리셋신호입력용의 1개의 논리적회로(41)와, 논리적회로(41)로 부터의 신호와 후에 설명하는 시프트인 신호(SI)와 기록데이타입력단자(XDIi)로 부터 입력된 기록 데이타의 3종류의 정보를 선택해서 출력하는 제1선택수단(42)과, 제1선택수단(42)으로 부터의 출력정보를 기억하는 1개의 플립플롭(43)과, 플립플롭(43)으로 부터의 출력정보와 외부로 부터의 테스트데이타(메모리테스트시의 기록 데이타)(TD)의 2종류의 정보를 선택하는 제2선택수단(44)를 구비한다.
논리적회로(41)는 플립플롭(43)이 리셋기능없이 사용되는 경우, 플립플롭(43)에 0리셋을 행하도록 설계되고, 만약 리셋신호(FF-RESET)로서 0이 입력되면, 논리적회로(35)로 부터의 값에 관계없이 0을 출력하는 기능을 갖는다.
제1셀렉터수단(42)은 셀렉터(42a, 42b)로 구성된다.
1개의 셀렉터(42a)의 1측 입력단자는 논리적회로(41)의 출력단자에 접속되고, 시프트인 신호(SI)는 0측 입력단자에 입력된다.
여기에, 시프트인 신호(SI)는 제13도에 나타난 스캔패스에 있어서, 최고 전단의 데이타제어회로(29a)에 관해서는 외부로 부터의 신호를 언급하고, 다음단(상위비트측)이후의 데이타제어회로(29b-29d)에 관해서는 상대적으로 전단측(하위비트측)에 인접한 데이타제어회로로 부터 주어진 데이타를 언급한다.
다른 셀렉터(42b)의 1측 입력단자는 한측(42a)의 셀렉터의 출력단자에 접속되지만, 0측 입력단자는 기록데이타 입력단자(XDIi)에 접속된다. 양 셀렉터(42a, 42b)는 외부로 부터의 소정의 신호(SINHDO, SM)에 근거해서 각각 선택교체를 행한다.
플립플롭(33)의 데이타입력단자는 다른 측의 셀렉터(42b)의 출력단자에 접속된다.
또한, 플립플롭(33)의 데이타출력단자(Q)는 제2선택수단(44)에 전송되고, 또한 상대적으로 다음 단에 위치된 데이타제어회로(29)에 송신하기 위한 시프트아웃 신호(S0)를 출력한다.
제2선택수단(44)은 1개의 셀렉터로 구성되고, 외부로 부터의 테스트 데이타는 0측 입력단자에 입력되지만, 1측 입력단자는 플립플롭(43)의 데이타출력단자(Q)에 접속되어 외부로 부터의 선택신호(SELCTRL)에 근거해서 선택교체를 행한다.
다른 구성은 실시예 8와 동일하기 때문에 그 설명을 생략한다.
동작
상기 구성의 데이타제어회로(29)의 동작을 설명한다.
제12도에 있어서, 신호(SIHNDO)=1, 신호(SM)=1의 상태에서는 제11도의 회로와 동일의 제어데이타가 Q로 출력된다.
신호(SM)=0의 상태에서 있어서, 기록 데이타입력단자(XDIi)로 부터 얻어진 기록데이타는 데이타입력단자(D)에 공급된다.
그러므로, 보통 동작시는 SM=0, SELCTRL=1로 설정하고, 플립플롭(46)을 RAM의 데이타입력용FF로서 유용할 수 있다.
본 실시예에 있어서, 제13도에 나타난바와 같이, 스캔설계가 적용되어, SM=1, SINHDO=0으로 설정함으로서 시리얼 동작을 행할 수 있다.
예컨데, 시리얼 시프트동작으로 데스트결과를 용이하게 판독할 수 있고, 고장 데이타비트를 용이하게 판별할 수 있다.
테스트시의 메모리셀어레이(11)로의 기록데이타는 SELCTRL=0의 상태에서 테스트데이타(TD)로서 공급된다.
플립플롭(43)의 리셋동작은 SINHDO=1, SM=1, FF-RESET=0의 상태에서 클럭신호(T)를 줌으로서 실행될 수 있다.
그러나, 시리얼 시프트 동작에 의해 0을 시프트인해서 리셋을 할 수 있기 때문에, 리셋신호(FF-RESET) 및 이 신호가 입력되는 논리적회로(41)를 삭제해도 된다.
그러나, 이 논리적회로(41)를 삭제해서 비동기 리셋기능 또는 동기 리셋기능을 가진 플립플롭(43)을 사용해도 된다.
본 실시예에 있어서도 레이져장치를 사용하지 않고 1개의 내부비트선에 관한 고장데이타를 용이하게 구제할 수 있으며, 제1종래기술 및 제2종래 기술과 비교해서 제조가격을 저감할 수 있다.
[실시예 10]
구성
제14도는 본 발명의 실시예 10의 메모리회로의 데이타 제어회로(29)를 나타낸 도이다.
본 실시예의 데이타제어회로(29)는 기대값비교수단으로 부터 출력정보를 기억하기 위한 플립플롭를 메모리회로로 부터의 판독데이타의 기억용에 사용한 것이다.
복수의 데이타제어회로(29)가 직렬접속되어 제13도에 나타난바와 같이, 스캔패스를 형성하는 점에서는 실시예 9와 동일하다.
즉, 각 데이타제어회로(29)는 실시예 9에서 설명된 것과 동일의 배타적논리합회로(31), 논리적회로(32), 논리합회로(35), 논리적회로(41) 및 셀렉터(42a)로 설치되고, 또한, 1개의 셀렉터(42c), 1개의 플립플롭(46) 및 1개의 셀렉터(47)로 설치된다.
셀렉터(42c)는 1측의 입력단자가 셀렉터(42a)에 접속되는 점에서 실시예 9의 셀렉터(42b)와 동일하지만, 0측의 입력단자가 데이타판독단자(D0i)에 접속되는 점에서는 셀렉터(42b)와 다르다.
플립플롭(46)은 데이타입력단자가 셀렉터(42b)의 출력단자에 접속되는 점에서 실시예 9와 동일하지만, 데이타출력단자(Q)가 시프트아웃 신호(SO)를 출력할뿐 아니라 셀렉터(47)로의 출력 및 외부로의 판독데이타의 출력을 취급하는 점에서는 실시예 9와 다르다.
셀렉터(47)의 1측 입력단자는 플립플롭(46)의 데이타출력단자에 접속되지만, 0측 입력단자는 기록데이타 입력단자(XDIi)에 접속된다.
동작
상기 구성의 데이타 제어회로(29)의 동작을 설명한다.
예컨데, SIHND0=1, SM=1의 상태에서, 플립플롭(46)에 관해서 제11도의 회로와 동일의 출력데이타가 데이타출력단자(Q)로 부터 출력된다.
한편, SM=0의 상태에서 판독신호(DOi)는 플립플롭(46)의 데이타입력단자(D)에 공급된다.
그러므로, 보통 동작시, SM=0으로 설정해서 RAM의 데이타출력용 레지스터로서 플립플롭(46)를 유용할 수 있다.
보통 동작시, SELCTRL=0으로 설정하고, 메모리셀 어레이(11)로의 기록데이타는 기록데이타입력단자(XDIi)로 부터 주어진다.
본 발명에 있어서, 스캔설계를 적용하여, SM=1, SINHDO=0으로 설정함으로서 시리얼동작을 행할 수 있다.
예컨데, 시리얼 시프트동작으로 테스트결과를 용이하게 판독할 수 있고, 고장 데이타비트를 용이하게 판별할 수 있다.
메모리셀 어레이(11)로의 기록데이타는 SELCTRL=0의 상태에서, 기록데이타 입력단자(XDIi)로 부터 공급된다.
플립플롭(46)의 리셋동작은 SINHDO=1, SM=1, FF-RESET=0의 상태에서 클럭신호(T)를 줌으로서 행해질 수 있다.
[실시예 11]
구성
제15도는 본 발명의 실시예 11의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
제15도에 있어서, 실시예 9,10과 동일 기능을 가진 소자에 관해서는 동일 부호를 붙인다.
본 실시예의 데이타제어회로(29)는 기대값 비교수단으로 부터의 출력정보를 기억하기 위한 2개의 플립플롭(레지스터)으로 설치되고, 각 기록데이타 기억용 및 판독데이타기억용으로서 사용가능한 플립플롭을 만든다.
또한 복수의 데이타제어회로(29(29a-29d))가 직렬 겁속되어 제16도에 나타난바와 같이, 스캔패스를 형성한다.
스캔패스는 제16도에 나타난바와 같이, 제15도의 회로를 복수개 직렬접속함으로서 구성된다.
제16(a), (b)도중 어느쪽의 접속을 사용해도 되고, 스킨패스가 어떤 다른 순서로 구성되어도 된다.
제16(a)도에 있어서, 시프트인신호(SI1)는 가장 상위비트측의 데이타제어회로(29d)에 관해서는 이 동일 데이타제어회로(29d)의 시프트아웃신호(SO0)를 언급하고, 다음단(하위 비트측) 이후의 데이타제어회로(29a-29c)의 경우에는 상대적으로 상위비트측에 인접한 데이타제어회로로 부터의 시프트아웃신호(SO1)를 언급한다.
한편, 제16(b)에 있어서, 시프트인 신호(SIO)는 가장 하위비트측의 데이타제어회로(29a)에 관해서는 외부로 부터의 신호(SID)를 언급하고, 다음단(상위비트측) 이후의 데이타제어회로(29b-29d)의 경우에는 상대적으로 하위비트측에 인접한 데이타제어회로로 부터의 시프트아웃신호(SO1)를 언급한다.
또한, 제16(b)도에서의 시프트인 신호(SI1)는 동일 데이타제어회로(29a-29d)의 시프트아웃신호(SO0)를 언급한다.
즉, 제16(b)도에서는 각 데이타제어회로(29a-29d)의 스캔패스동작에 있어서, SI0∼SO0∼SI1∼SO1의 순서로 스캔패스가 전송된다.
여기에서, 배타적 논리합회로(31), 논리적회로(32), 논리합회로(35) 및 논리적회로(41)는 제9, 실시예 10에서 나타난 것과 동일하다.
그리고, 본 실시예의 데이타제어회로(29)는 논리적회로(41)에 의해 주어진 제어용의 값(PF)과 당해 데이타제어회로(29)보다 하위비트측에 인접한 다른 데이타제어회로로 부터 주어진 시프트인 신호(SI1)와 메모리셀 어레이(11)로 부터의 판독데이타(DOi)의 3종류의 정보를 선택하는 제1선택수단(51)과, 제1선택수단(51)으로 선택된 정보를 기억하는 제1플립플롭(FF1)과, 당해 데이타제어회로(29)내의 제1플립플롭(46a)으로 부터의 출력정보와 테스트데이타(TD)와 당해 데이타제어회로(29)보다 하위비트측에 인접한 다른 데이타 제어회로로 부터 주어진 시프트인 신호(SI0)와 메모리셀 어레이(11)로 기록되기 위한 외부로 부터의 기록데이타(XD1), 즉, 4종류의 정보를 선택하는 제2선택수단(52)과, 제2선택수단(52)으로 선택된 정보를 기억하는 제2플립플롭(FFO)(46b)를 더 구비한다.
제1선택수단(51)은 2개의 셀렉터(51a, 51b)로 구성된다.
이 2개중 1개의 셀렉터(51a)의 0측 입력단자에는 당해 데이타제어회로(29)보다 하위비트측에 인접한 다른 데이타제어회로로 부터 주어진 시프트인 신호(SI1)(시프트아웃 신호(SO1))가 입력되지만, 1측 입력단자에 있어서는 논리적회로(41)에 의해 주어진 제어용의 값(PF)이 입력된다.
그러나, 다른 셀렉터(51b)의 0측 입력단자에는 메모리셀 어레이(11)로 부터의 판독데이타(DOi)가 입력되지만, 1측 입력단자에는 1개의 셀렉터(51a)로 선택된 정보가 입력된다.
셀렉터(51a, 51b)는 외부로 부터의 소정의 신호(SINHDO, SM)에 근거해서 각각 선택교체를 행한다.
제1플립플롭(46a)의 데이타입력단자(D1)에는 다른 셀렉터(51b)로 선택된 정보가 입력되고, 데이타출력정보(Q1)는 판독데이타출력단자(XDOi) 및 제2선택수단(52)으로 출력되고, 또한, 당해 데이타제어회로(29)보다 상위 비트측에 인접한 다른 데이타제어회로로의 시프트아웃 신호(SO1)로서 출력된다.
제15도에서의 T1은 클럭신호 및 이것(클럭신호)을 입력하는 단자를 나타낸다.
제2선택수단(52)은 3개의 셀렉터(52a-52c)로 구성된다.
셀렉터(52a)의 0측 입력단자에는 외부로 부터 주어진 테스트데이타(TD)가입력되지만, 1측 입력단자에는 당해 데이타제어회로(29)내의 플립플롭(46a)으로 부터의 출력정보가 입력된다.
그러나, 셀렉터(52b)의 0측 입력단자에는 당해 데이타제어회로(29)보다 하위비트측에 인접한 다른 데이타제어회로로 부터 주어진 시프트인 신호(SI0)가 입력되지만, 1측 입력단자에는 셀렉터(52a)로 선택된 정보가 입력된다.
또한, 셀렉터(52c)의 0측 입력단자에는 외부로 부터 주어진 기록데이타(XDIi)가 입력되지만, 1측 입력단자에는 셀렉터(52b)로 선택된 정보가 입력된다.
셀렉터(52a-52c)는 외부로 부터의 소정의 신호(SELCTRL, SINHDI, SM)에 근거해서 각 선택교체를 행한다.
제2플립플롭(46b)의 데이타입력단자(DO)에는 셀렉터(52c)로 선택된 정보가 입력되고, 데이타출력정보(Q0)는 메모리회로의 기록데이타입력단자(DIi)에 전송되어, 다른 데이타제어회로로의 시프트아웃신호(SO0)로서 당해 데이타제어회로(29)로 부터 출력된다.
제15도에서의 T0는 클럭신호 및 이것(클럭신호)을 입력하는 단자를 나타낸다.
그리고, 세트시 및 시리얼 시프트동작시에, 양 클럭(T0, T1)은 1개의 동일 타이밍의 파형이 사용된다.
동작
상기 구성의 데이타제어회로(29)의 동작을 설명한다.
첫째, SINHDO=1, SM=1의 상태에서는 제11도에 나타난 회로와 동일의 제어데이타가 Q1으로 출력된다.
여기에서, SELCTRL=1, SINHDI=1로 설정되면, 이 제어데이타는 1개의 클럭지연으로 Q0로 출력도니다.
Q0로 제어데이타가 전송될때 까지 기다린 후에, (데이타제어회로(29)가) 제어메모리셀(C11-C14)에 (이 제어데이타를)기록하고, 그후 메모리회로의 컬럼용장제어회로(12)를 교체한다.
통상동작시는 SM=0으로 설정한다.
SM=0의 상태에서는 DOi의 신호가 셀렉터(51b)를 통해서 입력데이타(D1)로서 제1플립플롭(46a)에 공급된다.
통상 동작시, SM=0으로 설정하고, 제1플립플롭(46a)을 RAM의 데이타출력용 레지스터로서 유용할 수 있다.
또한, SM=0의 상태에서는 XDOi의 신호가 입력 데이타(DO)로서 제2 플립플롭(46b)에 공급되는 곳에서, 제2플립플롭(46b)은 RAM의 데이타출력용 레지스터로서 사용된다.
또한, 본 실시예에서는 스캔설계가 적용되기 때문에, SM=1, SINHDO=0, SINHDI=0로 설정함으로 시리얼 동작을 행할 수 있다.
예컨데, 시리얼 시프트동작으로 테스트결과를 판독할 수 있고, 고장 데이타비트의 판별을 용이하게 할 수 있다.
제12도 또는 제14도의 회로에서, 데이타비트수의 증가는 테스트데이타(TD) 및 신호(SELCTRL)의 지연을 증가시키고, 결과로서, 기록데이타입력단자(DIi)로의 신호의 변화타이밍은 데이타비트수로 결정된다.
그러므로, 통상동작시와 테스트시에서 라이트펄스의 타이밍을 반대로, 본 실시예에 있어서, 테스트시의 메모리셀 어레이(11)로의 기록데이타는 SELCTRL=0의 상태에서,테스트데이타(TD)로서 외부로 부터 공급된다.
테스트데이타(TD)도 플립플롭(46b)를 통과하기 때문에, 타이밍의 설계가 매우 용이하다.
즉, 메모리셀 어레이(11)이 기록데이타입력단자(DIi)로의 입력단자는 클럭(TD)로 동기해서 변화하고, 데이타비트수가 증가해도 이 타이밍은 변하지 않는다.
그러므로, 라이트 펄스의 타이밍을 통상 동작시와 테스트동작시에서 다르게 가질 필요가 없다.
플립플롭(46a)의 리셋동작은 SINHDO=1, SM=1, FF-RESET=0의 상태에서, 클럭신호(T1)을 줌으로서 행할 수 있다.
[실시예 12]
제17도는 실시예 12의 메모리회로를 나타낸 도이다.
본 실시예의 메모리회로는 제7도에 나타난 컬럼용장기능을 가진 메모리회로의 모든 회로에 대해서 제어메모리셀 선택용의 로우 디코더(ROW-DEC2)를 부가한 회로이다.
그러나, 컬럼용장제어회로(12)는 제4도에 나타난바와 같이, 용장도가 2인 것을 사용한다.
로우 디코더(54)는 외부로 부터의 어드레스신호(RED-ROW-ADDR)에 의존해서 2개의 워드선(RWL1, RWL2)중 어느하나를 선택해서 작동시킨다.
그러나, 인에이블신호(RED-ROW-ADDR)가 작동하지 않는 경우에는 2개의 워드선(RWL1, RWL2)중 어느것도 작동할 수 없다.
본 실시예에서는 로우디코더(54)의 부가로 어드레스신호(RED-ROW-ADDR)를 가진 제어메모리셀의 선택을 쉽게 하고, 또한 후에 설명되는 실시예 13(제18도)등의 컬럼용장도 2에 채택된 데이타제어회로(29)의 적용을 쉽게 한다.
[실시예 13]
구성
제18도는 본 발명의 실시예 13의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
본 실시예의 데이타제어회로(29)는 제17도에 나타난 실시예 12에서와 같이, 용장도 2의 컬럼용장제어회로(12)를 가진 제어메모리셀용 데이타발생회로이다.
메모리회로(30)의 로우용장어드레스단자(RED-ROW-ADDR)는 외부로 부터 신호(CHDIR)가 공급된다.
그 결과, 제17도에서의 1개의 워드선(RWL1)는 CHDIR=1의 경우에 선택된다.
한편, CHDIR=0의 경우에는 다른 워드선(RWL2)이 선택된다.
메모리회로(30)의 방법인 그러한 상태로 구성된다.
본 실시예의 데이타제어회로(29)는 전에 설명된 각 실시예에서와 동일방법으로 배타적 논리합회로(31), 논리적회로(32) 및 기대값 비교수단을 구성하는 논리합회로(35)에 더하여 배타적 논리합회로(31)에 의해 발생된 제어용의 값(PF)을 근거해서 메모리회로(30)에 대한 제어데이타를 발생하는 제어데이타발생수단(56)과, 제어데이타발생수단(56)으로 부터 출력된 제어데이타와 외부로 부터 주어진 기록데이타(XDIi)를 선택해서 출력하는 제1셀렉터(57)를 더 구비한다.
제어데이타발생수단(56)은 기대값 비교수단(31, 32)에 관해서 메모리셀 어레이(11)로 부터의 판독데이타(D01-D04)가 소정의 기대값신호(EXP)에 대해서 동일한 결과가 얻어졌을 때, 제4도에 나타난 컬럼용장제어회로(12)에 제어메모리셀군(17)에 대해서 제1이 값(0, 0)을 출력하고, 기대값 비교수단(31, 32)에 있어서 메모리셀 어레이(11)로 부터의 판독데이타(D01-D04)가 소정의 기대값신호(EXP)에 대해서 불일한 결과가 최초로 얻어졌을 때, 제어메모리셀군(17)에 대해서 제2의 값(0, 1)을 출력하고, 기대값비교수단(31, 32)에 있어서 메모리셀 어레이(11)로 부터의 판독데이타(D01-D04)가 소정의 기대값신호(EXP)에 대해서 불일치인 결과가 2번째로 얻어졌을 때, 제어메모리군(17)에 대해서 제3의 값(1, 0)을 출력한다.
구체적으로, 제어데이타발생수단(56)은 기대값비교수단(31, 32)으로 부터 출력정보를 기억하는 제1플립플롭(FF1:제1레지스터)와, 1개의 논리적(AND)회로(62)(불일치값 출력수단) 및 1개의 논리합(OR)회로(63)를 통해 제1플립플롭(61)으로 부터의 출력정보를 기어하는 제2플립플롭(FF0:제2레지스터)와, 제1플립플롭(61)과 제2플립플롭(64)으로 부터의 출력정보를 선택출력하는 제2셀렉터(65)를 구비한다.
제1플립플롭(61)은 초기값으로서 0이 미리 기억되는 리셋기능을 가진 형이고, 메모리셀 어레이(11)로 부터의 판독데이타(D01-D04)가 소정의 기대값신호(EXP)에 대해서 불일치인 결과가 기대값비교수단(31, 32)에 있어서 최초로 얻어졌을 때, 제1플립플롭(61)에 기억된 값이 0에서 1로 변화한다.
논리적회로(62)는 제1플립플롭(61)에 기억된 값과, 메모리셀 어레이(11)로 부터의 판독데이타(D01-D04)와의 양방이 소정의 기대값신호(EXP)에 대해서 불일치인 결과가 얻어졌을 때만 0을 출력한다.
논리합회로(63)은 제1플립플롭(61)에 대한 논리합회로(35)와 동일방법에 있어서, 제2플립플롭(62)에 관해서는 데이타귀환용으로 사용된다.
제2플립플롭(64)은 초기값으로서 0이 미리 기억되는 리셋기능을 가진 형이고, 메모리셀 어레이(11)로 부터의 판독데이타(D01-D04)가 소정의 기대값(EXP)과 불일치인 결과가 기대값비교수단(31, 32)에 관해서 2번째로 얻어졌을 때, 논리적회로(62)로 부터의 출력이 0에서 1로 변화함으로서 제1플립플롭(61)에 기억된 값이 0에서 1로 변화한다.
제1플립플롭(61) 및 제2플립플롭(64)은 외부로 부터의 클럭신호(T)로 가동되고, 또한 외부로 부터의 리셋신호(FF-RESET)로 리셋된다.
제2셀렉터(65)는 외부로 부터의 신호(CHDIR)에 관해서 선택교체를 행하는 것이고, 그 0측 입력단자는 제2플립플롭(64)의 출력단자(Q0)에 접속되지만, 1측 입력단자는 제1플립플롭(61)의 출력단자(Q1)에 접속된다.
제1셀렉터(57)는 외부로 부터의 신호(SELCTRL)에 관해서 선택교체를 행하는 것이고, 그 0측 입력단자는 외부 기록 데이타 입력단자(XDI1-XDI4)에 접속되지만, 1측 입력단자는 제2셀렉터(65)의 출력단자에 접속된다.
동작
상기 구성의 데이타제어회로(29)의 동작을 제4도 및 제17도를 참조하여 설명한다.
여기에서는 제4도에서의 내부비트선(BL2)과 내부비트선(BL3)의 고장을 판정해서 설명을 행한다.
(데이타제어회로(29)가)CHDR=1로 고정해서 사용되는 경우, 1개의 비트선의 고장을 구제할 수 있다.
그러나, CHDIR=1로 고정된 동작으로 구제가 가능한 경우, 즉, 2개의 워드선(RWL1, RWL2)에 관한 고장의 경우는 이하에 설명된 동작으로 구제한다.
비트선의 쇼트 또는 단선과 같은 고장이 판정되기 때문에, 제4도의 셀렉터(SEL1-SEL4)로 부터 가장 먼 메모리셀 어레이(11)만 테스트된다.
예컨데, 제4도의 BL1에 대해서는 M(13)만 테스트된다.
그러므로, 로우어드레스신호(ROW-ADDR)의 값을 고정함으로서 테스트가 행해진다.
첫째, 제4도에 있어서, 제어메모리셀(C11-C14, C21-C24)은 리셋신호(RED-RESET)로 세트된다.
또한, 제18도에 있어서, 제1플립플롭(61) 및 제2플립플롭(64)은 리셋신호(RED-RESET)에 의해 0으로 각각 리셋된다.
다음에, CHDIR=0의 상태에서, (데이타제어회로(29))는 제4도에서의 기대값신호(EXP), 비교인에이블신호(CMPEN), 다른 소정의 신호(WE, SELCTRL)등과 같은 다양한 신호를 적절히 제어해서, 내부비트선(BL4)에 접속된 것중에 가장 먼 메모리셀(M34)을 테스트한다.
테스트시의 메모리셀 어레이(11)로의 기록데이타는 SELCTRL=0의 상태에서 기록데이타입력단자(XDIi)로 부터 주어진다.
그리고, 제18도에 있어서, 배타적 논리합회로(31)는 기대값신호(EXP) 및 판독데이타(D0i)를 비교하고, 최초로 그것들이 다른걱을 검출한 경우, 제어용의 값(PF)으로서 1을 출력한다.
이 상태에서, 비교인에이블신호(CMPEN)가 1인 경우, 클럭(T)이 주어지면, 제1플립플롭(61)에는 1이 세트되고, 그 출력데이타(Q1)는 1이 된다.
즉, 최초의 고장이 검출되면, 플립플롭(61)의 출력(Q1)은 0에서 1로 변화한다.
제1플립플롭(61)의 출력(Q1)이 1, 제어용의 값(PF)이 1, 비교인에이블신호(CMPEN)가 1인 상태에서, 클럭(T)이 주어지면, 제2플립플롭(64)에는 1이 세트되고, 그 출력데이타(Q0)는 1로 된다.
즉, 2번째의 고장이 검출되면, 제2플립플롭(64)의 출력(Q0)은 0에서 1로 변화한다.
그리고, 제2셀렉터(65)은 신호(CHDIR)가 0일 때, 제2플립플롭(64)의 출력을 선택하지만, 신호(CHDIR)가 1일 때는 제1플립플롭(61)의 출력을 선택하고, SELCTRL=1의 상태에서, 제4도에서의 대응하는 제어메모리셀(C24)에 제어데이타를 기록한다.
이 방법에 있어서, (데이타제어회로(29)는)비트선의 대상을 BL3, BL2, BL1의 순서대로 교체하고, 즉, 제어메모리셀군(17)의 제어메모리셀을 C23, C22, C21의 순서대로 교체함으로서 같은 동작을 행한다.
상기 동작에 관해서, 2개의 메모리셀(M33, M32)이 결함이 있다고 판정되면, 제어메모리셀군(17)의 제어메모리셀(C21-C24)에 1, 1, 0, 0이 기록된다.
이 단계에서, 제1외부비트선(OBL1)은 제0의 내부비트선(BL0)에, 제2외부비트선(OBL2)은 제1의 내부비트선(BL1)에, 제3외부비트선(OBL3)은 제3의 내부비트선(BL3)에, 제4외부비트선(OBL4)은 제4의 내부비트선(BL4)에 각각 접속됨으로, 2개의 내부비트선의 제2내부비트선(BL2)의 불량만이 구제된다.
다음에, 제18도에서의 제1플립플롭(61)을 리셋한다.
CHDIR=1의 상태에서, (데이타제어회로(29)는) 기대값신호(EXP), 비교인에 이블신호(CMPEN), 다른 소정의 신호(WE, SELCTRL)등과 같은 다양한 신호를 적절히 제어해서, 외부비트선(OBL1)에 접속된 메모리셀(M30)을 테스트한다.
그리고, SELCTRL=1의 상태에서, (데이타제어회로(29)는) 대응하는 메모리셀(C11)에 제어데이타를 기록한다.
이 방법에서, (데이타제어회로(29)는)비트선의 대상을 OBL2, OBL3, OBL4의 순서대로 교체하고, 즉, 제어메모리셀을 C12, C13, C141의 순서대로 교체함으로서 같은 동작을 행한다.
상기 동작에 대해서, 메모리셀(M33)이 결함이 있다고 판정된 후, 제어데이타가 1로 변환한다.
이 결과, C11-C14에는 0, 0, 1, 1이 기록된다.
이 단계에서, 제1외부비트선(OBL1)은 제0의 내부비트선(BL0)에, 제2외부비트선(OBL2)은 제1의 내부비트선(BL1)에, 제3외부비트선(OBL3)은 제4의 내부비트선(BL4)에, 제4외부비트선(OBL4)은 제5의 내부비트선(BL5)에 각각 접속되고, BL2과 BL3의 양방의 불량이 구제된다.
[실시예 14]
제19도는 본 발명의 실시예 14의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
본 실시예의 데이타제어회로(29)는 제18도의 실시예 13에서 설명된것과 같은 기능을 갖지만, 외부신호(CHDIR)에서 제어된 셀렉터 대신에 1개의 논리합(OR)회로(67)가 사용되도록 CHDIR을 1로 함으로서 제1플립플롭(FF1)(61) 및 제2플립플롭(FFO)(64)의 양방이 최초의 고장을 검출한다.
본 실시예에 있어서, 회로규모는 제18도와 비교해 더 작다.
[실시예 15]
구성
제20도는 본 발명의 실시예 15의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
제20도에 있어서, 실시예 15와 같은 기능을 가진 소자에 대해서는 동일부호로를 붙인다.
본 실시예의 데이타제어회로(29)는 제18도에 나타난 데이타제어회로를 제16(a), (b)에 나타난 데이타제어회로와 같이 스캔 레지스터화한 것이다.
제16(a) 또는 (b)의 접속을 사용해도 되고, 어떠한 순서로든 스캔패스를 구성해도 된다.
여기에서, 제20도에서의 배타적 논리합회로(31), 논리적회로(32), 논리합회로(35), 논리적회로(62), 논리합회로(63) 및 셀렉터(65)는 제18도의 실시예 13에 나타난 것과 동일하다.
또한, 제13의 실시예에서는 메모리회로의 제어메모리셀군(17)에 주어지는 제어데이타와 외부로부터 주어진 기록데이타(XDIi)를 선택해서 출력하는 제1셀렉터(57)는 제2셀렉터(65)와 기록데이타입력(DIi)와의 사이에 배치되고, 본 실시예에서는 실시예 13의 제1셀렉터(57)의 대신에 논리적회로(63)와 제2플립플롭(64)과의 사이에 배치된 선택수단(69)이 설치된다.
여기에서, 선택수단(69)은 2개의 셀렉터(69a, 69b)로 구성되고, 1개의 셀렉터(69a)는 외부로 부터의 신호(SINHDI)에 관해서 교체제어되며, 그 1측 입력단자는 논리적회로(63)의 출력단자에 접속되고, 0측 입력단자에는 인접한 데이타제어회로(29)로 부터 주어진 시프트인 신호(SIO)가 입력된다.
다른 셀렉터(69b)는 외부로 부터의 신호(SM)에 관해서 교체제어되고, 그 0측 입력단자에는 외부의 기록데이타입력단자(XDI1)에 접속되지만, 1측 입력단자에는 셀렉터(69a)의 출력단자에 접속된다.
또한, 논리합회로(35)와 제1플립플롭(61)과의 사이에는 인접한 데이타제어회로(29)로 부터의 시프트인 신호(SI1)와, 메모리회로의 판독데이타(DOi)와 논리합회로(35)에 의해 주어진 제어용의 값(PF)을 선택하는 선택수단(71)이 설치된다.
선택수단(71)은 2개의 셀렉터(71a, 71b)로 구성되고, 1개의 셀렉터(71a)는 외부로 부터의 신호(SINHDO)에 관해서 교체제어되며, 그 1 측 입력단자는 논리합회로(35)의 출력단자에 접속되고, 0측 입력단자에는 인접한 데이타제어회로(29)로 부터 주어진 시프트인 신호(SI1)가 입력된다.
다른 셀렉터(71b)은 외부로 부터의 신호(SM)가 교체제어되고, 판독데이타(DOi)는 그 0측 입력단자에 입력되지만, 1측 입력단자는 셀렉터(71a)의 출력단자에 접속된다.
그리고, 본 실시예의 데이타제어회로(29)에는 셀렉터(65)로 부터의 출력정보와 외부로 부터의 테스트데이타(TD)를 신호(SELCTRL)에 관해서 선택제어하는 셀렉터가 설치된다.
또한, 본 실시예의 제1플립플롭(61) 및 제2플립플롭(64)은 제13에서과 같은 기능을 갖지만, 리셋기능을 가진것이 설치되며, 즉, 리셋신호(FF-RESET)가 리셋단자(R)에 입력된다.
리셋동작을 행하는 동안, SM=1, SINHDI=1, SINHDO=1, FF-RESET=0로 설정되고 클럭(T0, T1)이 주어진다.
제1플립플롭(61) 및 제2플립플롭(64)로서 리셋기능없는 플립플롭을 사용하는 경우, 본 실시예의 변형예로서 제21도에 나타난 것을 사용해도 된다.
여기에서, 제1플립플롭(61)∼논리합회로(35)∼선택수단(71) 및 제2플립플롭(64)∼논리합회로(63)∼선택수단(69)에 관해서 구성된 기억루프내에 논리적(AND)회로(73, 74)를 각각 삽입하고, 동기 리셋을 행하면 좋다.
동작
제20도 및 제21도에 나타난 데이타제어회로(29)의 동작을 설명한다.
첫째, SM=1, SINHDI=1, SINHDO=1로 설정한 상태에서는 제18도에 나타난 실시예 13의 데이타제어회로(29)와 같은 동작을 한다.
한편, 통상동작시에는 SM=0, CHDIR=0, SELCTRL=1로 설정함으로서 제1플립플롭(61)을 판독데이타출력단자(XDOi)로의 데이타출력용에, 제2플립플롭(64)을 기록데이타입력단자(XDIi)로 부터의 데이타입력용에 사용할 수 있다.
이것으로 데이타에 대해서 동기형의 RAM을 구성할 수 있다.
또한, (데이타제어회로(29)는)SM=1, SINHDO=0, SINHDI=0으로 설정하고, 동일 타이밍의 파형의 클럭신호(T0, T1)을 줌으로서 시프트동작을 행한다.
[실시예 16]
구성
제22도는 본 발명의 실시예 16의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
제22도에 있어서, 실시예 13(특히, 제21도)와 같은 기능을 가진 소자에 관해서는 같은 부호를 붙인다.
제22도에 나타난 본 실시예의 데이타제어회로(29)는 제21도의 회로를 변형한 것이고, 제1플립플롭(61)과 제2플립플롭(64)의 종속관계를 제21도의 회로에 대해서 역으로 설정한 것이다.
그러므로, 제2플립플롭(64)의 데이타출력(Q0)은 셀렉터(65)의 1측 입력단자에 주어질뿐 아니라, 기대값비교수단을 구성하는 논리적회로(32)에도 주어지고, 또한 제1플립플롭(61)의 데이타출력(Q1)은 논리적회로(62)에 주어지는 것 없이 제2셀렉터의 0측 입력단자에 주어진다.
동작
상기 구성의 데이타제어회로(29)의 동작을 설명한다.
첫째, 제2플립플롭(64)은 최초의 고장을 검출하고, 제1플립플롭(61)은 2번째의 고장을 검출한다.
SM=1, SINHDI=1, SINHDO=1로 설정한 상태에서는 제18도의 용장제어용 데이타발생회로와 같은 동작을 한다.
또한, 통상동작시는 SM=0, CHDIR=1, SELCTRL=1로 설정함으로서 제1플립플롭(61)을 판독데이타출력단자(XDOi)로의 데이타출력용에, 제2플립플롭(64)을 기록데이타입력단자(XDIi)로 부터의 데이타입력에 사용할 수 있다.
이것으로 데이타에 대해서 동기형의 RAM을 구성할 수 있다.
또한, SM=1, SINHDO=0, SINHDI=0으로 설정하고 동일 타이밍파형의 클럭신호(T0, T1)을 줌으로서 시프트동작을 행하면 된다.
[실시예 17]
구성
제23도는 본 발명의 실시예 17의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
제23도에 있어서, 실시예 14와 같은 기능을 가진 소자에 관해서는 같은 부호를 붙인다.
본 발명의 데이타제어회로(29)는 제19도에 나타난 실시예 14의 데이타제어회로(29)를 스캔 레지스터화한 것이다.
구체적으로, (데이타제어회로(29)는) 실시예 14에서 설명된 것과 같이 배타적 논리합회로(31), 논리적회로(32), 논리합회로(35), 플립플롭(61), 논리적회로(62) 및 제2플립플롭(64)이 설치되고, 또한, 제21도 및 제22도와 같이 선택수단(69(69a, 69b), 71(71a, 17b)), 셀렉터(72) 및 논리적회로(73, 74)가 설치된다.
본 실시예에서의 스캔패스는 제16도에 나타난바와 같이, 제23도의 회로를 복수개 직렬접속해서 구성된다.
제16(a) 또는 (b)중 어느쪽의 접속을 사용해도 되고, 어떠한 순서로든 스캔패스를 구성해도 된다.
또한, CHDIR신호는 각 데이타제어회로(29)에 공통으로 접속된다.
동작
상기 구성의 데이타제어회로(29)의 동작을 설명한다.
첫째, SM=1, SINHDI=1, SINHDO=1로 세트한 상태에서는 (데이타제어회로(29)는)제18도의 용장제어용 데이타발생회로와 같은 동작을 한다.
또한, 보통동작시에는 SM=0, SELCTRL=1로 설정함으로서 제1플립플롭(61)을 판독데이타출력단자(XDOi)로의 데이타출력용에, 제2플립플롭(64)을 기록데이타입력단자(XDIi)로 부터의 데이타입력용에 사용할 수 있다.
이것으로 데이타에 대해서 동기형의 RAM을 구성할 수 있다.
또한, (데이타제어회로(29)는 )SM=1, SINHDO=0, SINHDI=0으로 설정하고, 동일 타이밍의 파형의 클럭신호(T0, T1)을 줌으로서 시프트동작을 행한다.
테스트시의 기록데이타는 SELCTRL=0의 상태에서 테스트데이타(TD)로서 외부로부터 주어진다.
본 실시예에 있어서, 제21도 및 제22도에 사용된 셀렉터(65) 대신에 간단한 구성의 논리합회로(67)를 사용함으로서 회로규모를 축소할 수 있다.
[실시예 18]
구성
제24도는 본 발명의 실시예 18의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
제24도에 있어서, 제23도에 나타난 실시예 17와 같은 기능을 가진 소자는 같은 부호를 붙인다.
본 실시예의 데이타제어회로(29)는 테스트시(SELCTRL=0)의 기록데이타(테스트데이타(TD))를 외부로 부터 주기 위한 단자(TD단자)를 생략하고, 기대값신호(EXP)의 입력단자(EXP단자)와 셀렉터(72)의 0측 입력단자와의 사이에 인버터(76)를 설치함으로서, 테스트데이타로서 기대값신호(EXP)의 반전신호를 사용할 수 있도록 구성한다.
물론, 절대적으로 기대값신호(EXP)의 반전신호를 사용할 필요는 없고, 비반전신호를 사용할 수도 있다.
이 경우에 있어서, 제24도의 인버터(76)를 생략해서 EXP단자와 셀렉터(72)의 0측 입력단자를 직접 접속하면 좋다.
또한, 그러한 테스트데이타(TD)용 단자의 생략은 제20도, 제21도 및 제22도의 회로에도 적용할 수 있다.
[실시예 19]
제25도는 본 발명의 실시예 19의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
제25도에 있어서, 제15-실시예 18와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
제15-실시예 18에서, 테스트시의 메모리셀 어레이(11)에 대한 기록데이타는 TD단자 또는 EXP단자로 부터 주어졌지만, 본 실시예에 있어서, 기록데이타0은 제2플립플롭(64)의 데이타출력단자(Q1)로 부터 작성되고, 기록데이타1은 제1플립플롭(61)의 데이타출력단자(Q0)로 부터 작성된다.
그러므로, 제1플립플롭(61)의 데이타출력단자(Q1)로 부터 데이타1을 작성하기 때문에, 제1플립플롭(61)의 데이타출력단자(Q1)와 셀렉터(65)와의 사이에 1개의 인버터(77)가 설치된다.
또한, 신호(TD)가 사용되지 않기 때문에 신호(TD)(제20도-제24도에서의 셀렉터(74))에 대응하는 셀렉터는 삭제된다.
상기 구성에 있어서, 제2플립플롭(64) 및 제1플립플롭(61)의 리셋동작후, 고장이 검출될때까지, 신호(CHDIR)의 제어로 기록데이타를 변경할 수 있다.
CHDIR=0의 상태에서는 제2플립플롭(64)의 데이타출력단자(Q0)의 데이타인 0이 기록데이타입력단자(DIi)에 공급되지만, CHDIR=0의 상태에서는 제1플립플롭(61)의 데이타출력단자(Q1)의 반전데이타인 1이 기록데이타입력단자(DIi)에 공급되며, 메모리셀 어레이(11)에 대한 기록데이타로서 사용된다.
신호(CHDIR)의 제어에 의존해서 기록 데이타가 고정되지만, 제18도와 같은 동작할 수 있다.
그러나, CHDIR=1의 상태에서는 제어메모리셀(C11-C14)의 제어데이타도 반전되기 때문에, 실시예 20(제26도)와 같이 컬럼용장제어회로(12)의 제어메모리셀(C11-C14)의 데이타I/O단자를 반전시킬 필요가 있다.
[실시예 20]
제26도는 본 발명의 실시예 20의 메모리회로를 나타낸 도이다.
제26도에 있어서, 제25도에 나타난 실시예 19와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
본 실시예의 메모리회로는 제25도에 나타난 실시예 19의 데이타제어회로(29)에 대응하는 메모리회로이고, 컬럼용장제어회로(12)의 제어메모리셀군(17)의 메모리셀(C11-C14)는 외부비트선(OBL1-OBL4)에 대해서 반전 입출력이 메모리셀로 구성된다.
즉, 제25도에 있어서, CHDIR=1의 상태에서 RWL1이 선택되는지 판정한 경우, CHDIR=1의 시에는 제어데이타도 반전되기 때문에, 제어메모리셀(C11-C14)의 데이타의 논리를 각 워드선(RWL1, RWL2)으로 선택되는 것을 반전시킨다.
제27도는 일반적인 스태틱RAM에 대한 제16의 구체적인 예이다.
제6도와 비교해, 리셋용 트랜지스터의 위치와 셀렉터의 제어신호의 획득위치가 다르지만, 논리적으로는 제26도와 같다.
[실시예 21]
제28도는 본 발명의 실시예 21의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
제28도에 있어서, 제23도에 나타난 실시예 17와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
실시예 17에서는 테스트시의 메모리셀 어레이(11)에 대한 기록데이타가 테스트데이타(TD)로서 외부로 부터 주어졌지만, 본 실시예에서는 제2플립플롭(64)의 데이타출력단자(Q0)로 부터의 출력 데이타를 반전 또는 비반전 상태에서 기록데이타입력단자(DIi)에 전달해서 메모리셀 어레이(11)에 대한 기록데이타를 작성한다.
반전 또는 비반전의 제어는 기대값신호(EXP)로 행한다.
이 방법에 있어서, 기대값신호(EXP)로 반전/비반전의 제어를 행하기 위한 요소로서, 한측의 입력단자가 EXP단자에 접속되고, 다른 입력단자가 제2플립플롭(64)의 데이타출력단자(Q0)에 접속되는 1개의 배타적 논리합(Ex. OR)회로(78)가 설치된다.
그러나, 이 배타적 논리합회로(78) 대신에 반전 배타적 논리합(Ex. NOR)회로를 사용해도 된다.
본 실시예에서는 여기에 테스트데이타(TD)를 사용하지 않기 때문에 테스트 데이타(D)에 대응하는 셀렉터는 삭제된다.
상기 구성에서는 제2플립플롭(64)의 리셋동작후, 제2플립플롭(64)으로 고장이 검출될때까지, 기대값신호(EXP)로 기록데이타를 변경할 수 있다.
EXP=0의 상태에서는 제2플립플롭(64)의 데이타출력단자(Q0)의 반전 데이타인 0이 기록데이타입력단자(DIi)에 공급되지만, EXP=1의 상태에서는 제2플립플롭(61)의 데이타출력단자(Q0)의 반전데이타인 1이 기록데이타입력단자(DIi)에 공급되며, 메모리셀 어레이(11)에 대한 기록데이타로서 사용된다.
그러한 동작으로 제18도와 같은 동작을 행한다.
그러나, 제어메모리셀(C11-C14)에 제어데이타를 기록한 경우는 EXP=0으로 설정하면 된다.
[실시예 22]
제29도는 본 발명의 실시예 22의 메모리셀의 데이타제어회로(29)를 나타낸 도이다.
제29도에 있어서, 제23도에 나타난 실시예 17와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
본 실시예의 데이타제어회로(29)는 3포트RAM에 적용할 수 있도록 제23도의 회로를 개량한 것이다.
즉, 본 실시예의 데이제어회로(29)는 기록전용포트에 대응하는 1개의 기록데이타용단자(DIi)와 판독전용포트에 대응하는 2개의 독출데이타용단자(DOi, DOi)를 가진 3포트RAM에 채택된 것이다.
구체적으로, 실시예 17(데이타제어회로(29))에서는 판독데이타(DOI)에 적합하도록 배타적 논리합회로(31), 논리적회로(32), 논리합회로(35), 논리적회로(73), 선택수단(71) 및 제1플립플롭(61)으로 구성된 회로(이하, 판독데이타에 적합한 회로)가 1개만 설치되고, 본 실시예에서는 2개의 판독데이타(DIi, DIi)에 적합하도록 2개의 판독데이타대응회로(79A, 79B)가 설치된다.
각 판독데이타대응회로(79A, 79B), 배타적 논리합회로(31A, 31B), 논리적회로(32A, 32B), 논리합회로(35A, 35B), 논리적회로(73A, 73B), 선택수단(71A, 71B), 셀렉터(71c, 71e), 셀렉터(71d, 71f), 제1플립플롭(61A(FF1), 61B(FF2)) 및 제어용의 값(PF1, PF2)은 제23도에서의 논리합회로(31), 논리적회로(32), 논리합회로(35), 논리적회로(73), 선택수단(71), 셀렉터(17a, 71b), 제1플립플롭(61)(FF1) 및 제어용의 값(PF)에 각각 해당한다.
또한, 2개의 배타적 논리합회로(31A, 31B)중 적어도 하나가 어떤 고장데이타를 검출했을 때, 논리적회로(62)에 대해서 제어용의 값(PF)를 전달할 수 있도록, 2개의 배타적 논리합회로(31A, 31B)와 논리적회로(62)와의 사이에 1개의 논리합(OR)회로(80)가 설치된다.
본 실시예에 있어서, 스캔패스는 이전에 설명된 어떤 다른 실시예와 같은 방법으로, 제30도에 나타난 바와 같이, 제29도의 회로를 복개 접속해서 구성된다.
동작
상기 구성의 데이타제어회로(29)의 동작을 설명한다.
첫째, (데이타제어회로(29)는) 테스트시에, 각 포트에 1개의 동일 어드레스를 주지만, 싱글포트RAM의 경우와 같은 테스트를 행한다.
한쌍의 판독전용포트의 불량검출결과는 각 판독데이타대응회로(79A, 79B)의 각 플립플롭(61A, 61B)에 기억된다.
1개의 판독데이타단자(DOi)가 최초의 고장을 검출하면, PF1은 1이 되고, 제1플립플롭(61)의 출력(Q1)은 0에서 1로 변화한다.
이와 같은 방법으로, 만약 다른 판독전용포트의 판독데이타단자(DOi)가 최초의 고장을 검출하면, PF2가 1이 되고, 제1플립플롭(61)의 출력(Q2)가 0에서 1로 변화한다.
CHDIR=0의 경우에, Q1 또는 Q2가 0에서 1로 변화한 후, 최초의 고장(즉, 2번째의 고장)이 검출되면, 제1플립플롭(61)의 데이타출력단자(Q0)가 0에서 1로 변화한다.
CHDIR=1의 경우, 판독데이타(DO1i, DO2i)의 어느쪽이든 최초의 고장이 검출되면, PF가 1이 되고, 제2플립플롭(64)의 데이타출력단자(Q0)가 0에서 1로 변화한다.
즉, CHDIR=1의 경우에 최초의 고장이 검출되면, 이 시점에서 제어데이타를 0에서 1로 변화시키지만, CHDIR=0의 경우에 2번째의 고장이 검출되면, 이 시점에서 0에서 1로 변화시킨다.
그러므로, 제18도와 같은 동작에 관해서 적절한 용장회로의 교체를 행할 수 있다.
[실시예 23]
제31도는 본 발명의 실시예 23의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
제31도에 있어서, 제12도에 나타난 실시예 9와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
본 실시예의 데이타제어회로(29)는 3포트RAM에 적용할 수 있도록 제12도의 제어메모리셀용 데이타발생회로를 개량한 것이다.
그러므로, 제1, 2 및 3도에서와 같이, 컬럼용장도 1을 가진 컬럼용장제어회로(12)에 대응해서 설치된다.
본 실시예에서는 1개의 기록전용포트와 2개의 판독전용포트를 가진 3포트 RAM을 대상으로 한 것이다.
기록데이타입력단자(DOi)는 메모리회로의 기록전용포트에 접속되고, 한쌍의 판독데이타단자(DOi, DO2i)는 한쌍의 판독전용포트에 각각 접속된다.
그리고, 본 실시예에서는 실시예 9중의 배타적 논리합회로(31) 대신에, 한쌍의 배타적 논리합회로(31A, 31B), 논리적회로(32A, 32B) 및 이것들의 논리합을 연산해서 제어용의 값(PF)을 발생시키는 1개의 논리합회로(81)가 설치된다.
동작
상기 구성의 데이타제어회로(29)의 동작을 설명한다.
첫째, 테스트시에, (데이타제어회로(29)는)각 포트의 어드레스신호에 동일어드레스를 주지만, 싱글 포트RAM과 같은 테스트를 행한다.
그리고, 적어도 어느 1개의 판독전용포트로 기대값신호(EXP)와 다른 값이 검출되면, 배타적 논리합회로(31A, 31B)의 출력(PF1, PF2)중 어느쪽이든 1로 변화하기 때문에, 논리합회로(81)의 출력(제어용의 값)(PF)이 1로 된다.
CMPEN=1, SM=1, SINHDO=1, FF-RESET=1의 시에 클럭신호(T)가 주어지면, 플립플롭(43)에 1이 세트된다.
즉, 어떤 고장이 검출되면, FF의 출력(Q)은 0에서 1로 변화한다.
다른 동작은 제12도의 회로와 동일하다.
이와 같이, (데이타제어회로(29)는)3포트RAM에 대해서 적절한 용장의 교체를 행할 수 있다.
[실시예 24]
제32(a)도는 본 발명의 실시예 24로서 제31도에 나타난 실시예 23의 데이타제어회로(29)로 구성된 스캔패스를 나타낸 도이다.
본 발명의 데이타제어회로(29)는 메모리셀 어레이(11)의 각 메모리셀을 액세스하는 경우, 스캔패스의 시리얼 시프트동작을 행하지 않기 때문에, 스캔패스의 시리얼 입력단자(SID)(이하, SID로 참조)는 사용되지 않다.
그러므로, 테스트데이타(TD)는 SID단자로 부터 입력될 수 있다.
이 경우, 통상 동작용 메모리셀에 대한 기록데이타는 SID단자로 부터 주어진다.
또한, 데스트단자(TD)로서 SID단자의 반전 데이타를 공급해도 된다.
이 경우, 메모리셀 어레이(11)에 대한 기록데이타가 SID단자로 부터 주어진다.
[실시예 25]
제32(b)도는 본 발명의 실시예 25로서 제31도에 나타난 23실시예의 데이타제어회로(29)로 구성된 스캔패스를 나타낸 도이다.
본 실시예의 데이타제어회로(29)는 메모리셀 어레이(11)의 각 메모리셀을 액세스하는 경우, 스캔패스의 시리얼 시프트동작을 행하지 않기 때문에, 스캔패스의 시리얼 입력단자(SID)(이하, SID로 참조)는 사용되지 않다.
그러므로, 기대값신호(EXP)는 SID단자로 부터 입력될 수 있다.
본 실시예에서는 SID단자의 데이타가 반전시킨 형에 기대값신호(EXP)로서 입력되지만, 본 실시예의 변형예로서 SID단자의 비반전데이타를 공급해도 된다.
또한, 본 실시예의 구성과 제32(a)(실시예 24)의 구성을 동시에 적용해도 된다.
[실시예 26]
제32(b)도는 본 발명의 실시예 26의 메모리회로를 나타낸 도이다.
제1도에 나타난 제1실시예의 메모리회로는 내부비트선(BL1-BL5)중의 어느쪽이든 불량을 구제하도록 의도되었고, 본 실시예의 메모리회로는 내부워드선(WL1-WL5)의 어느쪽이든 불량을 구제하도록 구조된 것이다.
즉, 본 실시예의 데이타제어회로(29)는 외부비트선(OWL1-OWL4)에 접속된 제어메모리셀(R11-R41)로 셀렉터(SEL1-SEL4)를 제어하고, 외부워드선(OWL1-OWL4)과 내부워드선(WL1-WL5)과의 대응관계를 교체함으로서 불량을 구제한다.
제33도에서의 부호(91)는 로우용장제어회로(ROW-RED-CTRL)를 나타내고, 부호(92)는 셀렉터군을 나타내며, 부호(39)는 제어메모리셀군을 나타낸다. 예컨데, 제2내부워드선(WL2) 그것의 고장(단선 또는 쇼트고장) 또는 제2내부워드선(WL2)에 접속된 메모리셀(M21, M22, M23,...)에 고장이 발생한 경우, 제33도에 나타나바와 같이, 제1외부워드선(OWL1)과 제1내부워드선(WL1), 제2외부워드선(OWL2)과 제3내부워드선(WL3), 제3외부워드선(OWL3)과 제4내부워드선(WL4), 제4외부워드선(OWL4)과 제5내부워드선(WL5)이 대응하도록 셀렉터(SEL1-SEL4)를 교체한다.
이 교체는 제어메모리셀(R11, R21, R31, R41)에 0, 1, 1, 1의 기록으로 행해진다.
메모리셀 어레이(11)는 외부워드선(OWL1-OWL4)로 부터 액세스되기 때문에, 제2내부워드선(WL2)에 관한 고장은 외부로 부터 관측되지 않고, (메모리회로가)마치 고장없는 메모리회로처럼 동작할 수 있다.
제어메모리셀(R11-R41)은 리셋기능이 있어도 되고, 없어도 된다.
리셋기능이 없는 경우는 비트선(RBL1)을 작동할 때, 외부워드선(OWL1-OWL4)으로 부터 각 제어메모리셀(R11-R41)에 0을 기록하므로서 리셋동작을 행한다.
리셋후, 모든 셀렉터가 입력0측에 교체됨으로, 제1외부워드선(OWL1)과 제1내부워드선(WL1), 제2외부워드선(OWL2)과 제2내부워드선(WL2), 제3외부워드선(OWL3)과 제3내부워드선(WL3), 제4외부워드선(OWL4)과 제4내부워드선(WL4)이 각각 대응한다.
리셋후, 메모리셀 어레이(11)의 테스트가 행해지고, 어떤 고장이 검출되면, 상기 설명된바와같이 셀렉터의 교체로 불량이 구제된다.
제어메모리셀(R11-R41)에 관해서는 싱글포트RAM과 유사한 메모리셀을 사용해도 되고, 또는 전기적으로 프로그램가능한 ROM용의 메모리셀을 사용해도 된다.
또한, 각 워드선 및 각 외부워드선은 복수의 신호선으로 구성된 것도 포함한다.
예컨데, 멀티포트RAM에는 복수의 포트에 대한 워드선 관련의 신호선을 갖고, 이것들의 신호선은 일반적으로 워드선(WL) 또는 외부워드선(OWL)이라 불려진다.
예컨데, 1개의 기록전용포트와 2개의 판독포트를 가진 3포트RAM에 있어서, 워드선(WL) 또는 외부워드선은 적어도 3개의 신호선으로 구성된다.
그러한 경우에 있어서도, 기본적인 기능은 변하지 않는다.
[실시예 27]
제34도는 본 발명의 실시예 27의 메모리회로를 나타낸 도이다.
제2도에 나타난 실시예 2의 메모리회로는 내부비트선(BL1-BL5)중의 어느것이든 불량을 구제하도록 의도되었지만, 본 실시예의 메모리회로는 내부워드선(WL1-WL5)중의 어느쪽이든 불량을 구제하도록 구조된 것이다.
즉, 본 실시예의 메모리회로는 워드선(WL1-WL4)에 접속된 제어메모리셀(R11-R41)로 셀렉터(SEL1-SEL4)를 제어하고, 외부워드선(OWL1-OWL4)과 내부워드선(WL1-WL5)과의 대응관계를 교체함으로서 불량을 구제한다.
예컨데, 제2내부워드선(WL2) 그것의 고장(단선 또는 쇼트고장) 또는 제2내부워드선(WL2)에 접속된 메모리셀(M21, M22, M23,...)의 고장의 발생 경우, 제34도에 나타난바와 같이, 제1외부워드선(OWL1)과 제1내부워드선(WL1), 제2외부워드선(OWL2)과 제3내부워드선(WL3), 제3외부워드선(OWL3)과 제4내부워드선(WL4), 제4외부워드선(OWL4)과 제5내부워드선(WL5)이 대응하도록 셀렉터(SEL1-SEL4)를 교체한다.
이 교체는 제어메모리셀(R11, R21, R31, R41)에 0, 1, 1, 1을 기록함으로서 행해진다.
본 실시예에서는 공교롭게도 전원 투입시에 제어메모리셀(R11, R21, R31, R41)에 0, 1, 1, 1이 세트되면, 제34도에 나타난바와 같이, 제어메모리셀(R21)은 외부워드선(OWL1-OWL4)의 어느것에도 접속되지 않는다.
그리고, 각 제어메모리셀(R11-R41)에 리셋기능이 설치되지 않으면, 제어메모리셀(R21)에 0을 설정하는 수단은 없다.
그러므로, 적절한 용장회로의 교체를 행하는 방법은 없다.
그래서, 본 실시예에 있어서, 바람직한 각 제어메모리셀(R11-R41)은 리셋기능이 설치된 것을 사용한다.
그러나, 명확한 리셋기능은 요구되지 않는다.
예컨데, 전원투입시에 제어메모리셀이 모두 0으로 세트되도록 메모리셀자신을 설계해도 된다.
예컨데, 트랜지스터의 크기를 변화시키는등, 메모리셀회로를 0, 1에 대해서 비대칭되도록 설계하면, 전원투입시에 모든 메모리셀은 0으로 세트될 수 있다.
또한, 제어메모리셀이 광(자외선)조사 소거가능한 프로그래머블ROM(UVEPROM)용의 메모리셀인 경우는 광조사에 의한 리셋동작이 가능하다. 리셋후의 동작은 제33도에 나타난 회로와 같기 때문에 설명을 생략한다.
[실시예 28]
제35도는 본 발명의 실시예 28의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
본 실시예의 데이타제어회로(29)에 있어서, 제3도에 나타난 실시예 3의 메모리회로는 내부비트선(BL1-BL5)중의 어느것이든 불량을 구제하도록 의도되었지만, 본 실시예의 메모리회로는 내부워드선(WL1-WL5)중의 어느쪽이든 불량을 구제하도록 구조된 것이다.
즉, 본 실시예의 메모리회로는 내부워드선(WL1-WL4)에 접속된 제어메모리셀(R11-R41)로 셀렉터(SEL1-SEL4)제어하고, 외부워드선(OWL1-OWL4)과 내부워드선(WL1-WL5)과의 대응관계를 교체함으로써 불량을 구제한다.
예컨데, 제2내부워드선(WL2) 그것이 고장(단선 또는 쇼트고장) 또는 제2내부워드선(WL2)에 접속된 메모리셀(M21, M22, M23,...)에 고장이 발생한 경우, 제35도에 나타난 바와 같이, 제1외부워드선(OWL1)과 제1내부워드선(WL1), 제2외부워드선(OWL2)과 제3내부워드선(WL3), 제3외부워드선(OWL3)과 제4내부워드선(WL4), 제4외부워드선(OWL4)과 제5내부워드선(WL5)이 대응하도록 셀렉터(SEL1-SEL4)를 교체한다.
이 교체는 제어메모리셀(R11, R21, R31, R41)에 0, 1, 1, 1 을 기록함으로서 행해진다.
제어메모리셀(R11-R41)은 리셋기능이 있어도 되고, 없어도 된다.
리셋기능이 없는 경우는, 용장인에이블신호선(RED-EN)을 0으로 설정하고, 외부워드선(OWL1, OWL2, OWL3, OWL4)을 순서대로 작동시키는 동안, 비트선(RBL1)으로 부터 제어메모리셀(R11, R12, R13, R14)에 0을 기록함으로써 리셋동작을 행한다.
용장 인이에블신호선(RED-EN)을 0으로 설정함으로써, 외부워드선(OWL1-OWL4)과 제어메모리셀(R11-R41)의 대응관계를 확정할 수 있다.
즉, 제1외부워드선(OWL1)과 제1제어메모리셀(R11), 제2외부워드선(OWL2)과 제2제어메모리셀(R21), 제3외부워드선(OWL3)과 제3제어메모리셀(R31), 제4외부워드선(OWL4)과 제4제어메모리셀(R41)이 대응하기 때문에, 제34도의 회로와 비교해, 제어메모리셀 자신을 테스트하는 것이 더 쉽다.
[실시예 29]
제36도는 본 발명의 실시예 29의 메모리회로의 데이타제어회로(29)를 나타낸 도이다.
본 실시예의 데이타제어회로(29)에 있어서, 제4도에 나타난 실시예 4의 메모리회로는 내부비트선(BL1-BL5)의 어떤 2개의 불량을 구제하도록 의도되었지만, 본 실시예의 메모리회로는 내부워드선(WL1-WL5)의 어떤 2개의 불량을 구제하도록 구조된 것이다.
즉, 본 실시예의 데이타제어회로(29)는 외부워드선(OWL1-OWL4)의 비트수(4비트)보다도 2비트 많은(6비트) 개수의 워드선(WL0-WL5)이 제공되고, 3접점형 셀렉터(SEL1-SEL4)에 의해 1비트의 외부워드선(예컨데, OWL1)에 접속되는 신호를 3개의 워드선(예컨데, WL0, WL1, WL2)으로 부터 선택한다.
각 3접점 셀렉터는 2개의 제어메모리셀에 의해 제어된다.(예컨데, SEL1은 R11과 R12에 의해 제어됨).
그러한 구성에 의해, 2개의 워드선에서의 불량을 구제할 수 있다.
예컨데, 제2내부워드선(WL2)과 제3내부워드선(WL3) 그것의 고장(단선 또는 쇼트고장) 또는 제2내부워드선(WL2) 및 제3내부워드선(WL3)에 접속된 메모리셀(M21, M22, M23, ... , M31, 32, 33, ....)에 고장이 발생한 경우, 제36도에 나타난 바와 같이, 제1외부워드선(OWL1)과 제0내부워드선(WL0), 제2외부워드선(OWL2)과 제1내부워드선(WL1), 제3외부워드선(OWL3)과 제4내부워드선(WL4), 제4외부워드선(OWL4)과 제5내부워드선(WL5)이 대응하도록 셀렉터(SEL1-SEL4)를 교체한다.
이 교체는 제어메모리셀(R11, R12), (R21, R22), (R31, R32), (R41, R42)에 0, 1, 1, 1을 기록함으로써 행해진다.
제36도에 있어서, 제어메모리셀(R11-R41)은 리셋기능이 있어도 되고, 없어도 된다.
리셋기능이 없는 경우는 외부워드선(OWL1, OWL2, OWL3, OWL4)을 순서대로 작동시키는 동안, 비트선(RBL1,RBL2)로 부터 제어메모리셀(R11-R41)에 0을 기록함으로써 리셋동작을 행한다.
제37도는 실시예 30로서, 제36도에 나타난 실시예 29의 용장제어회로(ROW-RED-CTRL)(91)가 CMOS회로로 구성된 경우의 구체적인 회로도이다.
예컨데, 제36도에서와 같이, 셀렉터(SEL1-SEL4)가 교체되고, 제어메모리셀(R11,R12), (R21), R22), (R31, R32), (R41, R42)에 0, 1, 0, 1, 1, 0, 1, 0이 기록되면, 제36도에 있어서, 워드선(WL2, WL3)는 미접속상태에 들어가서 불안정 레벨이 된다.
불안정 레벨이 되면, RAM이 오동작한다.
그러한 사태를 피하기 위해, 제37도에는 로우 용장제어회로(91)에 워드선 레벨고정회로(95)를 부가한다.
워드선레벨고정회로(95)는 예컨데, 제어메모리셀(R11)로 제어된 P채널 트랜지스터, 제어메모리셀(R32)로 제어된 P채널 트랜지스터 및 제어메모리셀(R21)과 제어메모리셀(R22)로 부터 출력된 NOR논리로 제어된 P채널 트랜지스터의 3개의 트랜지스터로 구성된다.
내부워드선(WL0-WL5)의 드라이버인 인버터회로(96)의 입력이 외부워드선(OWL1-OWL4)에 대해서도 미접속상태로 들어가면, 이 3개의 트랜지스터가 모두 ON상태로 들어가서 그 인버터회로(96)의 입력을 1로 고정한다.
이 결과, 워드선은 인액티브인 값 0으로 고정된다.
이것으로 RAM의 오동작을 피할 수 있다.
제38도는 로우용장제어회로(19)를 사용함으로써 구성된 로우용잔기능이 설치된 메모리회로의 전체의 회로도이다.
제38도에 있어서, 부호(97)는 기록 드라이버 및 감지 증폭기(이하, WD SA로 축약)를 나타내고, 부호(98)은 컬럼셀렉터(COL-SEL)이다.
메모리셀 어레이(11)에 관해서, WD SA(97)와 셀렉터(8)는 1：1로 대응한다.
제38도에 있어서, 제어메모리셀(R11-R41)에 관해서는 컬럼 셀렉터의 설치없이 한쌍의 비트선(RBL1, RBL2)에 대해서 각각 독립적으로 WD SA(97)이 설치된다.
그러므로, 1개의 비트선(RBL1)에 관련한 제어메모리셀(R11, R21, R31, R41)에 대한 제어데이타는 RED-D11으로 부터 기록되고, 다른 비트선(RBL2)에 관련한 제어메모리셀(R12, R22, R32, R42)에 대한 제어데이타는 RED-DI2로 부터 기록된다.
제38도에서는 다른 비트선(RBL2)을 나타내지만, 용장도가 1인 로우용장제어회로(ROW-RED-CTRL)(91)(예컨데, 제33도, 제34도, 제35도)를 사용한 경우, 이 신호는 존재하지 않는다.
또한, 제38도에서는 용장 인에이블 신호선에 의해 주어진 신호를 나타내지만, 예컨데, 제33도, 제34도, 제36도와 같이, 로우용장제어회로(ROW-RED-CTRL)(91)의 종류에 관해서, 이 신호는 존재하지 않는다.
또한, 제38도에서는 리셋신호(RED-RESET)를 나타내지만, 예컨데, 제33도, 제35도, 제36도의 회로에서, 리셋기능이 없는 제어메모리셀을 사용한 경우와 같이, 로우 용장 제어회로(ROW-RED-CTRL)(91)의 종류에 관해서, 이 신호는 존재하지 않는다.
제어메모리셀(R11-R41)을 테스트하기 위해, 제38도와 같이, 이것에 대한 감지 증폭기를 설치하는 것이 바람직하고, 불필요한 경우에는 소거해도 된다.
이 경우는 출력신호(RED-DO1, RED-DO2)도 불필요하다.
[실시예 31]
제39도는 본 발명의 실시예 31의 메모리회로를 나타낸 전체 구성도이다.
제39도에 있어서, 제38도에 나타난 실시예 30와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
본 실시예의 메모리회로는 제38도의 로우용장기능을 가진 RAM을 개량한 것이고, 제36도에 나타난 바와 같이, 용장도가 2이상인 로우 용장 제어회로(ROW-RED-CTRL)(91)에 대해서 사용된다.
한쌍의 비트선(RBL1, RBL2)의 선택을 위해서 컬럼 셀렉터(COL-SEL2)(101)와 컬럼 디코더(COL-DEC2)(102)가 설치된다.
그러한 구성이 채택되기 때문에, 기록 드라이버 및 감지 증폭기(WD SA)(97)의 수는 제38도의 구성과 비교해서 1개 감소된다.
제39도에 나타난 바와 같이, 이 실시예에 있어서, 단 1개의 선택신호(RED-COL-ADDR)는 비트선(RBL1, RBL2)에 대해서 충분하다.
그러므로, 전체적으로 제38도의 회로와 비교해서 2개의 신호선과 감소된다.
[실시예 32]
제40도는 본 발명의 실시예 32의 메모리회로를 나타낸 도이다.
제40도에 있어서, 제39도에 나타난 실시예 31과 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
본 실시예의 데이타제어회로(29)는 워드선에 관련한 불량이 3개이상인 경우에도 대응할 수 있도록 로우용장기능을 가진 RAM의 전체의 회로도이다. 제39도에 나타난 실시예 31에는 1개의 로우디코더(ROW-DEC)(23)에 대해서 1개의 로우 용장제어회로(ROW-RED-CTRL)(91)가 설치되지만, 1개의 로우 디코더(ROW-DEC)(23)에 대해서는 복수(2)의 로우용장제어회로(ROW-RED-CTRL)(91)가 설치된다.
1개의 로우 용장제어회로(ROW-RED-CTRL)(91)은 이것에 접속된 메모리셀 어레이(11)내의 최대 2개의 워드선 불량을 구제할 수 있기 때문에, 복수의 로우 용장제어회로(ROW-RED-CTRL)를 설치함으로서 3이상의 워드선 불량도 구제할 수 있다.
구체적으로, 각 로우용장제어회로(91)에 대해서 로우디코더(23)로 부터의 외부워드선(OWL)이 64개씩(합계128선) 있어, 각 로우용장제어회로(91)에서 2개의 내부워드선(WL)에 대한 불량을 구제하기 때문에, 각 로우용장제어회로(91)(합계 132선)에 총64+2=66선이 접속될 수 있다.
즉, 본 발명에서는 132-128=4워드선에 대한 불량을 구제할 수 있다.
본 실시예는 실시예 31(제39도)의 회로를 개량함으로써 실현되지만, 실시예 30(제38도)의 회로를 근거해서 개량해도 된다.
[실시예 33]
구성
제41도는 본 발명의 실시예 33의 메모리회로의 로우용장제어용 데이타제어회로(100)를 나타낸 도이다.
제41도에 있어서, 제11도에 나타난 실시예 8와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
본 실시예의 데이타제어회로(100)는 예컨데, 실시예 2(제33도)의 메모리회로(30)와 이것에 대응하는 데이타제어회로(100)(제어메모리셀용 데이타발생회로)의 접속관계를 나타낸 회로도이다.
본 실시예의 데이타제어회로(100)는 예컨데, 4개의 판독데이타단자(DOi)의 각 값과 기대값신호를 비교해서 제어용의 값(PF)을 출력하는 기대값비교수단(105)과, 실시예 8에서 설명된 것과 유사한 논리합회로(35) 및 플립플롭(33)을 구비한다.
기대값 비교수단(105)은 후에 설명되는 실시예 34, 실시예 35 및 실시예 36의 것과 같은 비교수단(106)과, 실시예 8에서 설명된 것과 유사한 논리적회로(32)로 구성된다.
플립플롭(33)은 비동기 리셋형이어도 되고, 또는 동기 리셋형이어도 된다.
동작
상기 구성으로 구성된 데이타제어회로(100)의 동작을 설명한다.
첫째, 리셋신호(FF-RESET)로 FF를 0으로 리셋한다.
다음에, 비교수단(106)은 기대값신호(EXP)와 메모리회로(30)의 판독데이타단자(DOi)로 부터의 출력을 비교하고, 그것들이 다르다면, 제어용의 값(PF)으로서 1을 출력한다.
이 상태에서, 비교 인에이블 신호(CMPEN)가 1인 경우, 클럭신호(T)가 주어지면, 플립플롭(33)에는 1이 세트된다.
즉, 고장이 검출되면, 플립플롭(33)의 출력(Q)은 0에서 1로 변화한다.
다음에, 제33도 및 제38를 참조해서 제41도의 회전전체의 동작예를 설명한다.
(1)첫째, 제33도에 있어서, 제어메모리셀(R11, R21, R31, R41)은 리셋신호(RED-RESET) 등의 수단에 의해 리셋된다.
(2)다음에, 데이타제어회로(100)의 플립플롭(33)은 리셋신호(FF-RESET)등의 수단에 의해 리셋된다.
(3)그리고, (데이타제어회로(100)는) 제41도중의 기대값신호(EXP), 비교 인에이블 신호(CMPEN), 다른 소정이 신호(WE, SEL)등을 적절히 제어하고, 제33도중의 제1내부워드선(WL1)에 접속된 각 메모리셀(M11, M12, M13, ...)을 테스트할 때 마다, 제41도중의 플립플롭(330의 데이타출력단자(Q)로 부터의 데이타(제어용의 값(PF))을 대응하는 제33도중의 제어메모리셀(R11)에 기록한다.
(4)이 방법에 있어서, (데이타제어회로(100)는)워드선(WL2, WL3, WL4)을 순서대로 교체하는 동안 상기(3)와 같은 동작을 행한다.
상기 설명된바와 같이, 본 실시예에 있어서, 예컨데, 제2의 내부워드선(WL2) 자신의 고장 또는 제2내부워드선(WL2)에 접속된 메모리셀(M21, M22, M23, ...)의 불량의 경우에, 제33도에 나타난바와 같이, 제어메모리셀(R11, R21, R31, R41)에 0, 1, 1, 1이 기록된다.
그러므로, 적절한 용장회로의 교체가 행해진다.
[실시예 34]
제42(a)도는 제41도에 나타난 실시예 33의 데이타제어회로(100)에 사용된 비교수단의 일례(실시예 34)를 나타낸다.
본 실시예의 비교수단(106)은 모든 비트선의 고장의 경우에 있어서만 고장을 검출하는 것이고, 전판독데이터용 단자(DO1-DO4)에 대응하는 4개의 배타적 논리합회로(Ex. OR)(31a-31d)와 논리적(AND)회로(107)를 구비한다. 상기 구성에 있어서, 예컨데, 내부워드선(WL0-WL5)이 그라운드에 쇼트와 같은 고장의 경우, 이 내부워드선(WL0-WL5)에 관련하는 전데이타출력이 페일(fail)한다.
본 실시예에 있어서, 기대값신호(EXP)와 각 데이타출력(DO1, DO2, DO3, DO4)을 비교하고, 이것이 모두 다를 때, 제어용의 값(PF)이 1로 된다.
이것은 내부비트선(WL0-WL5)의 쇼트고장을 검출할 수 있다.
전데이타출력을 비교대상으로 할 필요는 없다.
예컨데, DO4와 DO1이 동시에 고장인 경우, 워드선(XL0-WL5)의 쇼트고장의 높은 가능성이 있다고 고려하고, DO3와 DO2에 관한 배타적 논리합회로를 삭제해도 된다.
이 방법으로, 회로크기를 축소할 수 있다.
[실시예 35]
제42(b)도는 제41도에 나타난 실시예 33의 데이타제어회로(100)에 사용된 비교수단(106)의 일례(실시예 35)를 나타낸다.
제42(b)도에 있어서, 제42(a)도에 나타난 실시예 34에서와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
본 실시예의 비교수단(106)은 예컨데, 제33도중의 어느것이든 내부워드선(WL0-WL5)에 접속된 메모리셀의 고장을 검출하는 것이고, 제42(a)도에 나타난 실시예 34의 논리적회로(107) 대신에 4입력논리합(OR)회로(108)가 설치된다.
상기 구성에 있어서는 메모리셀 어레이(11)중의 어느것이든 1개의 메모리셀에 고장이 발생한 경우에, 대응하는 데이타출력만이 폐일한다.
본 실시예에서는 각 배타적 논리합회로(31a-31d)에 의해 기대값신호(EXP)와 각 데이타출력(DO1, DO2, DO3, DO4)의 값을 비교하고, 1개 이상의 값이 다를 때에는 제어용의 값(P1)이 1이 된다.
이것은 메모리셀(M)의 고장을 용이하게 검출할 수 있다.
[실시예 36]
제42(c)는 제41도에 나타난 실시예 33의 데이타제어회로(100)에 사용된 비교수단(106)의 일례(실시예 36)를 나타낸다.
본 실시예의 비교수단(106)은 로우용장제어회로(91)와 메모리셀 어레이(11)와의 접속배선을 고려헤서, 로우용장제어회로(91)로 부터 가장 멀리 접속된 메모리셀에 관한 판독데이타용단자(DO4)만의 고장을 검출하는 배타적 논리합(Ex. OR)회로(31)를 설치한 것이다.
상기 구성에 있어서, 내부워드선(WL0-WL5)의 단선고장의 경우, 고장개소로 부터 모든 메모리셀을 페일한다.
그러므로, 단선고장은 로우용장제어회로(91)와 로우디코더(23)로 부터 가장 먼 메모리셀만을 테스트함으로서 검출될 수 있다.
즉, 로우용장제어회로(91)로 부터 가장 먼 메모리셀의 고장은 로우용장제어회로(91)로 부터 가장 먼 판독 데이타 단자(DO4)를 관찰함으로서 검출될 수 있기 때문에, 제42(c)도에서와 같이, 비교의 대상으로서 데이타출력(DO4)만이 사용되어도 된다.
제42(c)도의 회로에서는 그라운드에 내부워드선(WL0-WL5)의 쇼트고장도 검출될 수 있다.
이 목적으로 회로를 사용하는 경우, 로우용장제어회로(91)로 부터 가장 먼 데이타출력을 비교대상으로 할 필요는 없고, DO1등과 같은 데이타출력을 비교대상으로 사용해도 된다.
제42(d)도에서와 같이, 제42(a), (b), (c)도의 기능을 선택할 수 있도록 셀렉터를 부가해도 된다.
[실시예 37]
제43도는 본 발명의 실시예 37의 데이타제어회로(100)의 메모리회로를 나타낸 도이다.
제43도에 있어서, 제18도에 나타난 실시예 30와 같은 기능을 가진 소자에 대해서는 같은 보호를 붙인다.
본 실시예의 데이타제어회로(100)는 제18도에 나타난 실시예 13의 회로와 유사하지만, 제18도중의 기록데이타입력단자(XDI1-XDI4) 및 셀렉터(57)가 생략되고, 배타적 논리합회로(31) 대신에 실시예 34 내지 실시예 36중의 어느것이든 비교수단(106)이 더 설치된다.
본 실시예에 있어서, 외부로 부터의 CHDIR신호는 메모리회로(30)의 RED-COL-ADDR단자에 공급된다.
CHDIR=1의 경우에는 제39 및 제36도에서의 한 비트선(RBL1)이 선택되지만, CHDIR=0의 경우에는 다른 비트선(RBL2)이 선택된다.
다음에, 데이타제어회로(100)의 동작을 설명한다.
첫째, (데이타제어회로(100)는) 리셋신호(FF-RESET)로 제2플립플롭(64)과 제1플립플롭(61)을 리셋한다.
여기에서, 비교수단(106)은 기대값신호(EXP)와 메모리회로(30)의 판독데이타단자(DO1-DO4)를 서로 비교하고, 만약 그것들이 다르면, 제어용의 값(PF)로서 1을 출력한다.
이 상태에서, 비교 인에이블신호(CMPEN)가 1인 경우, 클럭신호(T)가 주어지면, 플립플롭(61)에 1이 세트되고, 그것의 출력데이타(Q)는 1이 된다.
즉, 최초의 고장이 검출되면, 제1플립플롭(61)의 출력데이타(Q1)는 0에서 1로 변화한다.
플립플롭(61)의 출력데이타(Q1)가 1, 제어용의 값(PF)이 1, 비교 인에이블 신호(CMPEN)가 1인 경우, 클럭신호(T)가 주어지면, 제2플립플롭(64)에는 1이 세트되고, 그 출력데이타(Q0)는 1이 된다.
즉, 2번째의 고장이 검출되면, 제2플립플롭(64)의 출력데이타(Q0)는 0에서 1로 변화한다.
제2셀렉터(65)는 신호(CHDIR)가 0인 경우, 제2플립플롭(64)의 출력을, CHDIR이 1인 경우는 제1플립플롭(61)의 출력을 제어메모리셀(R11-R41)(제36도)에 대한 제어데이타로서 선택한다.
그것을 CHDIR=1로 고정해서 사용한 경우, 제41도의 회로와 유사한 동작이 행해지고, 1개의 워드선에 관한 고장을 구제할 수 있다.
그러나, CHDIR=1로 고정한 동작으로 구제가 행해지지 않는 경우에, 즉, 2개의 워드선에 관한 고장의 경우에, 이하에 주어진 동작으로 구제한다. 여기에서, 워드선의 쇼트 또는 단선과 같은 고장을 판정하고, 컬럼 어드레스(COL-ADDR)는 예컨데, 0으로 고정되어, 테스트를 행한다.
제36도 및 제39도를 참조해서 이하 제43도의 전체 회로의 동작의 예를 설명한다.
여기에서는 워드선(WL2)과 워드선(WL3)의 고장을 생각해서 설명을 행한다.
(1) 제36도에 있어서, (데이타제어회로(100)는) 리셋신호(RED-RESET)등의 수단에 의해 제어메모리셀(R11, R21, R31, R41, R22, R32, R42)을 리셋 한다.
(2) 제43도에 있어서는 데이타제어회로(100) 및 제1플립플롭(61)과 제2플립플롭(64)이 리셋된다.
(3) (데이타제어회로(100)는)기대값신호(EXP), 비교 인에이블신호(CMPEN), 다른 소정의 신호(WE)등을 적절히 제어하고, 제36도에 있어서, 제4내부워드선(WL4)에 접속된 통상 동작용 메모리셀(M41)을 테스트한다.
그리고, 제43도에 있어서, (데이타제어회로(100)는)제36도중의 대응하는 제어메모리셀(R2)에 제2플립플롭(64)의 데이타출력단자(Q0)의 데이타(제어용의 값(PF))를 기록한다.
(4) 워드선의 대상을 WL3, WL2, WL1의 순서대로 교체, 즉, 제어메모리셀을 R32, R22, R12의 순서대로 교체하면서, 상기의 (3)과 유사한 동작을 행한다.
상기 동작을 행하면, 내부워드선(WL3, WL2)에 관한 메모리셀(M31, M21)이 불량으로 판정된 후, 제어데이타가 1로 변화한다.
이 결과, R12, R22, R32, R42에 1, 1 , 0, 0이 기록된다.
이 단계에 있어서, 제1외부워드선(OWL1)은 제0 내부워드선(WL0)에, 제2외부워드선(OWL2)은 제1내부워드선(WL1)에, 제3외부워드선(OWL3)은 제3내부워드선(WL3)에, 제4외부워드선(OWL4)과 제4내부워드선(WL4)에 각각 접속되고, 제2내부워드선(WL2)의 불량이 구제된다.
(5) 다음에, 데이타제어회로(100)의 제1플립플롭(61)이 리셋된다.
(6) (데이타제어회로(29)는) 기대값신호(EXP), 비교인에이블신호(CMPEN), 다른 소정의 신호(WE)등을 적절히 제어하고, CHDIR=1의 상태에서, 제1외부비트선(OBL1)에 접속된 메모리셀(M30)을 테스트(제36도)하고, 대응하는 제어메모리셀(R11)에 제1플립플롭(61)의 출력데이타(제어용의 값(PF))를 기록한다.
(7) 외부워드선을 OWL2, OWL3, OWL4의 순서대로 교체, 즉, 제어메모리셀을 R21, R31, R41의 순서대로 교체하면서, 상기의 (6)과 유사한 동작을 행한다.
상기 동작을 행하면, 메모리셀(M31)이 불량으로 판정된 후, 제어데이타가 1로 변화한다.
이 결과, R11, R21, R31, R41에 0, 0, 1, 1이 기록된다.
이 단계에 있어서, 제1외부워드선(OWL1)은 제0내부워드선(WL0)에, 제2외부워드선(OWL2)은 제1내부워드선(WL1)에, 제3외부워드선(OWL3)은 제4내부워드선(WL3)에, 제4외부워드선(OWL4)은 제5내부워드선(WL5)에 각각 접속되고, 제2내부워드선(WL2)과 제3내부워드선(WL3)의 불량이 구제된다.
[실시예 38]
제44도는 본 발명의 실시예 38의 메모리회로의 데이타제어회로(100)를 나타낸 도이다.
제44도에 있어서, 제19도에 나타난 실시예 14와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
본 실시예의 데이타제어회로(100)는 제18도에 나타난 실시예 14의 회로와 유사하지만, 제19도중의 기록데이타입력단자(XDI1-XDI4) 및 셀렉터(57)가 생략되고, 배타적 논리합회로(31) 대신에 실시예 34 내지 실시예 36중의 어느것이든 비교수단(106)이 더 설치된다.
즉, 이 데이타제어회로(100)는 실시예 37중의 셀렉터 대신에, 1개의 논리합(OR)회로(67)를 사용해서 구성된다.
그리고, CHDIR이 1로 세트됨으로서, 제2플립플롭(64) 및 제2플립플롭(61)의 양방이 최초의 고장을 검출한다.
이 회로의 규모는 제44도와 비교해 더 작다.
본 발명에 있어서, 제45도는 컬럼용장제어회로(12)와 로우용장제어회로(ROW-RED-CTRL)가 동시에 적용된 경우의 용장기능을 가진 메모리회로의 전체도이다.
제45도에 있어서, 제17도의 회로와 제39도의 회로는 융합된다. 제45도에 나타난바와 같이, 용장 인에이블신호선(RED-EN)으로 부터 주어진 신호가 컬럼용장제어회로(12)와 로우용장제어회로(81)의 양방에 존재하는 경우에, 이 용장 인에이블신호선(RED-EN)은 양 용장제어회로(12, 91)에 공통으로 접속될 수 있다.
컬럼용장제어회로(12)와 로우용장제어회로(91)의 교체를 순서대로 행하는 경우, 리셋신호(RED-RESET)(RED-RESET-R, RED-RESET-C)는 각 용장제어회로(12, 91)에 독립해서 공급된다.
양쪽에 고장을 구제할 때, 리셋신호(RED-RESET)(RED-RESET-R, RED-RESET-C)는 공통의 접속선으로 부터 공급해도 된다.
[실시예 39]
제46도는 본 발명의 실시예 39의 메모리회로의 데이타제어회로(100)를 나타낸 도이다.
제46도에 있어서, 제18도에 나타난 실시예 13와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
본 실시예의 데이타제어회로(100)에 컬럼용장제어회로(12)와 로우 용장제어회로(ROW-RED-CTRL)가 동시에 적용된다.
본 실시예의 데이타제어회로(100)는 제18도에 나타난 실시예 13의 회로와 유사하지만, 셀렉터(65)로 부터의 출력이 메모리회로(30)의 RED-DI단자에 공급되고, 비교인에이블신호(CMPEN)가 로우용장어드레스단자(RED-ROW-ADDR)뿐아니라 컬럼 용장 어드레스 단자(RED-ROW-ADDR)에도 적용된다는 점에서 실시예 13와 다르다.
그리고, 본 실시예에 있어서, 제42(c)도에 나타난 실시예 36의 비교수단(106)은 실시예 37(제43도)의 로우용장제어회로에 적용된다.
본 실시예에 따라, 4비트의 기록데이타입력단자(DI4) 및 판독데이타(DO4)에 대한 데이타제어회로(100)는 컬럼용장제어회로(12)와 로우용장제어회로(91)에 공통으로 사용된다.
이것으로 회로규모를 축소할 수 있다.
제47도의 데이타제어회로(100)는 제46도와 같은 기능을 갖지만, 신호(CHDIR)로 제어된 셀렉터(65) 대신에 논리합(OR)회로(67)를 사용하고, CHDIR을 1로 세트함으로서 제2플립플롭(64) 및 제1플립플롭(61)의 양쪽이 최초의 고장을 검출한다.
본 실시예에 있어서, 제46도와 비교해서 회로규모는 더 작다.
[실시예 40]
제48도는 본 발명의 실시예 40의 메모리회로의 데이타제어회로(100)를 나타낸 도이다.
제48도에 있어서, 제46도에 나타난 실시예 39와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
본 실시예의 데이타제어회로(100)에 있어서, 컬럼용장제어회로(29)와 로우용장제어회로(100)의 각각에 대해서 제46도에 나타난 실시예 39와 유사한 회로가 적용되지만, 배타적 논리합회로(31)는 로우용장제어회로(100)의 기대값 비교수단의 일부로서 유용되어, 회로규모를 축소한다.
제48도중의 부호(110)는 메모리회로(30)의 기록데이타입력단자(DI1-DI4) 각각에 관한 배타적 논리합회로(31)에 접속된 소자이고, 논리적(AND)회로가 소자와 같이 사용된 경우는 실시예 34(제42(a)도)의 비교수단(106)이 구성된다.
한편, 논리합(OR)회로가 소자(100)로서 사용된 경우는 실시예 34(제42(b)도)의 비교수단(106)이 구성된다.
또한, 로우용장제어회로(100)에 있어서, 컬럼용장제어회로(29)의 셀렉터(57)에 대응하는 셀렉터는 생략된다.
[실시예 41]
제49도는 본 발명의 실시예 41의 메모리회로의 데이타제어회로(29, 100)를 나타낸 도이다.
제49도에 있어서, 제48도에 나타난 실시예 40와 같은 기능을 가진소자에 대해서는 같은 부호를 붙인다.
본 실시예의 회로는 제48도에 나타난 실시예 40와 유사하지만, 로우용장제어회로(100)의 기대값비교수단의 일부로 컬럼용장제어회로(29)의 배타적 논리합회로(31)를 유용하도록, 또는 컬럼용장제어회로(29)의 1개(29X)를 모드교체함으로서 로우용장제어회로(100)로 유용하도록 구성된다. 이 때의 모드교체는 외부로 부터의 제어신호(COL-ROW)로 셀렉터(11)를 교체함으로서 행해질 수 있다.
그러한 구성으로, 제48도의 회로와 비교해서 회로규모를 축소할 수 있다.
[실시예 42]
제50(a)도는 본 발명의 실시예 42의 어드레스지정회로를 나타낸 도어다.
본 실시예의 어드레스지정회로는 실시예 30(제38도) 또는 실시예 34(제39도)에 설명된 로우용장기능을 가진 메모리회로의 로우디코더(ROW-DEC)에 어드레스지정신호(ROW-ADDR)를 주는 것이다.
즉, 본 실시예의 어드레스지정회로는 메모리회로(30)의 복수(4)의 외부워드선(OWL1-OWL4)에 접속되고, OWL1로 부터 OWL4에 순서대로 이들 외부워드선을 지정한것이고, 미리 설정된 연산식에 근거해서 일정의 주기를 가진 의사의 난수로서의 전주기 계열데이타를 출력하는 전주기 계열데이타출력회로(115)와, 전주기 계열데이타출력회로(115)로 부터의 출력정보를 근거해서 외부원드선(OWL1-OWL4)을 순차 지정하는 디코더(116)를 구비한다.
2비트의 직렬 시프트 레지스터(SR)인 전주기 계열 데이타 출력 회로(115)는 좌시프트로 시프트인하는 SIL단자와 우시프트로 시프트인하는 SIR단자를 구비하고, 소정의 난수발생 논리회로군(나타나지 않았음)으로 부터의 데이타 1100는 이 회로에 주기적으로 시프트된다.
이 결과, 전주기 계열데이타 출력회로(115)는 좌시프트(SIR)시에 0∼10∼11∼1의 순서로 2비트의 데이타를 디코더(116)에 주지만, 우시프트(SIL)시에는 1∼11∼10∼0의 순서로 2비트데이타를 디코더(116)에 준다.
2비트입력 4비트출력 디코더인 디코더(116)는 전주기 계열데이타 출력회로(115)로 부터의 2비트데이타를 수신함으로서 4개의 외부 워드선(OWL1-OWL4)을 순차 지정하는 것이고, 제51도에 나타난바와 같이, 전주기 계열데이타 출력회로(115)에 접속된 2비트의 입력단자(AX0, AX1)와, 외부워드선(OWL1-OWL4)에 접속된 4비트의 출력단자(X0, X2, X3, X1)와, 입력단자(AX0, AX1)로 부터 주어진 2비트값을 출력단자(X0, X2, X3, X1)에 걸린 4비트값으로 변환하는 논리회로부터(121)와, 논리회로부(121)로 부터의 4비트신호를 출력단자(X0, X2, X3, X1)의 순서로 재배열하는 비트순서변환배선(122)를 구비한다.
논리회로부(121)는 4개의 인버터(124a-124d) 및 4개의 논리적(AND)회로(125a-125d)로 구성된 일반적인 형태이다.
여기에서, 논리회로부(121)는 입력단자(AX0, AX1)에 주어지는 값에 대해서 0∼1∼10∼11D의 순서로 데이타가 입력될 때, 가장 우측의 제1논리적회로(125a)에서 가장 좌측의 제4논리적회로(125d)로 순차값 1을 출력한다.
비트순서 변환 배선(122)은 가장 우측의 제1논리적회로(125a)로 부터의 값 1을 수신했을 때(즉, 입력단자(AX0, AX1)에 값 0이 주어졌을 때), 가장 좌측의 출력단자(X0)에 데이타를 출력하고, 논리회로부(121)의 우로부터 2번째 위치의 제2논리적회로(125b)로 부터 값 1을 수신했을 때(즉, 입력단자(AX0, AX1)에 값 1이 주어졌을 때), 가장 우측의 출력단자(X1)에 데이타를 출력하고, 논리회로부(121)의 우로 부터 3번째 위치의 제3논리적회로(125c)로 부터 값 1을 수신했을 때(즉, 입력단자(AX0, AX1)에 값 10이 주어졌을 때), 우로 부터 제3출력단자(X3)에 데이타를 출력하고, 논리회로부터(121)의 가장 좌측의 제4논리적회로(125d)로 부터 값 1을 수신했을 때(즉, 입력단자(AX0, AX1)에 값 11이 주어졌을 때), 우로 부터 제2출력단자(X2)에 데이타를 출력한다.
동작
상기 구성의 어드레스지정회로의 동작을 설명한다.
외부워드선(OWL1-OWL4)에 인클리먼트를 행하고, 즉, OWL1∼OWL2∼OWL3∼OWL4의 순서로 어드레싱을 행하는 경우, (이 어드레스지정회로는)전주기 계열데이타 출력회로(115)에 대해서 110을 SIR단자로 부터 우시프트로 시프트를 행한다.
이 때, 전주기 계열 데이타 출력회로(115)로 부터의 어드레스(AX1, AX0)는 0, 10, 11, 1의 순서로 변화한다.
십진수 표현으로, 그것은 0번지, 2번지, 3번지, 1번지의 순서로 변화된 어드레스를 의미한다.
0번지 지정시는 제0출력단자(X0)가 액티브되고, 2번지 지정시는 제2출력단자(X2)가 액티브되고, 3번지 지정시는 제3출력단자(X3)가 액티브되고, 1번지 지정시는 제1출력단자가 액티브된다.
여기에서, 본 실시예에서는 제1외부워드선(OWL1)은 제0출력단자(X0)에, 제2외부워드선(OWL2)은 제2출력단자(X2)에, 제3외부워드선(OWL3)은 제3출력단자(X3)에, 제4외부워드선(OWL4)은 제1출력단자(X1)에, 각각 접속되고, X0∼X2∼X3∼X1의 순서로 어드레스지정을 해도, OWL1∼OWL2∼OWL3∼OWL4의 순서로 용이하게 인클리먼트를 할 수 있다.
그러므로, 용장회로의 교체를 위한 RAM테스트시에 전주기 계열을 사용하는 효과적인 테스트를 적용할 수 있다. 구체적으로, 그것은 테스트신호 및 테스트패턴의 삭감의 효율을 생기게 한다.
외부 워드선에 대해서 인클리먼트를 행하고, 즉, OWL4∼OWL3∼OWL2∼OWL1의 수서로 어드레싱을 행하는 경우, (이 어드레스지정회로는) 전주기 계열데이타 출력회로(115)에 대해서 110을 SIL단자로 부터 좌시프트로 시프트를 행한다.
이 때, 전주기 계열 데이타 출력회로(115)로 지정된 어드레스(AX1, AX0)는 1, 11, 10, 0의 순서로 변환한다.
십진수 표현으로, 그것은 1번지, 3번지, 2번지, 0번지의 순서로 변화된 어드레스를 의미한다.
그 결과, 디클리먼트 어드레싱이 실현된다.
디클리먼트 어드레싱이 불필요한 경우, 쌍방의 직렬 시프트 레지스터 또는 쌍방향의 스캔패스회로를 사용할 필요는 없다.
[실시예 43]
제52도는 본 발명의 실시예 43의 어드레스 지정 회로를 나타낸 도이다.
본 실시예의 어드레스 지정 회로는 예컨대, 실시예 32(제40도)에 설명된 것과 같은 로우용장기능을 가진 메모리회로에 대응하는 것이고, 디코더(116)로서 4입력 16출력형 디코더를 사용한다.
여기에서, 로우 어드레스(ROW-ADDR)는 상위 어드레스(AX3, AX2)용과, 상위 어드레스(AX1, AX0)용의 2개의 직렬 시프트 레지스터(전주기 계열 데이타 출력회로)(115a(SR1), 115b(SR2))로 부터 공급된다.
이 2개의 시프트 레지스터는 독립적으로 시프트동작을 제어할 수 있도록 구성된다.
2개의 직렬 레지스터는 스캔패스이어도 된다.
상위 레지스터(AX3, AX2)는 복수(4)의 로우용장제어회로(ROW-RED-CTRL-0∼3)중의 1개를 선택하기 위해 사용된다.
예컨데, (AX3, AX2)가 (0, 0)일 때, ROW-RED-CTRL-0가 선택되고, (AX3, AX2)가 (0, 1)일 때, ROW-RED-CTRL-1가 선택되고, (AX3, AX2)가 (1, 0)일 때, ROW-RED-CTRL-2가 선택되고, (AX3, AX2)가 (1, 1)가 일 때, ROW-RED-CTRL-3이 선택된다.
즉, 본 실시예에 있어서, (어드레스지정회로는) 상위 어드레스로 로우용장 제어회로(ROW-RED-CTRL)를 선택하고, 각 로우제어회로(ROW-RED-CTRL)를 제어하고 선택함으로서 4개의 워드선을 가진 4개의 RAM군도 똑같이 고려해서, 각 RAM에 대해서 용장회로의 교체를 행하는 방법으로 제어를 행한다. 상위 어드레스(AX1, AX0)는 각 로우용장제어회로내의 복수의 외부워드선(OWL1-OWL16)중의 1개를 선택하기 위해 사용된다.
(어드레스지정회로는)전주기계열 110을 제1시프트 레지스터(115a(SR1))의 SIR단자로 부터 우시프트로 시프트한다.
이 때, 어드레스(AX1, AX0)는 0∼10∼11∼1의 순서로 변화한다.
같은 방법으로, (어드레스지정회로는)제1시프트 레지스터(115b(SR2))의 SIR단자로 부터 우시프트로 전주기 계열 110을 시프트한다.
이 때, 어드레스(AX3, AX2)는 0∼10∼11∼1의 순서로 변화한다.
제1시프트 레지스터(115a(SR1))에 의한 어드레스가 일순한 후에, 제2시프트 레지스터(115b(SR2))에 의한 어드레스를 갱신하는 동작이 반복되면, 어드레스(AX3, AX2, AX1, AX0)는 아래와 같이 변화한다.
(0, 0, 0, 0)∼(0, 0, 1, 0)∼(0, 0, 1, 1)∼(0, 0, 0, 1)∼(1, 0, 0, 0)∼(1, 0, 1, 0)∼(1, 0, 1, 1)∼(1, 0, 0, 1)∼(1, 1, 0, 0)∼(1, 1, 1, 0)∼(1, 1, 1, 1)∼(1, 1, 1, 0)∼(0, 1, 0, 0)∼(0, 1, 1, 0)∼(0, 1, 1, 1)∼(0, 1, 0, 1)
십진수로 하면, 어드레스가 0∼2∼3∼1∼8∼10∼11∼9∼12∼14∼15∼13∼4∼6∼7∼5의 순서로 변환하는 것을 의미한다.
이 순서로 디코더의 출력 X0, X2, X3, X1, X8, X10, X11, X9, X12, X14, X15, X13, X4, X6, X7, X5이 배치된다.
이 구성의 채택으로, 용장회로의 교체를 위한 RAM테스트시에 전주기계열을 사용하는 효과적인 테스트를 적용할 수 있다.
구체적으로, 테스트신호 및 테스트패턴의 삭감의 효과가 있다.
역순서로의 어드레싱을 행하는 경우는 전주기 계열 110을 SIL단자로 부터 좌시프트하면 된다.
복수의 로우용장제어회로(ROW-RED-(TRL))는 어떠한 순서로 배열해 된다.
제52도에 나타난 바와같이, 전주기계열에 의해 발생되는 순서로 배치해도 되고, 또는 상위 어드레스의 성장순(ROW-RED-CTRL0∼1∼2∼3)으로 배열해도 된다.
[실시예 44]
제53도는 본 발명의 실시예 44의 어드레스지정회로를 나타낸 도이다.
제53도에 있어서, 제42도에 나타난 실시예 42와 같은 기능을 가진 소자에 대해서는 같은 부호를 붙인다.
본 실시예의 어드레스지정회로는 제7도, 제8도, 제9도, 제10도에 나타난 컬럼용장기능을 가진 메모리회로에 대응해서 사용되고, 실시예 42(제50(a))에서 설명된 것과 동일한 2입력 4출력디코더(116)(컬럼디코더)이다
그리고, 컬럼셀렉터(117)는 디코더(116)와 외부비트선(OBL1-OBL4)과의 사이에 접속된다.
본 실시예에 있어서, 외부워드선(OWL1-OWL4)에 대해서 인클리먼트 즉, OWL1∼OWL2∼OWL3∼OWL4의 순서로 어드레싱을 행하는 경우, 전주기 계열 데이타 출력회로(115)에서의 110을 SIR단자로 부터 우시프트로 시프트한다.
이 때, 어드레스(AY1, AY0)는 0, 10, 11, 1의 순서로 변화한다.
이것은 십진수 표현으로, 0번지, 2번지, 3번지, 1번지의 순서로 변화된 어드레스를 의미한다.
컬럼셀렛터(117)에 의해, 0번지 지정시는 제0출력단자(Y0), 2번지 지정시는 제2출력단자(Y2), 3번지 지정시는 제3출력단자(Y3), 1번지 지정시는 제1출력단자가 액티브된다.
Y0에 의해 OBL1, Y2에 의해 OBL2, Y3에 의해 OBL3, Y1에 의해 OBL∼BL4이 선택된다.
이와 같이 구성으로, 용장회로교체를 위한 RAM테스트시에 전주기계열을 사용하는 효과적인 테스트를 적용할 수 있다.
구체적으로, (이 구성은)테스트신호의 삭감 및 테스트패턴의 삭감의 효과가 있다.
외부비트선(OBL1∼OBL4)에 대해서 인클리먼트, 즉, OWL4∼OWL3∼OWL2∼OWL1의 순서로 어드레싱을 행하는 경우, (어드레스지정회로는(전주기 계열데이타출력회로(115)에서의 1100을 SIL단자로 부터 좌시프트로 시프트 한다.
이 때, 어드레스(AY1, AY0)는 1, 11, 10, 0의 순서로 변화한다.
이것은 십진수 표현으로, 1번지, 3번지, 2번지, 0번지의 순서로 변화된 어드레스를 의미한다.
이 결과, 디클리먼트 어드레싱이 실현된다.
디클리먼트 어드레싱이 블필요한 경우는 쌍방향 계열 시프트 레지스터 또는 쌍방향 스캔 패스 회로를 사용할 필요는 없다.
[변형예]
(1) 실시예 1, 실시예 2, 실시예 3, 실시예 4, 실시예 20, 실시예 26, 실시예 27, 실시예 28 및 실시예 29에 있어서, 제어메모리셀(C11-C14)로서 리셋기능을 가진것을 사용했지만, 이것 대신에 리셋기능이 없는것을 사용해도 된다.
이 경우에 있어서, 워드선(RWL1)을 액티브했을 때, 외부워드선(OBL1-OBL4)으로 부터 전제어메모리셀(C11-C14)에 0을 기록함으로서 리셋동작을 행한다.
리셋동작후, 모든 셀렉터는 입력 0측에 교체됨으로, 제1외부비트선(OBL1)과 제1내부비트선(BL1), 제2외부비트선(OBL2)과 제2내부비트선(BL2), 제3외부비트선(OBL3)과 제3내부비트선(BL3), 제4외부비트선(OBL4)과 제4내부비트선(BL4)이 각각 대응된다.
또한, 실시예 2, 실시예 3등에 있어서, 반드시 어떤 명확한 리셋기능을 갖지 않는 제어메모리셀을 사용해도 된다.
예컨데, 전원 투입시에 제어메모리셀(C11-C14)이 모두 0으로 리셋되도록 메모리셀 자신을 설계해도 된다.
예컨데, 제어메모리셀군(17)의 각 제어메모리셀(C11-C14)을 예컨데, 트랜지스터의 크기를 변화하는 것에 의해 데이타의 0, 1에 대해서 비대칭이 되도록 설계하면, 전원투입시에 제어메모리셀(C11-C14)을 모두 0으로 리셋할 수 있다.
또한, 제어메모리셀(C11-C14)을 광(자외선)조사 소거가능한 프로그래머블ROM(UVEPROM)용의 메모리셀로 구성해도 된다.
이 경우, 조사광에 의해 리셋동작이 가능하다.
더욱더, 실시예 3에 있어서, 제어메모리셀(C11-C14)로서 리셋기능이 없는것을 사용하는 경우, 용장 인에이블신호선(RED-EN)을 0으로 설정하고, 셀렉터군(16)의 셀렉터(SEL1-SEL4)를 0측에 교체하며, 워드선(RWL1)을 액티브하고, 외부비트선(OBL1-OBL4)로 부터 제어메모리셀(C11-C14)에 0을 기록함으로서 각 제어메모리셀(C11-C14)의 리셋동작을 행할 수 있다.
또한, 실시예 4에 있어서, 리셋기능이 없는 제어메모리셀(C11-C14)을 사용하는 경우, 워드선(RW1,RW2)을 액티브했을 때, 외부비트선(OBL1-OBL4)으로 부터 제어메모리셀(C11-C14)에 0을 기록함으로서 리셋동작을 행할 수 있다.
(2) 각 실시예에서 설명된 것과 같이 제어데이타발생회로를 설치하지 않는 경우도, 그저 제어데이타의 기록수단을 이용할 수 있는 것만으로도, 컬럼용 장제어회로 또는 로우용장제어회로를 사용함으로서 용장회로의 교체를 행할 수 있다.
예컨데, 제45도의 RAM에 스캔패스방식의 테스트회로를 적용함으로서, 메모리셀 어레이(11)를 테스트할 수 있다.
이 테스트의 결과에 근거해서, 용장회로 교체용의 제어데이타는 스캔패스를 사용함으로서 컬럼용장제어회로 및 로우용장제어회로에 기록될 수 있다.
이 경우, RAM테스트 및 제어데이타의 기록을 위한 스캔패스의 동작이 복잡하게 된다.
그러므로, 마이크로제어기 또는 마이크로컴퓨터등의 수단으로 이 테스트 및 용장회로의교체를 행하면 된다.
마이크로제어기 또는 마이크로컴퓨터로 제어함으로서, 고도의 테스트 알로리즘을 RAM테스트에 적용할 수 있고, 고장의 검출률을 증가시킬 수 있으며, 보다 적절한 용장회로의 교체를 행할 수 있다.
또한, 본 발명에 의한 제어 데이타 발생가능을 가진 스캔 레지스터(제12, 15, 20, 21, 22, 23, 24, 25, 28, 29, 31)를 사용하는 스캔패스방식의 테스트회로를 마이크로비교기 또는 마이크로컴퓨터로 제어해도 된다.
또한, 스캔패스로 제어메모리셀(C11-C14), R내의 제어데이타를 판독하고, 이 정보를 압축해서 마이크로비교기 또는 마이크로컴퓨터내의 프로그래머블ROM에 기억할 수 있다.
전원투입시에 이 ROM데이타에 따른 스캔패스를 제어해서 제어메모리셀(C11-C14), R에 기록함으로서, 전원투입시에 어떤 제테스트하는것없이 용장회로의 교체를 행할 수 있다.
(3)제7도에 나타난 실시예 4에 있어서, 2개의 워드선(RWL1, RWL2)을 나타내고 있지만, 예컨데, 제1도, 제2도 및 제3도와 같이 용장도가 1인 컬럼용장제어회로(12)를 사용하는 경우는 단 1개의 워드선(RWL1)만 설치되면 된다.
(4)제7도에 나타난 실시예 4에서는 용장 인에이블 신호선(RED-EN)을 나타내고 있지만, 예컨데, 제1도, 제2도, 제4도의 회로와 같이 컬럼용장제어회로(12)의 종류에 의존해서 이 신호는 존재하지 않는다.
(5)제7도에 나타난 실시예 4에서는 리셋신호선(RED-RESET)을 나타내고 있지만, 예컨데, 제1도, 제3도 또는 제4도의 회로에 리셋기능이 없는 제어메모리셀이 사용된 경우와 같이, 컬럼용장제어회로(12)의 종류에 의존해서 이 신호는 존재하지 않는다.
(6)제11도에 나타난 실시예 8에 있어서, 내부비트선(BL1-BL4)의 단선고장을 검출해서 용장회로교체를 행하면, 내부비트선(BL1-BL4) 관련의 모든 메모리셀(M111-M15, M21-M25, M31-M35, …)을 테스트할 필요가 없다.
예컨데, 제1도중의 제1내부비트선(BL1)에 대해서는 M31만 테스트하면 되고, 일반적으로, 각 셀렉터(SEL1-SEL4)로 부터 가장 먼 메모리셀(M31-M35)만을 테스트하면 된다.
(7)제14도에 나타난 실시예 10 및 제15에 나타난 실시예 11에서는 시리얼 시프트동작에 의해 0을 시프트인해서 리셋동작을 행할 수 있기 때문에, 리셋신호(FF-RESET) 및 이 신호가 입력되는 논리적회로(41)를 삭감해도 된다.
이와 같이 논리적회로(41)를 삭감하면, 비동기 리셋기능 또는 동기 리셋기능을 가진 플립플롭(46, 61)을 사용해도 된다.
또한, 실시예 11실시예 12 판독데이타 출력단자(XDOi)로 부터의 데이타출력용 제1플립플롭(61)이 불필요한 경우, 전단의 2개의 셀렉터(51a, 51b)를 삭감할 수 있다.
(8)실시예 34-실시예 36의 개량안으로서, 제42(d)도에 나타난바와 같이 제42(a), (b), (c)도의 기능을 모두 설치하고, 또한 이들 기능을 선택하는 셀렉터(109)를 부가해도 된다.
(9)실시예 40에서는 제48도중의 소자(110)로서 실시예 34(제42(a)도) 또는 실시예 35(42(b)도)의 비교수단(106)을 사용하는 구성으로서 설명되었지만, 제42(d)도의 비교수단(106)을 사용하는 구성도 된다.
(10)제50(a)도에 나타난 실시예 42에 있어서, 4개의 외부워드선(OWL1-OWL4)을 가진 메모리회로에 대응해서 2비트입력 4비트출력을 사용하는 예를 설명했지만, 예컨데, 16개의 외부워드선(OWL1-OWL16)을 가진 메모리회로에 대응해서 4입력 16출력형 디코더를 사용해도 된다.
예컨데, 전주기 계열로서 0001001101011110000이 사용된다.
이 전주기 계열을 4비트의 시프트 레지스터의 시프트인하는 것에 의해 발생된 어드레스는 0∼1000∼1100∼1110∼1111∼111∼1011∼101∼1010∼1101∼110∼11∼1001∼100∼10∼1 순서로 변화하지만, 어드레스의 순번에 대응해서 디코더(116)의 출력단자를 좌로 부터 X0, X8, X12, X14, X15, X7, X11, X5, X10, X13, X6, X3, X9, X4, X2, X1의 순서로 배치하고, 인클리먼트동작 및 디클리먼트동작을 용이하게 행할 수 있다.
본 발명을 상세히 설명했지만, 상기 설명은 예시적인 것이고 한정적인 것이 아니다.
그러므로, 다양한 변형은 본 발명의 범위로 부터 출발하지 않고도 고안될 수 있다.

Claims (27)

  1. 행렬형태로 배열된 복수의 메모리셀로 구성된 메모리셀 어레이와, 상기 메모리셀 어레이의 행방향 및 열방향의 적어도 하나의 복수의 내부접속선에 접속되고, 외부로 부터 상기 메모리셀 어레이에 대해서 데이타를 교체하는 복수의 외부접속선과, 상기 메모리셀 어레이와 상기 외부접속선과의 사이에 삽입되고, 상기 메모리셀 어레이에 고장이 발생한 경우, 적어도 1개의 고장 데이타를 보상하도록 제어하는 용장제어회로를 구비하고, 상기 외부접속선의 배선수는 상기 내부접속선의 배선수보다 적게 설정되고, 상기 용장제어회로는 상기 외부접속선과 같은 제어메모리셀을 구비하고, 상기 고장데이타를 가진 내부접속선을 경계로서, 일방향측에 배치된 상기 외부접속에 관한 2값중의 1값을 기억하고, 상기 고장데이타를 가진 내부접속선을 경계로서 다른 방향측에 배치된 상기 외부접속선에 관한 2값중의 다른 값을 기억하는 제어메모리셀군과, 상기 제어메모리셀군의 제어메모리셀에 각각 대응된 복수의 셀렉터를 구비하고, 상기 제어메모리셀군에 기억된 값에 따라, 상기 고장데이타를 가진 내부접속선과 당해 내부접속선에 대응된 상기 외부접속선과의 접속을 풀고, 상기 고장데이타를 가진 내부접속선을 경계로서 일방향측에 배치된 외부접속선을 당해 각 외부접속선에 대응된 내부접속선에 접속하고, 상기 고장데이타를 가진 내부접속선을 경계로서 다른 방향측에 배치된 외부접속선을 당해 외부접속선에 대응된 내부접속선에 대해서 상기 다른 방향측에 인접하는 다른 내부접속선에 순차 접속하는 셀렉터군을 구비하는 메모리회로.
  2. 제1항에 있어서, 상기 제어메모리셀군의 상기 제어메모리셀의 데이타입력단자는 각각 대응된 상기 외부접속선 또는 상기 내부접속선에 접속되는 메모리회로.
  3. 제1항에 있어서, 상기 제어메모리셀군의 상기 제어메모리셀의 데이타입력단자는 제어해야 할 상기 셀렉터군의 상기 각 셀렉터가 접속된 상기 외부접속선에 대응된 상기 내부접속선에 각각 접속되고, 상기 제어메모리셀군의 상기 각 제어메모리셀과 상기 셀렉터군의 상기 각 셀렉터와의 사이에 상기 제어메모리셀군에 의한 제어의 허부를 선택하는 스위치소자 각각 삽입되는 메모리회로.
  4. 행렬형태로 배치된 복수의 메모리셀로 구성된 메모리셀 어레이와, 상기 메모리셀 어레이의 행방향 및 열방향의 적어도 하나의 복수의 내부접속선에 접속하고, 외부로 부터 상기 메모리셀 어레이에 대해서 데이타를 교체하는 복수의 외부접속선과, 상기 메모리셀 어레이와 상기 외부접속선과의 사이에 삽입되고, 상기 메모리셀 어레이에 고장이 발행한 경우, 2개의 고장데이타를 보상하도록 제어하는 용장제어회로를 구비하고, 상기 외부접속선의 배선수는 상기 내부접속선의 배선수보다 2개 더 적게 설정되고, 상기 용장제어회로는 상기 각 외부접속선에 대응해서 설치되고, 연속해서 인접한 3개의 상기 내부접속선을 각각 선택적으로 교체하기 위한 복수의 셀렉터로 구성된 셀렉터군과, 상기 셀렉터군의 상기 각 셀렉터의 교체제어를 행하도록 상기 각 내부접속선마다 3값의 데이타중의 1값을 선택적으로 기억하는 복수의 제어메모리셀로 구성된 제어메모리셀군을 구비하는 메모리회로.
  5. 제4항에 있어서, 상기 제어메모리셀군의 상기 제어메모리셀의 데이타입력단자는 각각에 대응된 상기 외부접속선 또는 상기 내부접속선에 접속되는 메모리회로.
  6. 제1항에 있어서, 상기 제어메모리셀군의 상기 제어메모리셀은 셋트단자를 가진 세트기능 또는 리셋단자를 가진 리셋기능이 설치된것이고, 상기 제어메모리셀의 상기 세트단자 또는 상기 리셋단자는 상기 메모리셀 어레이의 행방향 및 열방향의 다른 내부접속선을 제어하는 디코더의 여잉단자에 접속되는 메모리회로.
  7. 제4항에 있어서, 상기 제어메모리셀군의 상기 제어메모리셀은 세트단자를 가진 세트 기능 또는 리셋단자를 가진 리셋기능이 설치된것이고, 상기 제어메모리셀의 상기 세트단자 또는 상기 리셋단자는 상기 메모리셀 어레이의 행방향 및 열방향의 다른 내부접속선을 제어하는 디코더의 여잉단자에 접속되는 메모리회로.
  8. 제4항에 있어서, 상기 제어메모리셀군의 상기 제어메모리셀은 세트단자를 가진 세트 기능 또는 리셋단자를 가진 리셋기능이 설치된 것이고, 상기 제어메모리셀의 상기 세트단자 또는 상기 리셋단자는 전용 디코더의 제어단자에 접속되는 메모리회로.
  9. 제2항에 있어서, 메모리회로의 상기 외부접속선마다 설치된 메모리회로의 데이타제어회로는 상기 메모리셀 어레이의 적어도 하나의 출력포트에 있어서의 판독데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서, 상기 제어메모리셀군의 상기 제어메모리셀의 상기 데이타입력단자에 주어야 할 제어용의 값을 발생하는 기대값 비교수단을 구비한 메모리회로의 데이타제어회로.
  10. 제9항에 있어서, 상기 기대값비교수단으로 발생된 상기 제어용의 값과 상기 메모리셀 어레이의 상기 메모리셀로 기록하기 위한 외부로 부터의 기록데이타의 적어도 2종류의 정보를 선택하는 제1선택수단을 더 구비한 메모리회로의 데이타제어회로.
  11. 제10항에 있어서, 상기 제1선택수단으로 선택된 한 종류의 정보를 기억하는 레지스터를 더 구비한 메모리회로의 데이타제어회로.
  12. 제11항에 있어서, 상기 제1선택수단은 상기 기대값비교수단으로 발생된 상기 제어용의 값과, 상기 메모리셀 어레이의 상기 메모리셀로의 외부로 부터의 기록데이타와, 당해 데이타제어회로에 인접한 다른 데이타제어회로로 부터의 출력정보의 적어도 3종류의 정보를 선택하도록 접속되는 메모리회로의 데이타제어회로.
  13. 제8항에 있어서, 당해 데이타제어회로내의 상기 레지스터로 부터의 출력정보와 외부로 부터의 테스트데이타의 적어도 2종류의 정보를 선택하는 제2선택수단을 더 구비한 메모리회로의 데이타제어회로.
  14. 제2항에 있어서, 메모리회로의 상기 외부접속선마다 설치된 메모리회로의 데이타제어회로는 메모리셀 어레이의 적어도 하나의 출력포트에 있어서의 판독데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서, 상기 제어메모리셀군의 상기 제어메모리셀의 상기 데이타입력단자에 주어야할 제어용의 값을 발생하는 기대값비교수단과, 상기 기대값비교수단으로 발생된 상기 제어용의 값과 상기 메모리셀 어레이의 상기 메모리셀로 부터의 상기 판독데이타의 적어도 2종류의 정보를 선택하는 제1선택수단과, 상기 제1선택수단으로 선택된 정보를 기억하는 레지스터와, 상기 레지스터로 부터의 출력정보와 상기 메모리셀어레이의 상기 메모리셀로 기록하기 위한 외부로 부터의 기록데이타의 적어도 2종류의 정보를 선택하는 제2선택수단을 구비한 메모리회로의 데이타제어회로.
  15. 제14항에 있어서, 상기 제1선택수단은 상기 기대값비교수단으로 발생된 상기 제어용의 값과 상기 메모리셀 어레이의 상기 메모리셀로 부터의 상기 판독데이타와, 당해 데이타제어회로에 인접하는 다른 데이타제어회로로 부터의 출력정보의 적어도 3종류의 정보를 선택하도록 접속되는 메모리회로의 데이타제어회로.
  16. 제2항에 있어서, 메모리회로의 상기 외부접속선마다 설치된 메모리회로의 데이타제어회로는 메모리셀 어레이의 적어도 하나의 출력포트에 있어서의 판독데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서, 상기 제어메모리셀군의 상기 제어메모리셀의 상기 데이타입력단자에 주어야할 제어용의 값을 발생하는 기대값비교수단과, 상기 기대값비교수단으로 발생된 상기 제어용의 값과 상기 메모리셀 어레이의 상기 메모리셀로 부터의 상기 판독데이타의 적어도 2종류의 정보를 선택하는 제1선택수단과, 상기 제1선택수단으로 선택된 정보를 기억하는 제1레지스터와, 상기 레지스터로 부터의 출력정보와 상기 메모리셀어레이의 상기 메모리셀로 기록하기 위한 외부로 부터의 상기 기록데이타의 적어도 2종류의 정보를 선택하는 제2선택수단과, 상기 제2선택수단으로 선택된 정보를 기억하는 제2레지스터를 구비한 메모리회로의 데이타제어회로.
  17. 제16항에 있어서, 상기 메모리셀 어레이의 상기 메모리셀로 기록하기 위한 외부로 부터의 기록데이타와, 상기 제1레지스터로 부터의 출력정보와 상기 테스트데이타의 적어도 3종류의 정보를 선택하도록 구성된 메모리회로의 데이타제어회로.
  18. 제16항에 있어서, 메모리회로의 상기 외부접속선마다 설치된 메모리회로의 데이타제어회로는 당해 데이타제어회로내의 상기 제1레지스터로 부터의 출력정보와, 당해 데이타제어회로에 인접한 다른 데이타제어회로로 부터의 출력정보와 상기 메모리셀 어레이의 상기 메모리셀로 기록하기 위한 외부로 부터의 기록데이타의 적어도 3종류의 정보를 선택하도록 구성된 메모리회로의 데이타제어회로.
  19. 제5항에 있어서, 메모리회로의 상기 외부접속선마다 설치된 메모리회로의 데이타제어회로는 메모리셀 어레이의 적어도 하나의 출력포트에 있어서의 판독데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서, 상기 제어메모리셀군의 상기 제어메모리셀의 상기 데이타입력단자에 주어야할 제어용의 값을 발생하는 기대값비교수단과, 상기 기대값비교수단에 있어서 상기 메모리셀어레이의 상기 메모리셀로 부터의 상기 판독데이타가 상기 소정의 기대값에 대해서 동일한 결과를 얻었을 때, 상기 제어메모리셀군의 상기 제어메모리셀에 대해서 상기 3값의 데이타중의 제1값을 출력하고, 상기 기대값비교수단에 있어서 상기 메모리셀 어레이의 상기 메모리셀로 부터의 상기 판독데이타가 상기 소정의 기대값에 대해서 불일치인 결과를 최초로 얻었을 때, 상기 제어메모리셀군의 상기 제어메모리셀에 대해서 상기 3값의 데이타중의 제2값을 출력하고, 상기 기대값비교수단에 있어서 상기 메모리셀 어레이의 상기 메모리셀로 부터의 상기 판독데이타가 상기 소정의 기대값에 대해서 불일치인 결과를 2번째로 얻었을 때, 상기 제어메모리셀군의 상기 제어메모리셀에 대해서 상기 3값의 데이타중의 제3의 값을 출력하는 제어데이타발생수단을 구비한 메모리회로의 데이타제어회로
  20. 제19항에 있어서, 상기 제어데이타발생수단은 상기 기대값비교수단으로 부터의 출력정보가 기억되는 제1레지스터와, 상기 제1레지스터에 기억된 정보 및 상기 기대값 비교수단으로 부터의 출력정보가 또한, 상기 메모리셀 어레이의 상기 메모리셀로 부터의 상기 판독데이타가 소정의 기대값에 대해서 불일치인 값을 나타낼 때, 당해 불일치인 값을 출력하는 불일치출력수단과, 상기 불일치값 출력수단으로 부터의 출력정보가 기억된 제2레지스터를 구비한 메모리회로의 데이타제어회로.
  21. 제19항에 있어서, 외부로 부터 주어진 또는 내부에 발생된 테스트데이타와 상기 제어데이타 발생수단으로 부터의 출력정보의 적어도 2종류의 정보를 선택하는 선택수단을 더 구비한 메모리회로의 데이타제어회로.
  22. 제2항에 있어서, 메모리회로의 상기 외부접속선마다 설치된 메모리회로의 데이타제어회로는 상기 메모리회로가 복수의 판독데이타를 출력하도록 구성된 경우에, 상기 메모리셀 어레이의 상기 메모리셀로 부터의 모든 판독데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서, 상기 제어메모리셀군의 상기 제어메모리셀의 상기 데이타입력단자에 주어야 할 제어용의 값을 발생하는 기대값비교수단을 구비한 메모리회로의 데이타제어회로.
  23. 제5항에 있어서, 메모리회로의 상기 외부접속선마다 설치된 메모리회로의 데이타제어회로는 상기 메모리회로가 복수의 판독데이타를 출력하도록 구성된 경우에, 상기 메모리셀 어레이의 상기 메모리셀로 부터의 모든 판독데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서, 상기 제어메모리셀군의 상기 제어메모리셀의 상기 데이타입력단자에 주어야 할 제어용의 값을 발생하는 기대값비교수단을 더 구비한 메모리회로의 데이타제어회로.
  24. 제2항에 있어서, 메모리회로의 상기 메모리셀의 상기 메모리셀의 행방향 및 열방향의 상기 외부접속선에 접속된 메모리회로의 데이타제어회로는 상기 메모리셀 어레이의 행방향 및 열방향중 한 방향의 외부접속선에 접속되는 제1제어부와, 상기 메모리셀 어레이의 행방향 및 열방향중 다른 방향의 외부접속선에 접속되는 제2제어부를 구비하고, 상기 제1제어부는 상기 메모리셀 어레이의 적어도 한개의 출력포트에 있어서의 판독데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서, 상기 제어메모리셀군의 상기 제어메모리셀의 상기 데이타입력단자에 주어야 할 제어용의 값을 발생하는 기대값비교수단과, 상기 기대값비교수단으로 부터의 출력정보를 기억해서 상기 한측의 외부접속선에 출력하는 제1레지스터를 포함하고, 상기 제2제어부는 상기 제1제어부의 상기 기대값비교수단으로 부터의 출력정보를 기억해서 상기 다른 측의 외부접속선에 출력하는 제2레지스터를 구비한 메모리회로의 데이타제어회로.
  25. 제5항에 있어서, 메모리회로의 상기 메모리셀어레이의 상기 메모리셀의 열방향 및 행방향의 상기 외부접속선에 접속된 메모리회로의 데이타제어회로는 상기 메모리셀 어레이의 열방향 및 행방향중 한 방향의 외부접속선에 접속되는 제1제어부와, 상기 메모리셀 어레이의 열방향 및 행방향중 다른 방향의 외부접속선에 접속되는 제2제어부를 구비하고, 상기 제1제어부는 상기 메모리셀 어레이의 적어도 한개의 출력포트에 있어서의 판독데이타가 소정의 기대값에 대해서 불일치인지 일치인지를 비교판단하고, 그 비교결과에 근거해서, 상기 제어메모리셀군의 상기 제어메모리셀의 상기 데이타입력단자에 주어야 할 제어용의 값을 발생하는 기대값비교수단과, 상기 기대값비교수단으로 부터의 출력정보를 기억해서 상기 한측의 외부접속선에 출력하는 제1레지스터를 포함하고, 상기 제2제어부는 상기 제1제어부의 상기 기대값비교수단으로 부터의 출력정보를 기억해서 상기 다른 측의 외부접속선에 출력하는 제2레지스터를 구비한 메모리회로의 데이타제어회로.
  26. 제1항에 있어서, 메모리회로의 상기 복수의 외부접속선에 접속되고, 상기 메모리회로의 일단으로 부터 다른 단의 방향으로 상기 외부접속선를 순차 지정하는 어드레스지정회로는 미리 지정된 연산식에 근거해서, 일정의 주기를 가진 의사적인 난수로서의 전주기 계열 데이타를 출력하는 전주기 계열 데이타출력회로와, 상기 전주기 계열 데이타출력회로로 부터의 출력정보에 근거해서 상기 외부접속선를 순차 지정하는 디코더를 구비하고, 상기 디코더는 상기 전주기 계열 데이타출력회로로 부터 출력되는 전주기 계열 데이타의 순서에 따라 일단으로 부터 다른 단의 방향으로 순차 배열된 소정의 출력비트수의 출력단자와, 상기 입력단자의 상기 입력비트수의 값을 상기 출력단자의 상기 출력비트수의 값으로 변환하는 논리회로부와, 상기 논리회로부와 상기 출력단자와의 사이에 접속되고, 상기 논리회로부로 부터의 상기 소정의 출력비트수의 신호를 상기 출력단자의 순서로 재배열하는 비트순서변환수단을 구비한 메모리회로의 어드레스지정회로.
  27. 제4항에 있어서, 메모리회로의 상기 복수의 외부접속선에 접속되고, 상기 메모리회로의 일단으로 부터 다른 단의 방향으로 상기 외부접속선를 순차 지정하는 어드레스지정회로는 미리 지정된 연산식에 근거해서, 일정의 주기를 가진 의사적인 난수로서의 전주기 계열 데이타를 출력하는 전주기 계열 데이타출력회로와, 상기 전주기 계열 데이타출력회로로 부터의 출력정보에 근거해서 상기 외부접속선를 순차 지정하는 디코더를 구비하고, 상기 디코더는 상기 전주기 계열 데이타출력회로로 부터 출력되는 전주기 계열 데이타의 순서에 따라 일단으로 부터 다른 단의 방향으로 순차 배열된 소정의 출력비트수의 출력단자와, 상기 입력단자의 상기 입력비트수의 값을 상기 출력단자의 상기 출력비트수의 값으로 변환하는 논리회로부와, 상기 논리회로부와 상기 출력단자와의 사이에 접속되고, 상기 논리회로부로 부터의 상기 소정의 출력비트수의 신호를 상기 출력단자의 순서로 재배열하는 비트순서변환수단을 구비한 메모리회로의 어드레스지정회로.
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