KR102345541B1 - 리던던시 칼럼 및 리던던시 주변 로직을 포함하는 메모리 장치 - Google Patents

리던던시 칼럼 및 리던던시 주변 로직을 포함하는 메모리 장치 Download PDF

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Abstract

메모리 장치가 개시된다. 본 개시의 실시예에 따른 메모리 장치는, 노멀 칼럼 및 상기 노멀 칼럼의 리페어를 위한 리던던시(redundancy) 칼럼을 포함하는 복수의 칼럼들로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 노멀 주변 로직 및 상기 노멀 주변 로직의 리페어를 위한 리던던시 주변 로직을 포함하는 복수의 주변 로직들(peripheral logics); 및 상기 복수의 칼럼들 중 적어도 하나의 칼럼의 결함 및 상기 복수의 주변 로직들 중 적어도 하나의 주변 로직의 결함 중 적어도 하나의 결함을 기초로, 상기 복수의 칼럼들 및 상기 복수의 주변 로직들 사이에 제1 경로들을 형성하는 제1 경로 선택 로직(path selection logic)을 포함할 수 있다.

Description

리던던시 칼럼 및 리던던시 주변 로직을 포함하는 메모리 장치{MEMORY DEVICE INCLUDING REDUNDANCY COLUMN AND REDUNDANCY PERIPHERAL LOGIC}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 리던던시 칼럼 및 리던던시 주변 로직을 포함하는 메모리 장치에 관한 것이다.
반도체 메모리 장치는 저장된 데이터에 따라 상이한 상태를 가지는 메모리 셀들로 구성된 메모리 셀 어레이와 메모리 장치의 구동을 위한 주변회로를 포함할 수 있다. 반도체 메모리 장치의 예시로서, 래치(latch)를 사용하여 데이터를 저장하는 SRAM(static random access memory) 및 커패시터를 사용하여 데이터를 저장하는 DRAM(dynamic random access memory)이 있을 수 있다. SRAM은 DRAM에 비하여 집적도가 낮아서 메모리의 용량은 작지만, 주변 회로의 구성이 간단하고 고속으로 동작하기 때문에, 캐시 메모리(cache memory) 등에 주로 사용된다.
본 개시의 기술적 사상은 반도체 메모리 장치에 관한 것으로서, 리던던시 칼럼 및 리던던시 주변 로직을 포함하는 메모리 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따른 메모리 장치는, 노멀 칼럼 및 상기 노멀 칼럼의 리페어를 위한 리던던시(redundancy) 칼럼을 포함하는 복수의 칼럼들로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 노멀 주변 로직 및 상기 노멀 주변 로직의 리페어를 위한 리던던시 주변 로직을 포함하는 복수의 주변 로직들(peripheral logics); 및 상기 복수의 칼럼들 중 적어도 하나의 칼럼의 결함 및 상기 복수의 주변 로직들 중 적어도 하나의 주변 로직의 결함 중 적어도 하나의 결함을 기초로, 상기 복수의 칼럼들 및 상기 복수의 주변 로직들 사이에 제1 경로들을 형성하는 제1 경로 선택 로직(path selection logic)을 포함할 수 있다.
본 개시의 기술적 사상의 다른 일 측면에 따른 메모리 장치는, 노멀 칼럼 및 상기 노멀 칼럼의 리페어를 위한 리던던시 칼럼을 포함하는 복수의 칼럼들로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 노멀 주변 로직 및 상기 노멀 주변 로직의 리페어를 위한 리던던시 주변 로직을 포함하는 복수의 주변 로직들; 및 상기 복수의 칼럼들 중 적어도 하나의 칼럼의 결함 및 상기 복수의 주변 로직들 중 적어도 하나의 주변 로직의 결함 중 적어도 하나의 결함에 기초하여, 상기 복수의 칼럼들 및 상기 복수의 주변 로직들 사이에 형성되는 제1 경로들을 결정하는 경로 제어 로직을 포함할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 메모리 셀과 주변 회로의 독립적인 리페어를 통해, 반도체 메모리 장치에서 결함(defect)이 발생한 경우 리페어의 효율성이 향상될 수 있다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는, 메모리 셀과 주변 회로의 독립적인 리페어를 통해, 메모리 장치의 생산성이 향상될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치에 대한 블록도를 도시한다.
도 2a는 본 개시의 예시적 실시예에 따른 주변 로직의 구성을 나타내는 블록도이다.
도 2b는 본 개시의 예시적 실시예에 따른 우회 회로에 대한 회로도를 도시한다.
도 3은 본 개시의 예시적 실시예에 따른 결함 검출 로직의 동작을 도시한다.
도 4는 본 개시의 예시적 실시예에 따른 메모리 장치의 구체적인 블록도를 도시한다.
도 5a 내지 도 5d는 본 개시의 예시적 실시예에 따라 결함 검출 시 경로 선택 로직의 동작을 설명하기 위한 도면이다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법에 대한 순서도를 도시한다.
도 7은 본 개시의 다른 예시적 실시예에 따른 메모리 장치의 구체적인 블록도를 도시한다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치에 대한 블록도를 도시한다.
도 9는 본 개시의 예시적 실시예에 따라 결함 검출 시 경로 선택 로직의 동작을 설명하기 위한 도면이다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법에 대한 순서도를 도시한다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치의 리던던시 메모리 사이즈 대비 리페어 가능한 노멀 메모리의 비율에 대한 그래프를 도시한다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타낸다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치에 대한 블록도를 도시한다. 도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 주변 로직 컨트롤러(130), 경로 선택 로직(140), 복수의 주변 로직들(150-1~150-N) 및 결함 검출 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는, 복수의 워드 라인들(WL)과 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀들은 워드 라인(WL)과 비트 라인(BL)을 통해서 액세스될 수 있다. 각각의 메모리 셀들은 워드 라인 전압에 의해서 비트 라인쌍에 연결될 수 있다. 예를 들어, 메모리 셀들 각각은 래치 회로 및 워드 라인(WL) 전압을 게이트 전압으로 제공받는 패스 트랜지스터들을 포함할 수 있다. 데이터 독출 동작이 개시되면 비트 라인쌍은 프리차지될 수 있고, 후속하여 메모리 셀 어레이(110)에 대한 센싱 동작 시, 래치 회로에 저장된 데이터에 따라 프리차지된 비트 라인쌍의 전압이 변화할 수 있다. 센싱 동작 시의 전압 변화를 감지하는 것으로 데이터는 독출될 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀은 공급되는 전력이 차단되는 경우 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전력이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 예를 들면, 메모리 셀이 휘발성 메모리 셀인 경우, 메모리 장치(100)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM 또는 RDRAM(Rambus Dynamic Random Access Memory) 등일 수 있다. 다른 한편으로, 메모리 셀이 비휘발성 메모리 셀인 경우, 메모리 장치(100)는 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory) 또는 FRAM(Ferroelectric Random Access Memory) 등일 수 있다. 또는, 메모리 장치(100)는 메모리 셀 어레이(110)가 휘발성 메모리 셀 및 비휘발성 메모리 셀을 모두 포함하는 하이브리드 메모리 장치일 수도 있다.
예시적 실시예에 있어서, 메모리 셀 어레이(110)에 포함된 메모리 셀들은 노멀 칼럼 및 리던던시(redundancy) 칼럼을 포함하는 복수의 칼럼들로 배열될 수 있다. 리던던시 칼럼은 노멀 칼럼의 리페어를 위한 여분의 칼럼일 수 있다. 예를 들어, 하나의 노멀 칼럼에 결함(defect)이 발생한 경우, 하나의 리던던시 칼럼이 주변 로직들(150-1~150-N) 중 하나와 데이터 경로를 형성할 수 있다.
메모리 셀 어레이(110)에 포함된 칼럼들은 복수의 칼럼 그룹들로 그룹화될 수 있다. 다시 말해서, 칼럼 그룹들은 각각 적어도 하나의 칼럼을 포함할 수 있다. 예를 들어, 칼럼 그룹은 주변 로직들(150-1~150-N) 각각과 데이터 또는 신호의 경로를 형성하는 단위를 의미할 수 있다.
로우 디코더(120)는 외부 장치(예를 들면, 호스트, 메모리 컨트롤러, 메모리 인터페이스 등)로부터 제공된 어드레스에 응답하여 복수의 워드 라인들(WL) 중 하나 이상의 워드 라인을 선택할 수 있다. 로우 디코더(120)는 선택된 워드 라인에 필요한 동작 수행을 위한 전압을 전달할 수 있다.
주변 로직 컨트롤러(Peripheral Controller)(130)는 외부 장치로부터 수신한 제어 신호들 및/또는 어드레스에 응답하여 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들어, 주변 로직 컨트롤러(130)는 로우 디코더(120), 경로 선택 로직(140) 및/또는 주변 로직들(150-1~150-N)의 각 동작을 제어할 수 있다.
주변 로직 컨트롤러(130)는 경로 제어 로직(132)을 포함할 수 있다. 예시적 실시예에 있어서, 경로 제어 로직(132)은 결함 검출 로직(160)으로부터 출력된 결함 검출 신호(DF_CK)를 기초로 경로 선택 로직(140)을 제어하는 경로 제어 신호(P_CTR)를 출력할 수 있다. 예시적 실시예에 있어서, 경로 제어 로직(132)은 결함 검출 신호(DF_CK)를 기초로, 메모리 셀 어레이(110)에 포함된 복수의 칼럼들 및 복수의 주변 로직들(150-1~150-N) 사이에 형성되는 제1 경로들을 결정할 수 있다. 제1 경로들은, 예를 들어 복수의 칼럼들 및 복수의 주변 로직들(150-1~150-N) 사이의 데이터 또는 신호의 경로를 의미할 수 있다.
경로 선택 로직(140)은 경로 제어 로직(132)으로부터 출력된 경로 제어 신호(P_CTR)를 기초로 메모리 셀 어레이(110)에 포함된 복수의 칼럼들 및 복수의 주변 로직들(150-1~150-N) 사이에 제1 경로들을 형성할 수 있다. 예시적 실시예에 있어서 경로 선택 로직(140)은, 메모리 셀 어레이(110)에 포함된 복수의 칼럼들 중 제1 칼럼들 및 복수의 주변 로직들(150-1~150-N) 중 제1 주변 로직 사이에 형성된 경로들, 제1 칼럼들 및 제1 주변 로직의 일측에 인접한 제2 주변 로직 사이에 형성된 경로들 및 제1 칼럼들 및 제1 주변 로직의 다른 일측에 인접한 제3 주변 로직 사이에 형성된 경로들 중 하나를 제1 경로들 중 적어도 일부로서 형성할 수 있다.
예시적 실시예에 있어서, 경로 선택 로직(140)은 칼럼들 및 주변 로직들(150-1~150-N)에 연결된 복수의 멀티플렉서들을 포함할 수 있다. 다른 예시적 실시예에 있어서, 경로 선택 로직(140)은 칼럼들 및 주변 로직들(150-1~150-N)에 연결된 복수의 스위치들을 포함할 수 있다. 다만, 이에 한정되는 것은 아니고 경로 선택 로직(140)은 시프트-레지스터(shift-register)를 포함할 수도 있다.
복수의 주변 로직들(150-1~150-N)은 메모리 셀 어레이(110)의 비트 라인들(BL)을 구동하기 위한 제반 제어 회로들을 포함할 수 있다. 주변 로직들(150-1~150-N)은 각각, 선택된 비트 라인(BL)의 전압 변화를 감지하는 감지 증폭기(Sense Amplifier) 및/또는 비트 라인(BL)을 통해서 데이터를 기입하기 위한 기입 드라이버(Write Driver)를 포함할 수 있다. 다만, 이에 한정되는 것은 아니고 주변 로직들(150-1~150-N)은 각각, 읽기 동작 시에 선택된 비트 라인을 프리차지하기 위한 프리차지 회로 또는 선택된 비트 라인을 최적 레벨로 조정하거나 최소 프리차지 전압보다 높게 조정하기 위한 풀업/풀다운 회로 등을 더 포함할 수 있다.
예시적 실시예에 있어서, 주변 로직들(150-1~150-N) 각각은, 결함 검출 로직(160)에 의해 제어되고, 결함 검출 로직(160)으로부터 우회 신호(detour signal)를 수신하고, 수신한 우회 신호를 주변 로직들(150-1~150-N) 각각에 포함된 적어도 하나의 로직에 출력하는 우회 회로(detour circuit)를 포함할 수 있다. 예시적 실시예에 있어서, 각 우회 회로가 출력하는 우회 신호는 주변 로직들(150-1~150-N) 각각에 대한 결함 검출의 지표가 될 수 있다.
예를 들어, 우회 회로는 스위치, 트랜스미션 게이트, MOSFET, 퓨즈 회로 등의 형태로 구현될 수 있다. 즉, 우회 회로는 신호 전달을 위한 형태라면 어떠한 형태로든 구현될 수 있다.
예시적 실시예에 있어서, 주변 로직들(150-1~150-N)은 노멀 주변 로직 및 리던던시 주변 로직을 포함할 수 있다. 리던던시 주변 로직은 노멀 주변 로직의 리페어를 위한 여분의 주변 로직일 수 있다. 예를 들어, 하나의 주변 로직에 결함이 발생한 경우, 하나의 리던던시 주변 로직이 메모리 셀 어레이(110)에 포함된 칼럼들 중 하나와 데이터 경로를 형성할 수 있다.
결함 검출 로직(160)은 메모리 셀 어레이(110)에 포함된 칼럼들 중 적어도 하나의 칼럼의 결함 및 주변 로직들(150-1~150-N) 중 적어도 하나의 주변 로직의 결함을 검출하고, 결함 검출 신호(DF_CK)를 출력할 수 있다. 예시적 실시예에 있어서, 결함 검출 로직(160)은 메모리 셀 어레이(110)에 포함된 적어도 하나의 메모리 셀에 기입될 데이터를 제공하고, 해당 메모리 셀에 저장된 데이터를 다시 수신할 수 있다. 예시적 실시예에 있어서, 결함 검출 로직(160)은 주변 로직들(150-1~150-N) 각각에 포함된 우회 회로를 제어할 수 있다. 또한 결함 검출 로직(160)은 주변 로직들(150-1~150-N) 각각에 포함된 우회 회로에 우회 신호를 출력할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
도 2a는 본 개시의 예시적 실시예에 따른 주변 로직의 구성을 나타내는 블록도이다. 도 2a에 도시된 주변 로직은, 예를 들어 도 1에 도시된 주변 로직들(150-1~150-N) 중 제1 주변 로직(150-1)일 수 있다.
도 1 및 도 2a를 참조하면, 제1 주변 로직(150-1)은 기입 드라이버(151-1), 감지 증폭기(152-1) 및 우회 회로(153-1)를 포함할 수 있다. 기입 드라이버(151-1)는 비트 라인(BL)을 통해서 데이터를 기입하는 기입 경로(write path)를 형성할 수 있다. 감지 증폭기(152-1)는 비트 라인(BL)의 전압 변화를 감지하는 읽기 경로(read path)를 형성할 수 있다.
우회 회로(153-1)는 기입 경로의 일부를 구성할 수 있다. 구체적으로, 우회 회로(153-1)는 입력 데이터를 제1 입력 신호(IN_A)로서 수신하고, 수신한 입력 데이터를 제1 출력 신호(OUT_A)로서 기입 드라이버(151-1)로 출력할 수 있다. 입력 데이터는, 예를 들어 DQ 회로 등을 통해 메모리 장치 외부로부터 입력되는 데이터일 수 있다.
또한, 우회 회로(153-1)는 읽기 경로의 일부를 구성할 수 있다. 구체적으로, 우회 회로(153-1)는 출력 데이터를 제2 입력 신호(IN_B)로서 수신하고, 수신한 출력 데이터를 제2 출력 신호(OUT_B)로서 감지 증폭기(152-1)로 출력할 수 있다. 출력 데이터는, 예를 들어 메모리 셀 어레이(110)에 포함된 메모리 셀에서 출력된 저장 데이터일 수 있다.
우회 회로(153-1)는 결함 검출 로직(160)으로부터 우회 제어 신호(DTR) 및 우회 신호(IN_DTR)를 수신할 수 있다. 예시적 실시예에 있어서, 우회 회로(153-1)는 우회 제어 신호(DTR)를 기초로 우회 신호(IN_DTR), 제1 출력 신호(OUT_A) 및 제2 출력 신호(OUT_B)에 대한 우회 경로를 형성할 수 있다.
예를 들어, 우회 제어 신호(DTR)가 활성화되면, 제1 입력 신호(IN_A)와 제1 출력 신호(OUT_A) 사이의 연결 및 제2 입력 신호(IN_B)와 제2 출력 신호(OUT_B) 사이의 연결 대신 우회 신호(IN_DTR)가 제1 출력 신호(OUT_A) 및 제2 출력 신호(OUT_B)로서 출력될 수 있다. 예를 들면, 활성화된 우회 제어 신호(DTR)는 하이(high) 레벨을 가질 수 있다. 우회 제어 신호(DTR)가 비활성화되면, 다시 제1 입력 신호(IN_A)와 제1 출력 신호(OUT_A)는 기입 경로의 일부를, 제2 입력 신호(IN_B)와 제2 출력 신호(OUT_B)는 읽기 경로를 형성할 수 있다.
도 2b는 본 개시의 예시적 실시예에 따른 우회 회로에 대한 회로도를 도시한다. 도 2b의 회로도는, 예를 들어 도 2a에 도시된 우회 회로(153-1)의 회로도일 수 있다.
도 2b를 참조하면, 우회 회로(153-1)는 복수의 3-상 버퍼(tri-state buffer)(TB1~TB4) 및 복수의 인버터(inverter)(IV1, IV2)를 포함할 수 있다. 제1 및 제2 3-상 버퍼(TB1, TB2)는 출력단을 공유할 수 있다. 제1 및 제2 3-상 버퍼(TB1, TB2)가 공유하는 출력단에서 제1 출력 신호(OUT_A)가 출력될 수 있다. 제3 및 제4 3-상 버퍼(TB3, TB4)는 출력단을 공유할 수 있다. 제3 및 제4 3-상 버퍼(TB3, TB4)가 공유하는 출력단에서 제2 출력 신호(OUT_B)가 출력될 수 있다.
제1 및 제2 인버터(IV1, IV2)는 상보 우회 제어 신호(DTRb)를 입력 받아 우회 제어 신호(DTR)를 출력할 수 있다. 상보 우회 제어 신호(DTRb)는 우회 제어 신호(DTR)와 상보적 관계일 수 있다.
제1 3-상 버퍼(TB1)는 우회 신호(IN_DTR)를 입력으로서 수신할 수 있다. 제2 3-상 버퍼(TB2)는 제1 입력 신호(IN_A)를 입력으로서 수신할 수 있다. 제3 3-상 버퍼(TB3)는 제1 출력 신호(OUT_A)를 입력으로서 수신할 수 있다. 제4 3-상 버퍼(TB4)는 제2 입력 신호(IN_B)를 입력으로서 수신할 수 있다.
우회 제어 신호(DTR)가 비활성화된 경우, 제1 및 제3 3-상 버퍼(TB1, TB3)는 비활성화 상태일 수 있다. 또한, 제2 및 제4 3-상 버퍼(TB2, TB4)는 활성화 상태일 수 있다. 따라서, 우회 회로(153-1)는, 제1 입력 신호(IN_A)를 제1 출력 신호(OUT_A)로 출력하고, 또한 제2 입력 신호(IN_B)를 제2 출력 신호(OUT_B)로 출력할 수 있다.
우회 제어 신호(DTR)가 활성화된 경우, 제1 및 제3 3-상 버퍼(TB1, TB3)는 활성화 상태일 수 있다. 또한, 제2 및 제4 3-상 버퍼(TB2, TB4)는 비활성화 상태일 수 있다. 따라서, 우회 회로(153-1)는, 우회 신호(IN_DTR)를 제1 및 제2 출력 신호(OUT_A, OUT_B)로 출력할 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 결함 검출 로직의 동작을 도시한다.
도 3을 참조하면, 결함 검출 로직(160)은 메모리 셀 어레이(110)와 데이터를 주고 받을 수 있다. 또한, 결함 검출 로직(160)은 제1 주변 로직(150-1)과 신호를 주고 받을 수 있다.
결함 검출 로직(160)은 메모리 셀 어레이(110)에 포함된 칼럼 그룹의 결함을 검출할 수 있다. 결함 검출 로직(160)은, 해당 칼럼에 포함된 적어도 하나의 메모리 셀에 데이터를 제공하고 해당 메모리 셀로부터 다시 출력된 데이터를 수신함으로써 칼럼 그룹의 결함을 검출할 수 있다. 예를 들어, 결함 검출 로직(160)이 메모리 셀에 제공한 데이터와, 메모리 셀로부터 다시 출력된 데이터가 상이한 경우, 결함 검출 로직(160)은 해당 메모리 셀이 포함된 칼럼에 결함이 검출된 것으로 판단할 수 있다.
결함 검출 로직(160)은 제1 주변 로직(150-1)의 결함을 검출할 수 있다. 예를 들면, 결함 검출 로직(160)은 제1 주변 로직(150-1)에 포함된 우회 회로(153-1)에 우회 신호(IN_DTR) 및 우회 제어 신호(DTR) 제공하여 제1 주변 로직(150-1)의 결함을 검출할 수 있다.
우회 제어 신호(DTR)를 기초로, 우회 회로(153-1)는 수신한 우회 신호(IN_DTR)를 제1 및 제2 출력 신호(OUT_A, OUT_B)로서 출력할 수 있다. 기입 드라이버(151_1)는 제1 출력 신호(OUT_A)를 수신하고, 제1 출력 신호(OUT_A)를 기초로 결함 검출 로직(160)에 제3 출력 신호(OUT_C)를 출력할 수 있다. 또한, 감지 증폭기(152-1)는 제2 출력 신호(OUT_B)를 수신하고, 제2 출력 신호(OUT_B)를 기초로 결함 검출 로직(160)에 제4 출력 신호(OUT_D)를 출력할 수 있다.
결함 검출 로직(160)은 우회 신호(IN_DTR)와 제3 및 제4 출력 신호(OUT_C, OUT_D)를 비교하여 제1 주변 로직(150-1)에 대한 결함을 검출할 수 있다. 구체적으로, 제3 출력 신호(OUT_C) 및 제4 출력 신호(OUT_D) 중 적어도 하나가 우회 신호(IN_DTR)와 상이한 경우, 결함 검출 로직(160)은 제1 주변 로직(150-1)에 결함이 검출된 것으로 판단할 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 메모리 장치의 구체적인 블록도를 도시한다.
도 4를 참조하면, 메모리 셀 어레이(110)는 제1 내지 제4 칼럼 그룹들(BC[1]~BC[4]) 및 리던던시 칼럼 그룹(RC_BC)을 포함할 수 있다. 제1 내지 제4 칼럼 그룹들(BC[1]~BC[4])은 하나 이상의 노멀 칼럼을 포함할 수 있다. 리던던시 칼럼 그룹(RC_BC)은 하나 이상의 리던던시 칼럼을 포함할 수 있다. 본 도면에는 4개의 칼럼 그룹들과 하나의 리던던시 칼럼 그룹이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐 칼럼 그룹들 및 리던던시 칼럼 그룹의 수는 이에 한정되지 않는다.
경로 선택 로직(140)은 제1 내지 제5 멀티플렉서들(142_1~142_5)을 포함할 수 있다. 제1 내지 제5 멀티플렉서들(142_1~142_5) 각각은, 적어도 두 개의 칼럼 그룹들과 연결된 일 단 및 주변 로직들(150-1~150-5) 중 하나와 연결된 다른 일 단을 가질 수 있다.
예시적 실시예에 있어서, 제1 멀티플렉서(142_1)의 일 단은 제1 칼럼 그룹(BC[1]) 및 제2 칼럼 그룹(BC[2])과 연결되고, 다른 일 단은 제1 주변 로직(150-1)과 연결될 수 있다. 제2 멀티플렉서(142_2)의 일 단은 제1 칼럼 그룹(BC[1]), 제2 칼럼 그룹(BC[2]) 및 제3 칼럼 그룹(BC[3])과 연결되고, 다른 일 단은 제2 주변 로직(150-2)과 연결될 수 있다. 제3 멀티플렉서(142_3)의 일 단은 제2 칼럼 그룹(BC[2]), 제3 칼럼 그룹(BC[3]) 및 제4 칼럼 그룹(BC[4])과 연결되고, 다른 일 단은 제3 주변 로직(150-3)과 연결될 수 있다. 제4 멀티플렉서(142_4)의 일 단은 제3 칼럼 그룹(BC[3]), 제4 칼럼 그룹(BC[4]) 및 리던던시 칼럼 그룹(RD_BC)과 연결되고, 다른 일 단은 제4 주변 로직(150-4)과 연결될 수 있다. 제5 멀티플렉서(142_5)의 일 단은 제4 칼럼 그룹(BC[4]) 및 리던던시 칼럼 그룹(RD_BC)과 연결되고, 다른 일 단은 리던던시 주변 로직(150-5)과 연결될 수 있다.
예시적 실시예에 있어서, 제1 내지 제5 멀티플렉서들(142_1~142_5)은 경로 제어 로직(예컨대, 도 1의 132)에서 출력된 경로 제어 신호(P_CTR)를 기초로 각각 연결된 칼럼 그룹들 중 하나를 선택할 수 있다. 예를 들어, 경로 제어 신호(P_CTR)는 제1 내지 제5 멀티플렉서들(142_1~142_5) 각각의 택일적 선택을 위한 복수의 비트를 포함할 수 있다.
메모리 장치(100)는 제1 내지 제5 멀티플렉서(142_1~142_5) 각각과 연결되는 제1 내지 제4 주변 로직들(150-1~150-4) 및 리던던시 주변 로직(150-5)을 포함할 수 있다. 본 도면에는 4개의 주변 로직들과 하나의 리던던시 주변 로직이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐 주변 로직들 및 리던던시 주변 로직의 수는 이에 한정되지 않는다.
본 개시의 기술적 사상에 따른 메모리 장치는, 메모리 셀 어레이에 포함된 칼럼 그룹들과 주변 로직들 사이에 경로의 스위칭이 가능할 수 있다. 따라서, 메모리 셀 어레이 및 주변 로직들 중 적어도 하나에서 결함이 발생한 경우, 메모리 셀 어레이와 주변 로직들은 각각 독립적으로 리페어 될 수 있다. 이에 따라, 메모리 장치에 대한 리페어의 효율성이 향상될 수 있고 결과적으로 메모리 장치의 생산성이 향상될 수 있다.
도 5a 내지 도 5d는 본 개시의 예시적 실시예에 따라 결함 검출 시 경로 선택 로직의 동작을 설명하기 위한 도면이다. 구체적으로, 도 5a는 메모리 셀 어레이(110)에서 결함이 검출된 예시를 나타내고, 도 5b는 주변 로직들(150-1~150-N)에서 결함이 검출된 예시를 나타내며, 도 5c 및 도 5d는 메모리 셀 어레이(110) 및 주변 로직들(150-1~150-N)에서 결함들이 검출된 예시들을 나타낸다.
도 5a를 참조하면, 메모리 셀 어레이(110)에 포함된 제1 내지 제4 칼럼 그룹들(BC[1]~BC[4]) 중 제3 칼럼 그룹(BC[3])에 결함이 검출될 수 있다. 예를 들어, 결함 검출 로직(예컨대, 도1의 160)이 제3 칼럼 그룹(BC[3])에 포함된 적어도 하나의 메모리 셀에서 결함을 검출한 경우, 제3 칼럼 그룹(BC[3])은 결함이 있는 칼럼으로 판단될 수 있다.
제3 칼럼 그룹(BC[3])에 결함이 검출된 경우, 경로 선택 로직(140)은 제1 칼럼 그룹(BC[1])과 제1 주변 로직(150-1) 사이 경로 및 제2 칼럼 그룹(BC[2])과 제2 주변 로직(150-2) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제1 멀티플렉서(142_1)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제1 및 제2 칼럼 그룹(BC[1], BC[2]) 중 제1 칼럼 그룹(BC[1])을 선택할 수 있다. 또한, 제2 멀티플렉서(142_2)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제1 내지 제3 칼럼 그룹(BC[1]~BC[3]) 중 제2 칼럼 그룹(BC[2])을 선택할 수 있다. 예시적 실시예에 있어서, 제1 및 제2 멀티플렉서(142_1, 142_2)는 초기화 상태일 수 있다.
예시적 실시예에 있어서, 경로 선택 로직(140)은 제4 칼럼 그룹(BC[4])과 제3 주변 로직(150-3) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제3 멀티플렉서(142_3)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제2 내지 제4 칼럼 그룹(BC[2]~BC[4]) 중 제4 칼럼 그룹(BC[4])을 선택할 수 있다.
예시적 실시예에 있어서, 경로 선택 로직(140)은 리던던시 칼럼 그룹(RD_BC)과 제4 주변 로직(150-4) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제4 멀티플렉서(142_4)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제3 칼럼 그룹(BC[3]), 제4 칼럼 그룹(BC[4]) 및 리던던시 칼럼 그룹(RD_BC) 중 리던던시 칼럼 그룹(RD_BC)을 선택할 수 있다. 예시적 실시예에 있어서, 제5 멀티플렉서(142_5)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제4 칼럼 그룹(BC[4]) 및 리던던시 칼럼 그룹(RD_BC) 중 어느 것도 선택하지 않을 수 있다.
도 5b를 참조하면, 제1 내지 제4 주변 로직들(150-1~150-4) 중 제3 주변 로직(150-3)에서 결함이 검출될 수 있다. 예를 들어, 결함 검출 로직(160, 도 1 참조)이 제3 주변 로직(150-3)에 포함된 적어도 하나의 로직에서 결함을 검출한 경우, 제3 주변 로직(150-3)은 결함이 있는 주변 로직으로 판단될 수 있다.
제3 주변 로직(150-3)에 결함이 검출된 경우, 경로 선택 로직(140)은 제1 칼럼 그룹(BC[1])과 제1 주변 로직(150-1) 사이 경로 및 제2 칼럼 그룹(BC[2])과 제2 주변 로직(150-2) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제1 멀티플렉서(142_1)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제1 및 제2 칼럼 그룹(BC[1], BC[2]) 중 제1 칼럼 그룹(BC[1])을 선택할 수 있다. 또한, 제2 멀티플렉서(142_2)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제1 내지 제3 칼럼 그룹(BC[1]~BC[3]) 중 제2 칼럼 그룹(BC[2])을 선택할 수 있다.
예시적 실시예에 있어서, 경로 선택 로직(140)은 제3 칼럼 그룹(BC[3])과 제4 주변 로직(150-4) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제4 멀티플렉서(142_4)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제3 칼럼 그룹(BC[3]), 제4 칼럼 그룹(BC[4]) 및 리던던시 칼럼 그룹(RD_BC) 중 제3 칼럼 그룹(BC[3])을 선택할 수 있다.
예시적 실시예에 있어서, 경로 선택 로직(140)은 제4 칼럼 그룹(BC[4])과 리던던시 주변 로직(150-5) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제5 멀티플렉서(142_5)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제4 칼럼 그룹(BC[4]) 및 리던던시 칼럼 그룹(RD_BC) 중 제4 칼럼 그룹(BC[4])을 선택할 수 있다. 예시적 실시예에 있어서, 제3 멀티플렉서(142_3)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제2 내지 제4 칼럼 그룹들(BC[2]~BC[4]) 중 어느 것도 선택하지 않을 수 있다.
도 5c를 참조하면, 제1 내지 제4 칼럼 그룹들(BC[1]~BC[4]) 중 제4 칼럼 그룹(BC[4])에 결함이 검출될 수 있다. 또한, 제1 내지 제4 주변 로직들(150-1~150-4) 중 제3 주변 로직(150-3)에서 결함이 검출될 수 있다.
제4 칼럼 그룹(BC[4]) 및 제3 주변 로직(150-3)에 결함이 검출된 경우, 경로 선택 로직(140)은 제1 칼럼 그룹(BC[1])과 제1 주변 로직(150-1) 사이 경로 및 제2 칼럼 그룹(BC[2])과 제2 주변 로직(150-2) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제1 멀티플렉서(142_1)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제1 및 제2 칼럼 그룹(BC[1], BC[2]) 중 제1 칼럼 그룹(BC[1])을 선택할 수 있다. 또한, 제2 멀티플렉서(142_2)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제1 내지 제3 칼럼 그룹(BC[1]~BC[3]) 중 제2 칼럼 그룹(BC[2])을 선택할 수 있다.
예시적 실시예에 있어서, 경로 선택 로직(140)은 제3 칼럼 그룹(BC[3])과 제4 주변 로직(150-4) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제4 멀티플렉서(142_4)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제3 칼럼 그룹(BC[3]), 제4 칼럼 그룹(BC[4]) 및 리던던시 칼럼 그룹(RD_BC) 중 제3 칼럼 그룹(BC[3])을 선택할 수 있다.
예시적 실시예에 있어서, 경로 선택 로직(140)은 리던던시 칼럼 그룹(RD_BC)과 리던던시 주변 로직(150-5) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제5 멀티플렉서(142_5)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제4 칼럼 그룹(BC[4]) 및 리던던시 칼럼 그룹(RD_BC) 중 리던던시 칼럼 그룹(RD_BC)을 선택할 수 있다. 예시적 실시예에 있어서, 제3 멀티플렉서(142_3)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제2 내지 제4 칼럼 그룹들(BC[2]~BC[4]) 중 어느 것도 선택하지 않을 수 있다.
도 5d를 참조하면, 제1 내지 제4 칼럼 그룹들(BC[1]~BC[4]) 중 제3 칼럼 그룹(BC[3])에 결함이 검출될 수 있다. 또한, 제1 내지 제4 주변 로직들(150-1~150-4) 중 제4 주변 로직(150-4)에서 결함이 검출될 수 있다.
제3 칼럼 그룹(BC[3]) 및 제4 주변 로직(150-4)에 결함이 검출된 경우, 경로 선택 로직(140)은 제1 칼럼 그룹(BC[1])과 제1 주변 로직(150-1) 사이 경로 및 제2 칼럼 그룹(BC[2])과 제2 주변 로직(150-2) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제1 멀티플렉서(142_1)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제1 및 제2 칼럼 그룹(BC[1], BC[2]) 중 제1 칼럼 그룹(BC[1])을 선택할 수 있다. 또한, 제2 멀티플렉서(142_2)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제1 내지 제3 칼럼 그룹(BC[1]~BC[3]) 중 제2 칼럼 그룹(BC[2])을 선택할 수 있다.
예시적 실시예에 있어서, 경로 선택 로직(140)은 제4 칼럼 그룹(BC[4])과 제3 주변 로직(150-3) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제3 멀티플렉서(142_3)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제2 내지 제4 칼럼 그룹들(BC[2]~BC[4]) 중 제4 칼럼 그룹(BC[4])을 선택할 수 있다.
예시적 실시예에 있어서, 경로 선택 로직(140)은 리던던시 칼럼 그룹(RD_BC)과 리던던시 주변 로직(150-5) 사이 경로를 제1 경로들로서 형성할 수 있다. 구체적으로, 제5 멀티플렉서(142_5)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제4 칼럼 그룹(BC[4]) 및 리던던시 칼럼 그룹(RD_BC) 중 리던던시 칼럼 그룹(RD_BC)을 선택할 수 있다. 예시적 실시예에 있어서, 제4 멀티플렉서(142_4)는 경로 제어 신호(P_CTR)를 기초로, 일 단에 연결된 제3 칼럼 그룹(BC[3]), 제4 칼럼 그룹(BC[4]) 및 리던던시 칼럼 그룹(RD_BC) 중 어느 것도 선택하지 않을 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법에 대한 순서도를 도시한다. 메모리 장치는, 예를 들어 도 1의 메모리 장치(100)일 수 있다.
도 1 및 도 6을 참조하면, 경로 선택 로직(140)에 포함된 제1 내지 제N 멀티플렉서들의 선택값들이 초기화될 수 있다(S100). 제1 내지 제N 멀티플렉서의 선택값은, 예를 들어 각 멀티플렉서의 일 단에 연결된 칼럼 그룹들 중 하나를 택일적으로 선택하기 위한 값일 수 있다. 예시적 실시예에 있어서, 선택값들의 초기화는 경로 제어 로직(132)을 통해 수행될 수 있다. 경로 제어 로직(132)은 경로 제어 신호(P_CTR)를 통해 제1 내지 제N 멀티플렉서들 각각의 선택값을 '1'로 초기화 시킬 수 있다.
그 다음, i번째 주변 로직에 대한 결함 검출이 수행될 수 있다(S102). i는, 예를 들어 자연수 1부터 자연수 N까지 순차적으로 증가할 수 있다. 예시적 실시예에 있어서, 주변 로직에 대한 결함 검출은, 주변 로직에 포함된 우회 회로(예를 들어, 도 2a의 153-1) 및 결함 검출 로직(160)을 통해 수행될 수 있다.
i번째 주변 로직에 대한 결함 검출이 수행되고(S102), i번째 주변 로직에 결함이 있는지 여부가 판단될 수 있다(S104). 결함이 없다고 판단된 경우, i번째 칼럼 그룹에 대한 결함 검출 단계를 수행할 수 있다(S110). 결함이 있다고 판단되는 경우, i번째 멀티플렉서의 선택값이 '0'내지'2' 사이 값인지 여부가 판단될 수 있다(S106). 예를 들어, i번째 멀티플렉서의 선택값이 '0'내지'2'사이값이 아닌 경우, 사용 가능한 리던던시 주변 로직이 남지 않은 경우일 수 있다. 따라서, 이 경우 동작은 바로 종료될 수 있다.
i번째 멀티플렉서의 선택값이 '0'내지'2'사이값인 경우, i번째 멀티플렉서의 선택값은 3으로 결정되고, i+1번째 멀티플렉서부터 N번째 멀티플렉서까지의 선택값은, 각각 현재의 선택값에서 1이 차감된 값으로 결정될 수 있다(S108). 예를 들어, i+1번째 멀티플렉서부터 N번째 멀티플렉서까지의 선택값이 초기화 값인 '1'인 경우, 1이 차감된 값인 '0'으로 각 선택값이 결정될 수 있다.
그 다음, 메모리 셀 어레이(110)에 포함된 i번째 칼럼 그룹에 대한 결함 검출 단계를 수행할 수 있다(S110). 예시적 실시예에 있어서, 칼럼 그룹에 대한 결함 검출은 결함 검출 로직(160)을 통해 수행될 수 있다. 칼럼 그룹에 대한 결함 검출이 결함 검출 로직(160)을 통해 수행되는 경우, 해당 칼럼 그룹에 포함된 적어도 하나의 메모리 셀에 데이터를 제공하고, 해당 메모리 셀로부터 다시 출력된 데이터를 수신할 수 있다. 예를 들어, 결함 검출 로직(160)이 메모리 셀에 제공한 데이터와, 메모리 셀로부터 다시 출력된 데이터가 상이한 경우, 결함 검출 로직(160)은 해당 메모리 셀이 포함된 칼럼에 결함이 검출된 것으로 판단할 수 있다.
i번째 칼럼 그룹에 대한 결함 검출이 수행되고(S110), i번째 칼럼 그룹에 결함이 있는지 여부가 판단될 수 있다(S112). 결함이 없다고 판단된 경우, i 가 N과 같은지 여부가 판단될 수 있다(S124).
i번째 칼럼 그룹에 결함이 있다고 판단되는 경우, i번째 멀티플렉서의 선택값이 '0'인지 여부가 판단될 수 있다(S114). i번째 멀티플렉서의 선택값이 '0'인 경우, i+1번째 멀티플렉서부터 N번째 멀티플렉서까지의 선택값은, 각각 현재의 선택값에서 1이 증가된 값으로 결정될 수 있다(S116). 예를 들어, i+1번째 멀티플렉서부터 N번째 멀티플렉서까지의 선택값이 초기화 값인 '1'인 경우, 1이 증가된 값인 '2'로 각 선택값이 결정될 수 있다.
i번째 멀티플렉서의 선택값이 '0'이 아닌 경우, 선택값이 '1'인지 여부가 판단될 수 있다(S118). i번째 멀티플렉서의 선택값이 '1'인 경우, i번째 멀티플렉서로부터 N번째 멀티플렉서까지의 선택값은, 각각 현재의 선택값에서 1이 증가된 값으로 결정될 수 있다(S120).
i번째 멀티플렉서의 선택값이 '1'도 아닌 경우, 선택값이 '3'인지 여부가 판단될 수 있다(S122). 예를 들어, i번째 멀티플렉서의 선택값이 '3'이 아닌 경우, 사용 가능한 리던던시 칼럼 그룹이 남지 않은 경우일 수 있다. 따라서, 이 경우 동작은 바로 종료될 수 있다.
i번째 멀티플렉서의 선택값이 '3'인 경우, i가 N과 같은지 여부가 판단될 수 있다(S124). i가 N값에 도달한 경우 동작은 종료되고, i가 N값에 도달하지 않은 경우, 현재 i의 값은 1이 증가된 값으로 결정되고(S126), 다시 i번째 주변 로직에 대한 결함 검출 단계(S102)부터 수행할 수 있다.
도 6에서는 설명의 편의상 순서대로 각 단계가 도시되나, 도 6에 도시된 순서대로 수행되는 것으로 한정되는 것은 아니다. 실시예에 따라, 도 6에 도시된 각 단계의 순서는 달라지거나, 또는 둘 이상의 단계가 병렬적으로 수행될 수도 있다.
도 7은 본 개시의 다른 예시적 실시예에 따른 메모리 장치의 구체적인 블록도를 도시한다. 도 7의 메모리 장치(200)의 구성은 도 4를 참조하여 설명한 메모리 장치(100)의 구성과 유사하다. 다만 본 실시예에 따르면, 경로 선택 로직(240)은 복수의 스위치들(SW)을 포함할 수 있다. 구체적으로 각 스위치(SW)는, 제1 내지 제4 칼럼 그룹들(BC[1]~BC[4]) 및 리던던시 칼럼 그룹(RD_BC) 중 하나와 연결된 일 단 및 주변 로직들(250-1~250-5) 중 하나와 연결된 다른 일 단을 가질 수 있다. 각 스위치들(SW)은, 예를 들어 PMOS 또는 NMOS를 포함할 수 있다.
예시적 실시예에 있어서, 각 스위치(SW)는 경로 제어 신호(P_CTR)를 기초로 턴-온/턴-오프가 결정될 수 있다. 각 스위치(SW)가 PMOS 또는 NMOS를 포함하는 경우, 경로 제어 신호(P_CTR)는 각 스위치(SW)의 게이트 전압으로 인가될 수 있다. 예를 들어, 경로 제어 신호(P_CTR)는 각 스위치(SW)의 턴-온 및 턴-오프 전압 중 하나일 수 있다.
경로 제어 신호(P_CTR)는, 예를 들어 경로 컨트롤 로직(도 1의 132)에서 출력될 수 있다. 경로 컨트롤 로직(도 1의 132)은 경로 제어 신호(P_CTR)에 따라 각 스위치들(SW)의 턴-온/턴-오프를 제어하여, 제1 내지 제4 칼럼 그룹들(BC[1]~BC[4]) 및 리던던시 칼럼 그룹(RD_BC)과 주변 로직들(250-1~250-5) 사이에 형성되는 제1 경로들을 결정할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치에 대한 블록도를 도시한다. 도 8을 참조하면, 메모리 장치(300)는 제1 경로 선택 로직(340), 제2 경로 선택 로직(370) 및 복수의 DQ 로직들(380-1~380-N)을 포함할 수 있다.
본 도면에서, 제1 경로 선택 로직(340) 및 제1 경로 제어 신호(P_CTR_1)는, 예를 들어 도 1의 경로 선택 로직(140) 및 경로 제어 신호(P_CTR)와 대응될 수 있다. 메모리 장치(300)의 다른 블록에 대해, 도 1과 비교하여 중복되는 설명은 피하기로 한다.
제2 경로 선택 로직(370)은 경로 제어 로직(332)으로부터 출력된 제2 경로 제어 신호(P_CTR_2)를 기초로 복수의 주변 로직들(350-1~350-N) 및 복수의 DQ 로직들(380-1~380-N) 사이에 제2 경로들을 형성할 수 있다. 제2 경로들은, 예를 들어 복수의 주변 로직들(350-1~350-N) 및 복수의 DQ 로직들(380-1~380-N) 사이의 데이터 또는 신호의 경로를 의미할 수 있다.
예시적 실시예에 있어서 제2 경로 선택 로직(370)은, 복수의 주변 로직들(350-1~350-N) 중 제1 주변 로직 및 복수의 DQ 로직들(380-1~380-N) 중 제1 DQ 로직 사이에 형성된 경로들, 제1 주변 로직 및 제1 DQ 로직의 일측에 인접한 제2 DQ 로직 사이에 형성된 경로들 및 제1 주변 로직 및 제1 DQ 로직의 다른 일측에 인접한 제3 DQ 로직 사이에 형성된 경로들 중 하나를 제2 경로들 중 적어도 일부로서 형성할 수 있다.
예시적 실시예에 있어서, 제2 경로 선택 로직(370)은 주변 로직들(350-1~350-N) 및 DQ 로직들(380-1~380-N)에 연결된 복수의 멀티플렉서들을 포함할 수 있다. 다른 예시적 실시예에 있어서, 제2 경로 선택 로직(370)은 주변 로직들(350-1~350-N) 및 DQ 로직들(380-1~380-N)에 연결된 복수의 스위치들을 포함할 수 있다. 다만, 이에 한정되는 것은 아니고 제2 경로 선택 로직(370)은 시프트-레지스터를 포함할 수도 있다.
복수의 DQ 로직들(360-1~360-N)은 주변 로직들(350-1~350-N)로부터 출력된 신호를 수신하여 메모리 장치(300)의 외부에 전달할 수 있다. 또한 복수의 DQ 로직들(360-1~360-N)은 메모리 장치(300)의 외부로부터 입력되는 신호를 수신하여 주변 로직들(350-1~350-N)에 전달할 수 있다. 또한, 복수의 DQ 로직들(360-1~360-N)은 수신한 입/출력 신호들에 대한 버퍼링 동작을 수행할 수도 있다.
예시적 실시예에 있어서, 복수의 DQ 로직들(380-1~380-N) 각각은, 결함 검출 로직(360)에 의해 제어되고, 결함 검출 로직(360)으로부터 우회 신호를 수신하고, 수신한 우회 신호를 DQ 로직들(380-1~380-N) 각각에 포함된 적어도 하나의 로직에 출력하는 우회 회로를 포함할 수 있다. 예시적 실시예에 있어서, 각 우회 회로가 출력하는 우회 신호는 DQ 로직들(380-1~380-N) 각각에 대한 결함 검출의 지표가 될 수 있다.
예를 들어, DQ 로직들(380-1~380-N)에 포함된 우회 회로는, 스위치, 트랜스미션 게이트, MOSFET, 퓨즈 회로 등의 형태로 구현될 수 있다. 즉, 우회 회로는 신호 전달을 위한 형태라면 어떠한 형태로든 구현될 수 있다.
예시적 실시예에 있어서, DQ 로직들(380-1~380-N)은 노멀 DQ 로직 및 리던던시 DQ 로직을 포함할 수 있다. 리던던시 DQ 로직은 노멀 DQ 로직의 리페어를 위한 여분의 주변 로직일 수 있다. 예를 들어, 하나의 DQ 로직에 결함이 발생한 경우, 하나의 리던던시 DQ 로직이 주변 로직들(350-1~350-N) 중 하나와 데이터 경로를 형성할 수 있다.
도 9는 본 개시의 예시적 실시예에 따라 결함 검출 시 경로 선택 로직의 동작을 설명하기 위한 도면이다. 도 9는, 예를 들어 제3 주변 로직(350-3)에 결함이 검출된 경우일 수 있다. 예를 들어, 결함 검출 로직(360, 도 8 참조)이 제3 주변 로직(350-3)에 포함된 적어도 하나의 로직에서 결함을 검출한 경우, 제3 주변 로직(350-3)은 결함이 있는 주변 로직으로 판단될 수 있다.
도 9를 참조하면, 메모리 장치(300)는 제1 내지 제4 DQ 로직들(380-1~380-4) 및 리던던시 DQ 로직(380-5)을 포함할 수 있다. 본 도면에는 4개의 DQ 로직들과 하나의 리던던시 DQ 로직이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐 DQ 로직들 및 리던던시 DQ 로직의 수는 이에 한정되지 않는다.
본 도면에서, 제1 경로 선택 로직(340) 및 제1 경로 제어 신호(P_CTR_1)는, 예를 들어 도 5b의 경로 선택 로직(140) 및 경로 제어 신호(P_CTR)와 대응되는 동작을 수행할 수 있다. 제1 경로 선택 로직(340) 등의 다른 블록에 대해, 도 5b와 비교하여 중복되는 설명은 피하기로 한다.
제2 경로 선택 로직(370)은 제1 내지 제5 멀티플렉서들(372_1~372_5)을 포함할 수 있다. 제1 내지 제5 멀티플렉서들(372_1~372_5) 각각은, 적어도 두 개의 주변 로직들(350-1~350-5)과 연결된 일 단 및 DQ 로직들(380-1~380-5) 중 하나와 연결된 다른 일 단을 가질 수 있다.
예시적 실시예에 있어서, 제1 멀티플렉서(372_1)의 일 단은 제1 주변 로직(350-1) 및 제2 주변 로직(350-2)과 연결되고, 다른 일 단은 제1 DQ 로직(380-1)과 연결될 수 있다. 제2 멀티플렉서(372_2)의 일 단은 제1 주변 로직(350-1), 제2 주변 로직(350-2) 및 제3 주변 로직(350-3)과 연결되고, 다른 일 단은 제2 DQ 로직(380-2)과 연결될 수 있다. 제3 멀티플렉서(372_3)의 일 단은 제2 주변 로직(350-2), 제3 주변 로직(350-3) 및 제4 주변 로직(350-4)과 연결되고, 다른 일 단은 제3 DQ 로직(380-3)과 연결될 수 있다. 제4 멀티플렉서(372_4)의 일 단은 제3 주변 로직(350-3), 제4 주변 로직(350-4) 및 리던던시 주변 로직(350-5)과 연결되고, 다른 일 단은 제4 DQ 로직(380-4)과 연결될 수 있다. 제5 멀티플렉서(372_5)의 일 단은 제4 주변 로직(350-4) 및 리던던시 주변 로직(350-5)과 연결되고, 다른 일 단은 리던던시 DQ 로직(380-5)과 연결될 수 있다.
예시적 실시예에 있어서, 제2 경로 선택 로직(370)에 포함된 제1 내지 제5 멀티플렉서들(372_1~372_5)은 경로 제어 로직(332, 도 8 참조)에서 출력된 제2 경로 제어 신호(P_CTR_2)를 기초로 각각 연결된 주변 로직들 중 하나를 선택할 수 있다. 예를 들어, 제2 경로 제어 신호(P_CTR_2)는 제1 내지 제5 멀티플렉서들(372_1~372_5) 각각의 택일적 선택을 위한 복수의 비트를 포함할 수 있다.
제3 주변 로직(350-3) 및 제4 DQ 로직(380-4)에 결함이 검출된 경우, 제2 경로 선택 로직(370)은 제1 주변 로직(350-1)과 제1 DQ 로직(380-1) 사이 경로 및 제2 주변 로직(350-2)과 제2 DQ 로직(380-2) 사이 경로를 제2 경로들로서 형성할 수 있다. 구체적으로, 제1 멀티플렉서(372_1)는 제2 경로 제어 신호(P_CTR_2)를 기초로, 일 단에 연결된 제1 및 제2 주변 로직(350-1, 350-2) 중 제1 주변 로직(350-1)을 선택할 수 있다. 또한, 제2 멀티플렉서(372_2)는 제2 경로 제어 신호(P_CTR_2)를 기초로, 일 단에 연결된 제1 내지 제3 주변 로직들(350-1~350-3) 중 제2 주변 로직(350-2)을 선택할 수 있다.
예시적 실시예에 있어서, 제2 경로 선택 로직(370)은 제4 주변 로직(350-4)과 제3 DQ 로직(380-3) 사이 경로를 제2 경로들로서 형성할 수 있다. 구체적으로, 제3 멀티플렉서(372_3)는 제2 경로 제어 신호(P_CTR_2)를 기초로, 일 단에 연결된 제2 내지 제4 주변 로직들(350-2~350-4) 중 제4 주변 로직(350-4)을 선택할 수 있다.
예시적 실시예에 있어서, 제2 경로 선택 로직(370)은 리던던시 주변 로직(350-5)과 제4 DQ 로직(380-4) 사이 경로를 제2 경로들로서 형성할 수 있다. 구체적으로, 제4 멀티플렉서(372_4)는 제2 경로 제어 신호(P_CTR_2)를 기초로, 일 단에 연결된 제4 주변 로직(350-4) 및 리던던시 주변 로직(350-5) 중 제4 주변 로직(350-4)을 선택할 수 있다. 예시적 실시예에 있어서, 제5 멀티플렉서(372_5)는 제2 경로 제어 신호(P_CTR_2)를 기초로, 일 단에 연결된 제4 주변 로직(350-4) 및 리던던시 주변 로직(350-5) 중 어느 것도 선택하지 않을 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법에 대한 순서도를 도시한다. 메모리 장치는, 예를 들어 도 8의 메모리 장치(300)일 수 있다. 메모리 장치(300)의 동작 방법에 대해, 도 6과 비교하여 중복되는 설명은 피하기로 한다.
도 8 및 도 10을 참조하면, 제1 경로 선택 로직(340)에 포함된 제1 내지 제N 멀티플렉서들과, 제2 경로 선택 로직(370)에 포함된 제1 내지 제N 멀티플렉서들의 선택값들이 초기화될 수 있다(S100). 예시적 실시예에 있어서, 선택값들의 초기화는 경로 제어 로직(332)을 통해 수행될 수 있다. 경로 제어 로직(332)은 제1 경로 제어 신호(P_CTR)를 통해 제1 경로 선택 로직(340)에 포함된 제1 내지 제N 멀티플렉서들 각각의 선택값을 '1'로 초기화 시킬 수 있다. 또한, 경로 제어 로직(332)은 제2 경로 제어 신호(P_CTR)를 통해 제2 경로 선택 로직(370)에 포함된 제1 내지 제N 멀티플렉서들 각각의 선택값을 '1'로 초기화 시킬 수 있다.
그 다음, i번째 주변 로직에 대한 결함 검출이 수행되고(S202), i번째 주변 로직에 결함이 있는지 여부가 판단될 수 있다(S204). 결함이 없다고 판단된 경우, i번째 칼럼 그룹에 대한 결함 검출 단계를 수행할 수 있다(S210).
결함이 있다고 판단되는 경우, 제1 경로 선택 로직(340)의 i번째 멀티플렉서의 선택값이 '0'내지'2'사이 값인지 여부가 판단될 수 있다(S206). 제1 경로 선택 로직(340)의 i번째 멀티플렉서의 선택값이 '0'내지'2'사이값인 경우, 제1 경로 선택 로직(340)의 i번째 멀티플렉서의 선택값은 3으로, i+1번째 멀티플렉서부터 N번째 멀티플렉서까지의 선택값은 각각 현재의 선택값에서 1이 차감된 값으로 결정되고, 제2 경로 선택 로직(370)의 i번째 멀티플렉서부터 N번째 멀티플렉서까지의 선택값은 '2'로 결정될 수 있다(S208).
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치의 리던던시 메모리 사이즈 대비 리페어 가능한 노멀 메모리의 비율에 대한 그래프를 도시한다. 그래프의 X 축은 리던던시 메모리의 사이즈를 나타내며, 화살표 방향으로 갈수록 큰 사이즈를 가질 수 있다. Y축은 리페어 가능한 메모리의 최대 비율을 나타내며, 화살표 방향으로 갈수록 큰 비율을 가질 수 있다.
도 11을 참조하면, A 그래프는, 비교예의 메모리 장치의 리던던시 메모리 사이즈 대비 리페어 가능한 노멀 메모리의 비율을 나타낼 수 있다. B 그래프는, 본 개시의 예시적 실시예에 따른 메모리 장치의 리던던시 메모리 사이즈 대비 리페어 가능한 노멀 메모리의 비율을 나타낼 수 있다.
A 및 B 그래프 경우 모두, 리던던시 메모리 사이즈가 커질수록, 리던던시 메모리로서 리페어 가능한 노멀 메모리의 최대 비율이 점차 증가하는 추세를 가질 수 있다. 다만, 비교예에 비해, 본 개시의 기술적 사상에 따른 메모리 장치는, 메모리 셀 어레이와 주변 로직들 각각 독립적으로 리페어될 수 있다. 이에 따라, 메모리 셀 어레이 및 주변 로직들 중 적어도 하나에서 결함이 발생한 경우, 리페어의 효율성이 향상될 수 있다. 즉, 리던던시 메모리 사이즈가 커질수록, 본 개시의 기술적 사상에 따른 메모리 장치는 종래의 메모리 장치에 비해 리페어 가능한 노멀 메모리의 비율의 상승폭이 더 클 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 전자 시스템을 나타낸다. 도 12에 도시된 전자 시스템(1000)은 PC, 스마트폰, 태블릿 PC, 넷-북, e-리더, PDA, PMP, MP3 플레이어 또는 MP4 플레이어로 구현될 수 있다.
전자 시스템(1000)은 전자 시스템(1000)의 전반적인 동작을 제어할 수 있는 애플리케이션 프로세서(application processor)(1010)를 포함할 수 있다. 애플리케이션 프로세서(1010)는, 예를 들어 SOC(System-On-Chip) 일 수 있다. 애플리케이션 프로세서(1010)는 입력 장치(1020)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(1050)에 저장된 데이터를 디스플레이(1030)를 통하여 디스플레이할 수 있다. 예를 들어, 입력 장치(1020)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드 또는 키보드로 구현될 수 있다.
애플리케이션 프로세서(1010)는 수신한 데이터를 저장할 수 있는 SRAM(1060)을 포함할 수 있다. SRAM(1060)은, 본 개시의 기술적 사상에 따라 복수의 칼럼들 중 적어도 하나의 칼럼의 결함 및 복수의 주변 로직들 중 적어도 하나의 주변 로직의 결함 중 적어도 하나의 결함을 기초로, 복수의 칼럼들 및 복수의 주변 로직들 사이에 제1 경로들을 형성하는 제1 경로 선택 로직을 포함할 수 있다.
또한, 전자 시스템(1000)은 비휘발성 메모리 장치(1050)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1040)를 포함할 수 있다. 예를 들어, 비휘발성 메모리 장치(1050)의 동작을 제어할 수 있는 메모리 컨트롤러(1040)는 애플리케이션 프로세서(1010)의 일부로서 구현될 수도 있고, 애플리케이션 프로세서(1010)와 별도의 칩으로 구현될 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 노멀 칼럼 및 상기 노멀 칼럼의 리페어를 위한 리던던시(redundancy) 칼럼을 포함하는 복수의 칼럼들로 배열되고, 복수의 비트라인들과 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    노멀 주변 로직 및 상기 노멀 주변 로직의 리페어를 위한 리던던시 주변 로직을 포함하고, 상기 복수의 비트라인들을 구동하는 복수의 주변 로직들(peripheral logics); 및
    상기 복수의 칼럼들 중 적어도 하나의 칼럼의 결함 및 상기 복수의 주변 로직들 중 적어도 하나의 주변 로직의 결함 중 적어도 하나의 결함을 기초로, 상기 복수의 칼럼들 및 상기 복수의 주변 로직들 사이에 제1 경로들을 형성하는 제1 경로 선택 로직(path selection logic)을 포함하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 경로 선택 로직은,
    상기 복수의 칼럼들 중 제1 칼럼들 및 상기 복수의 주변 로직들 중 제1 주변 로직 사이에 형성된 경로, 상기 제1 칼럼들 및 상기 제1 주변 로직의 일측에 인접한 제2 주변 로직 사이에 형성된 경로 및 상기 제1 칼럼들 및 상기 제1 주변 로직의 다른 일측에 인접한 제3 주변 로직 사이에 형성된 경로 중 하나의 경로를 상기 제1 경로들 중 적어도 일부로서 형성하는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 경로 선택 로직은, 상기 복수의 칼럼들 및 상기 복수의 주변 로직들에 연결된 복수의 멀티플렉서들을 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서,
    상기 복수의 칼럼들 중 적어도 하나의 칼럼의 결함 및 상기 복수의 주변 로직들 중 적어도 하나의 주변 로직의 결함을 검출하고, 결함 검출 신호를 출력하는 결함 검출 로직(defect check logic); 및
    상기 결함 검출 신호를 기초로 상기 제1 경로 선택 로직을 제어하는 경로 제어 신호를 출력하는 경로 제어 로직(path control logic)을 더 포함하는 메모리 장치.
  5. 제4 항에 있어서, 상기 복수의 주변 로직들은,
    상기 결함 검출 로직으로부터 우회 신호(detour signal)를 수신하고, 상기 결함 검출 로직의 제어에 응답하여 상기 우회 신호를 상기 복수의 주변 로직들에 포함된 적어도 하나의 로직에 출력하는 우회 회로(detour circuit)를 각각 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서,
    노멀 DQ 로직 및 상기 노멀 DQ 로직의 리페어를 위한 리던던시 DQ 로직을 포함하고, 상기 복수의 주변 로직들로부터 출력된 신호 또는 상기 메모리 장치 외부로부터 입력된 신호를 수신하는 복수의 DQ 로직들; 및
    상기 복수의 주변 로직들 중 적어도 하나의 주변 로직의 결함 및 상기 복수의 DQ 로직들 중 적어도 하나의 DQ 로직의 결함 중 적어도 하나의 결함을 기초로, 상기 복수의 주변 로직들 및 상기 복수의 DQ 로직들 사이에 제2 경로들을 형성하는 제2 경로 선택 로직을 더 포함하는 메모리 장치.
  7. 제6 항에 있어서,
    상기 제2 경로 선택 로직은, 상기 복수의 주변 로직들 및 상기 복수의 DQ 로직들에 연결된 복수의 멀티플렉서들을 포함하는 것을 특징으로 하는 메모리 장치.
  8. 노멀 칼럼 및 상기 노멀 칼럼의 리페어를 위한 리던던시 칼럼을 포함하는 복수의 칼럼들로 배열되고, 복수의 비트라인들과 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    노멀 주변 로직 및 상기 노멀 주변 로직의 리페어를 위한 리던던시 주변 로직을 포함하고, 상기 복수의 비트라인들을 구동하는 복수의 주변 로직들; 및
    상기 복수의 칼럼들 중 적어도 하나의 칼럼의 결함 및 상기 복수의 주변 로직들 중 적어도 하나의 주변 로직의 결함 중 적어도 하나의 결함에 기초하여, 상기 복수의 칼럼들 및 상기 복수의 주변 로직들 사이에 형성되는 제1 경로들을 결정하는 경로 제어 신호를 출력하는 경로 제어 로직을 포함하는 메모리 장치.
  9. 제8 항에 있어서,
    상기 경로 제어 로직은,
    상기 복수의 칼럼들 중 제1 칼럼들 및 상기 복수의 주변 로직들 중 제1 주변 로직 사이에 형성된 경로, 상기 제1 칼럼들 및 상기 제1 주변 로직의 일측에 인접한 제2 주변 로직 사이에 형성된 경로 및 상기 제1 칼럼들 및 상기 제1 주변 로직의 다른 일측에 인접한 제3 주변 로직 사이에 형성된 경로 중 하나의 경로를 상기 제1 경로들 중 적어도 일부로서 결정하는 것을 특징으로 하는 메모리 장치.
  10. 제8 항에 있어서,
    상기 경로 제어 로직의 결정에 따라 상기 복수의 칼럼들 및 상기 복수의 주변 로직들 사이에 상기 제1 경로들을 형성하는 제1 경로 선택 로직을 더 포함하는 메모리 장치.
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