JP3476667B2 - 二重化制御装置 - Google Patents
二重化制御装置Info
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- cpu unit
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Description
【０００１】
【発明の属する技術分野】この発明は、プロセスの制御
を行う分散型制御システム等に適用して好適な二重化制
御装置に関し、さらに詳しくはＣＰＵユニットを二重化
することで一方のＣＰＵユニットで故障が発生したとき
の信頼性を確保できる二重化制御装置に関するものであ
る。
を行う分散型制御システム等に適用して好適な二重化制
御装置に関し、さらに詳しくはＣＰＵユニットを二重化
することで一方のＣＰＵユニットで故障が発生したとき
の信頼性を確保できる二重化制御装置に関するものであ
る。
【０００２】
【従来の技術】従来の二重化制御装置では、電源投入
時、制御系として演算を開始する系は、前回制御してい
た系、すなわち電源オフ時に制御を実行していた系を固
定して、次の電源投入時にプラントコントローラは前記
固定した系により動作を開始する。これは、各系のシス
テム監視カードが「制御系」であるという情報を電源オ
フ時にラッチ式リレーに格納しており、電源投入時に前
記情報に基づき前記「制御系」である系により動作を開
始するからである。
時、制御系として演算を開始する系は、前回制御してい
た系、すなわち電源オフ時に制御を実行していた系を固
定して、次の電源投入時にプラントコントローラは前記
固定した系により動作を開始する。これは、各系のシス
テム監視カードが「制御系」であるという情報を電源オ
フ時にラッチ式リレーに格納しており、電源投入時に前
記情報に基づき前記「制御系」である系により動作を開
始するからである。
【０００３】また、従来の二重化制御装置では、制御系
ＣＰＵユニット内のＣＰＵカードのデータメモリに格納
してある演算結果データを、待機系ＣＰＵユニット内の
ＣＰＵカードのデータメモリに書き込み、制御系および
待機系、両系のデータメモリが常に同一値となるように
するため、制御系ＣＰＵユニット内のＣＰＵカード中の
マイクロプロセッサは制御系ＣＰＵユニット内のＣＰＵ
カードのデータメモリに演算結果データを書き込むのと
同時に、待機系ＣＰＵユニット内のＣＰＵカードのデー
タメモリにも書き込みを行う。
ＣＰＵユニット内のＣＰＵカードのデータメモリに格納
してある演算結果データを、待機系ＣＰＵユニット内の
ＣＰＵカードのデータメモリに書き込み、制御系および
待機系、両系のデータメモリが常に同一値となるように
するため、制御系ＣＰＵユニット内のＣＰＵカード中の
マイクロプロセッサは制御系ＣＰＵユニット内のＣＰＵ
カードのデータメモリに演算結果データを書き込むのと
同時に、待機系ＣＰＵユニット内のＣＰＵカードのデー
タメモリにも書き込みを行う。
【０００４】
【発明が解決しようとする課題】従来の二重化制御装置
は以上のように構成されていたので、前者の二重化制御
装置では、Ａ系のＣＰＵユニットによる制御とＢ系のＣ
ＰＵユニットによる制御の優先関係が同等であるプラン
ト、つまり起動する際のＣＰＵユニットがいずれの系の
ＣＰＵユニットでもよいプラントには問題なく適用でき
るが、Ｂ系のＣＰＵユニットよりもＡ系のＣＰＵユニッ
トによる制御が優先される、起動時には必ずＡ系のＣＰ
Ｕユニットの制御により立ち上がらなければならないプ
ラントなどの場合には、常に優先されるＡ系のＣＰＵユ
ニットにより起動する必要があり、このようなプラント
には適用できないという課題があった。
は以上のように構成されていたので、前者の二重化制御
装置では、Ａ系のＣＰＵユニットによる制御とＢ系のＣ
ＰＵユニットによる制御の優先関係が同等であるプラン
ト、つまり起動する際のＣＰＵユニットがいずれの系の
ＣＰＵユニットでもよいプラントには問題なく適用でき
るが、Ｂ系のＣＰＵユニットよりもＡ系のＣＰＵユニッ
トによる制御が優先される、起動時には必ずＡ系のＣＰ
Ｕユニットの制御により立ち上がらなければならないプ
ラントなどの場合には、常に優先されるＡ系のＣＰＵユ
ニットにより起動する必要があり、このようなプラント
には適用できないという課題があった。
【０００５】また、後者の二重化制御装置では、制御系
ＣＰＵユニット内のＣＰＵカード中の演算用のマイクロ
プロセッサが、制御系ＣＰＵユニット内のＣＰＵカード
のデータメモリに演算結果データを書き込むのと同時
に、待機系ＣＰＵユニット内のＣＰＵカードのデータメ
モリにも書き込みを行っており、待機系ＣＰＵユニット
内のＣＰＵカードのデータメモリに書き込む動作に時間
を費やし、本来の制御のための動作速度に影響を与える
という課題があった。
ＣＰＵユニット内のＣＰＵカード中の演算用のマイクロ
プロセッサが、制御系ＣＰＵユニット内のＣＰＵカード
のデータメモリに演算結果データを書き込むのと同時
に、待機系ＣＰＵユニット内のＣＰＵカードのデータメ
モリにも書き込みを行っており、待機系ＣＰＵユニット
内のＣＰＵカードのデータメモリに書き込む動作に時間
を費やし、本来の制御のための動作速度に影響を与える
という課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、制御するＣＰＵユニットの優先関
係が同等であるプラント、および、一方のＣＰＵユニッ
トによる制御よりも他方のＣＰＵユニットによる制御が
電源投入時には必ず優先されるプラント、いずれに対し
ても適用できる二重化制御装置を得ることを目的とす
る。
めになされたもので、制御するＣＰＵユニットの優先関
係が同等であるプラント、および、一方のＣＰＵユニッ
トによる制御よりも他方のＣＰＵユニットによる制御が
電源投入時には必ず優先されるプラント、いずれに対し
ても適用できる二重化制御装置を得ることを目的とす
る。
【０００７】また、この発明は、「制御系」のＣＰＵユ
ニット内のＣＰＵカード中の演算用マイクロプロセッサ
の負荷を軽減し、プラント制御の際の演算処理性能の向
上を図ることの可能な二重化制御装置を得ることを目的
とする。
ニット内のＣＰＵカード中の演算用マイクロプロセッサ
の負荷を軽減し、プラント制御の際の演算処理性能の向
上を図ることの可能な二重化制御装置を得ることを目的
とする。
【０００８】
【課題を解決するための手段】この発明に係る二重化制
御装置は、自系のＣＰＵユニットが、制御系と待機系と
に二重化された系のうちのいずれの系であるかを識別し
認識する自系認識手段と、制御系ＣＰＵユニット固定モ
ードを設定する固定モード設定手段と、制御系ＣＰＵユ
ニットを設定する前回制御系モード設定手段と、電源投
入を検出する電源投入検出手段と、前記自系認識手段に
よる識別結果と、前記固定モード設定手段および前記前
回制御系モード設定手段における設定結果と、前記電源
投入検出手段による検出結果とをもとに、電源投入時に
起動させるＣＰＵユニットを決定し、該決定結果に応じ
て自系のＣＰＵユニットの前記電源投入時における起動
／非起動を制御して、前記自系のＣＰＵユニットを制御
系ＣＰＵユニットまたは待機系ＣＰＵユニットに設定す
る判定回路とを備えた各系のＣＰＵユニット毎に設けら
れたシステム監視手段と、一方の系のＣＰＵユニットの
システム監視手段および他方の系のＣＰＵユニットのシ
ステム監視手段の監視出力をもとにＣＰＵユニットの故
障状態を検出すると正常なＣＰＵユニットによる制御へ
切り替える切替ユニットとを備えるようにしたものであ
る。
御装置は、自系のＣＰＵユニットが、制御系と待機系と
に二重化された系のうちのいずれの系であるかを識別し
認識する自系認識手段と、制御系ＣＰＵユニット固定モ
ードを設定する固定モード設定手段と、制御系ＣＰＵユ
ニットを設定する前回制御系モード設定手段と、電源投
入を検出する電源投入検出手段と、前記自系認識手段に
よる識別結果と、前記固定モード設定手段および前記前
回制御系モード設定手段における設定結果と、前記電源
投入検出手段による検出結果とをもとに、電源投入時に
起動させるＣＰＵユニットを決定し、該決定結果に応じ
て自系のＣＰＵユニットの前記電源投入時における起動
／非起動を制御して、前記自系のＣＰＵユニットを制御
系ＣＰＵユニットまたは待機系ＣＰＵユニットに設定す
る判定回路とを備えた各系のＣＰＵユニット毎に設けら
れたシステム監視手段と、一方の系のＣＰＵユニットの
システム監視手段および他方の系のＣＰＵユニットのシ
ステム監視手段の監視出力をもとにＣＰＵユニットの故
障状態を検出すると正常なＣＰＵユニットによる制御へ
切り替える切替ユニットとを備えるようにしたものであ
る。
【０００９】この発明に係る二重化制御装置は、制御系
ＣＰＵユニット内のＣＰＵカード内に搭載されたデータ
メモリに演算結果データが書き込まれる毎に、前記デー
タメモリに格納された演算結果データとプログラムカウ
ンタ値を、待機系ＣＰＵユニット内のＣＰＵカードに搭
載されたデータメモリに書き込むデータ書込回路を備え
るようにしたものである。
ＣＰＵユニット内のＣＰＵカード内に搭載されたデータ
メモリに演算結果データが書き込まれる毎に、前記デー
タメモリに格納された演算結果データとプログラムカウ
ンタ値を、待機系ＣＰＵユニット内のＣＰＵカードに搭
載されたデータメモリに書き込むデータ書込回路を備え
るようにしたものである。
【００１０】この発明に係る二重化制御装置は、制御系
ＣＰＵユニット内のＣＰＵカード内に搭載されたデータ
メモリへ書き込まれた演算結果データを、一定周期毎の
プログラムカウンタ値とともに待機系ＣＰＵユニット内
のＣＰＵカードに搭載されたデータメモリにチェックポ
イントデータをもとに、一定量書き込むデータ書込回路
を備えるようにしたものである。
ＣＰＵユニット内のＣＰＵカード内に搭載されたデータ
メモリへ書き込まれた演算結果データを、一定周期毎の
プログラムカウンタ値とともに待機系ＣＰＵユニット内
のＣＰＵカードに搭載されたデータメモリにチェックポ
イントデータをもとに、一定量書き込むデータ書込回路
を備えるようにしたものである。
【００１１】この発明に係る二重化制御装置は、待機系
ＣＰＵユニットが制御系ＣＰＵユニットへ切り替えられ
ると、該制御系ＣＰＵユニットによるプログラム動作を
プログラムの先頭番地から実行させるプログラム実行動
作制御手段を備えるようにしたものである。
ＣＰＵユニットが制御系ＣＰＵユニットへ切り替えられ
ると、該制御系ＣＰＵユニットによるプログラム動作を
プログラムの先頭番地から実行させるプログラム実行動
作制御手段を備えるようにしたものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１のＡ系
とＢ系の２つの制御系をもった二重化制御装置を有した
プラントコントローラの構成を示すブロック図である。
図において、１は一方の系の演算制御を実行するＣＰＵ
カード、２は自系のＣＰＵユニット内の各カードの故障
検出を行うシステム監視カード（システム監視手段）、
３はＩ／Ｏカードに対し入出力される各種信号をＩ／Ｏ
バスを介して送受信するためのＩ／Ｏバスインタフェー
スカード（以下、Ｉ／ＯバスＩ／Ｆカードという）、４
は制御対象であるプラント内に分散配置されたプラント
コントローラ間の通信を行う制御バスインタフェースカ
ード（以下、制御バスＩ／Ｆカードという）、１７はＣ
ＰＵカード１、システム監視カード２、Ｉ／ＯバスＩ／
Ｆカード３、制御バスＩ／Ｆカード４などを備えたＡ系
のＣＰＵユニットである。
説明する。 実施の形態１．図１は、この発明の実施の形態１のＡ系
とＢ系の２つの制御系をもった二重化制御装置を有した
プラントコントローラの構成を示すブロック図である。
図において、１は一方の系の演算制御を実行するＣＰＵ
カード、２は自系のＣＰＵユニット内の各カードの故障
検出を行うシステム監視カード（システム監視手段）、
３はＩ／Ｏカードに対し入出力される各種信号をＩ／Ｏ
バスを介して送受信するためのＩ／Ｏバスインタフェー
スカード（以下、Ｉ／ＯバスＩ／Ｆカードという）、４
は制御対象であるプラント内に分散配置されたプラント
コントローラ間の通信を行う制御バスインタフェースカ
ード（以下、制御バスＩ／Ｆカードという）、１７はＣ
ＰＵカード１、システム監視カード２、Ｉ／ＯバスＩ／
Ｆカード３、制御バスＩ／Ｆカード４などを備えたＡ系
のＣＰＵユニットである。
【００１３】５は他方の系の演算制御を実行するＣＰＵ
カード、６は自系のＣＰＵユニット内の各カードの故障
検出を行うシステム監視カード（システム監視手段）、
７はＩ／Ｏカードに対し入出力される各種信号をＩ／Ｏ
バスを介して送受信するためのＩ／ＯバスＩ／Ｆカー
ド、８は制御対象であるプラント内に分散配置されたプ
ラントコントローラ間の通信を行う制御バスＩ／Ｆカー
ド、９はＣＰＵカード５、システム監視カード６、Ｉ／
ＯバスＩ／Ｆカード７、制御バスＩ／Ｆカード８などを
備えたＢ系のＣＰＵユニットである。１０はＡ系のＣＰ
Ｕユニット１７のシステム監視カード２およびＢ系のＣ
ＰＵユニット９のシステム監視カード６の監視出力をも
とに各ＣＰＵユニット１７，９の状態表示を行う表示カ
ード、１０ａは表示カード１０に設けられ、Ａ系のＣＰ
Ｕユニット１７のシステム監視カード２およびＢ系のＣ
ＰＵユニット９のシステム監視カード６の監視出力をも
とにＣＰＵユニットの故障状態を検出すると正常なＣＰ
Ｕユニットによる制御へ切り替える切替ユニット、１１
はＡ系のＣＰＵユニット１７のＩ／ＯバスＩ／Ｆカード
３およびＢ系のＣＰＵユニット９のＩ／ＯバスＩ／Ｆカ
ード７と接続されたＩ／ＯバスＩ／Ｆカード、１２は各
種制御対象に対する制御信号や各種制御対象から出力さ
れる状態信号などの入出力を行うＩ／Ｏカードである。
１３および１４は制御バス、１５はＡ系のＣＰＵユニッ
ト１７のＩ／ＯバスＩ／Ｆカード３とＩ／ＯバスＩ／Ｆ
カード１１との間のＩ／Ｏバス、１６はＢ系のＣＰＵユ
ニット９のＩ／ＯバスＩ／Ｆカード７とＩ／ＯバスＩ／
Ｆカード１１との間のＩ／Ｏバスである。
カード、６は自系のＣＰＵユニット内の各カードの故障
検出を行うシステム監視カード（システム監視手段）、
７はＩ／Ｏカードに対し入出力される各種信号をＩ／Ｏ
バスを介して送受信するためのＩ／ＯバスＩ／Ｆカー
ド、８は制御対象であるプラント内に分散配置されたプ
ラントコントローラ間の通信を行う制御バスＩ／Ｆカー
ド、９はＣＰＵカード５、システム監視カード６、Ｉ／
ＯバスＩ／Ｆカード７、制御バスＩ／Ｆカード８などを
備えたＢ系のＣＰＵユニットである。１０はＡ系のＣＰ
Ｕユニット１７のシステム監視カード２およびＢ系のＣ
ＰＵユニット９のシステム監視カード６の監視出力をも
とに各ＣＰＵユニット１７，９の状態表示を行う表示カ
ード、１０ａは表示カード１０に設けられ、Ａ系のＣＰ
Ｕユニット１７のシステム監視カード２およびＢ系のＣ
ＰＵユニット９のシステム監視カード６の監視出力をも
とにＣＰＵユニットの故障状態を検出すると正常なＣＰ
Ｕユニットによる制御へ切り替える切替ユニット、１１
はＡ系のＣＰＵユニット１７のＩ／ＯバスＩ／Ｆカード
３およびＢ系のＣＰＵユニット９のＩ／ＯバスＩ／Ｆカ
ード７と接続されたＩ／ＯバスＩ／Ｆカード、１２は各
種制御対象に対する制御信号や各種制御対象から出力さ
れる状態信号などの入出力を行うＩ／Ｏカードである。
１３および１４は制御バス、１５はＡ系のＣＰＵユニッ
ト１７のＩ／ＯバスＩ／Ｆカード３とＩ／ＯバスＩ／Ｆ
カード１１との間のＩ／Ｏバス、１６はＢ系のＣＰＵユ
ニット９のＩ／ＯバスＩ／Ｆカード７とＩ／ＯバスＩ／
Ｆカード１１との間のＩ／Ｏバスである。
【００１４】図２は、前記Ａ系のＣＰＵユニット１７お
よび前記Ｂ系のＣＰＵユニット９のシステム監視カード
２，６の構成を示すブロック図であり、図において２０
は例えば自系のＣＰＵユニットの各カードの装着コネク
タの位置から自系のＣＰＵユニットがＡ系であるかＢ系
であるかを識別し認識する自系認識手段、２１は電源投
入時に動作する制御系をＡ系のＣＰＵユニット１７に固
定するモードに設定するためのＡ系固定モード設定手段
（固定モード設定手段）、２２は電源投入時に動作する
制御系を前回の電源オフ時に制御系となっていたＣＰＵ
ユニットに設定するための前回制御系モード設定手段、
２３はＤＣ電源がオンになったことを検出するＤＣ電源
オン検出手段（電源投入検出手段）、２４は自系認識手
段２０の識別結果、Ａ系固定モード設定手段２１および
前回制御系モード設定手段２２における設定状態、さら
にＤＣ電源オン検出手段２３による検出出力をもとに、
ＤＣ電源がオンになったときに自系のＣＰＵユニットを
制御系または待機系に決め、待機系であった自系を制御
系に決めたときには自系のＣＰＵユニットを制御系ＣＰ
Ｕユニットとして起動させる制御系信号Ｓを出力する判
定回路である。
よび前記Ｂ系のＣＰＵユニット９のシステム監視カード
２，６の構成を示すブロック図であり、図において２０
は例えば自系のＣＰＵユニットの各カードの装着コネク
タの位置から自系のＣＰＵユニットがＡ系であるかＢ系
であるかを識別し認識する自系認識手段、２１は電源投
入時に動作する制御系をＡ系のＣＰＵユニット１７に固
定するモードに設定するためのＡ系固定モード設定手段
（固定モード設定手段）、２２は電源投入時に動作する
制御系を前回の電源オフ時に制御系となっていたＣＰＵ
ユニットに設定するための前回制御系モード設定手段、
２３はＤＣ電源がオンになったことを検出するＤＣ電源
オン検出手段（電源投入検出手段）、２４は自系認識手
段２０の識別結果、Ａ系固定モード設定手段２１および
前回制御系モード設定手段２２における設定状態、さら
にＤＣ電源オン検出手段２３による検出出力をもとに、
ＤＣ電源がオンになったときに自系のＣＰＵユニットを
制御系または待機系に決め、待機系であった自系を制御
系に決めたときには自系のＣＰＵユニットを制御系ＣＰ
Ｕユニットとして起動させる制御系信号Ｓを出力する判
定回路である。
【００１５】次に動作について説明する。Ａ系のＣＰＵ
ユニット１７およびＢ系のＣＰＵユニット９の各システ
ム監視カード２，６には同一のモード内容があらかじめ
設定されている。先ず、Ａ系のＣＰＵユニット１７およ
びＢ系のＣＰＵユニット９の各システム監視カード２，
６のＤＣ電源オン検出手段２３がＤＣ電源がオンになっ
たことを検出すると、判定回路２４はＤＣ電源ＯＮ時に
Ａ系固定モードか、前回制御モードかを読み込む。この
Ａ系固定モードか、あるいは前回制御モードかは各シス
テム監視カード２，６のＡ系固定モード設定手段２１、
前回制御系モード設定手段２２にあらかじめ設定されて
いる。この結果、Ａ系固定であればＡ系のＣＰＵユニッ
ト１７のシステム監視カード２は、自系のＣＰＵカード
１がＡ系であることを自系認識手段２０により知り、Ａ
系のＣＰＵユニット１７のシステム監視カード２から自
系のＣＰＵカード１へ制御系信号Ｓが出力され、Ａ系の
ＣＰＵカード１が前記ＤＣ電源ＯＮ時に演算を開始す
る。このとき、前記Ａ系のＣＰＵカード１により制御さ
れるプラントなどの制御対象は、起動時には必ずＡ系の
ＣＰＵユニット１７の制御により立ち上がる必要のある
プラントである。
ユニット１７およびＢ系のＣＰＵユニット９の各システ
ム監視カード２，６には同一のモード内容があらかじめ
設定されている。先ず、Ａ系のＣＰＵユニット１７およ
びＢ系のＣＰＵユニット９の各システム監視カード２，
６のＤＣ電源オン検出手段２３がＤＣ電源がオンになっ
たことを検出すると、判定回路２４はＤＣ電源ＯＮ時に
Ａ系固定モードか、前回制御モードかを読み込む。この
Ａ系固定モードか、あるいは前回制御モードかは各シス
テム監視カード２，６のＡ系固定モード設定手段２１、
前回制御系モード設定手段２２にあらかじめ設定されて
いる。この結果、Ａ系固定であればＡ系のＣＰＵユニッ
ト１７のシステム監視カード２は、自系のＣＰＵカード
１がＡ系であることを自系認識手段２０により知り、Ａ
系のＣＰＵユニット１７のシステム監視カード２から自
系のＣＰＵカード１へ制御系信号Ｓが出力され、Ａ系の
ＣＰＵカード１が前記ＤＣ電源ＯＮ時に演算を開始す
る。このとき、前記Ａ系のＣＰＵカード１により制御さ
れるプラントなどの制御対象は、起動時には必ずＡ系の
ＣＰＵユニット１７の制御により立ち上がる必要のある
プラントである。
【００１６】一方、また前回制御モードが前回制御系モ
ード設定手段２２にあらかじめ設定されていると、電源
オフ時に制御系であった系のＣＰＵユニットのシステム
監視カードの判定回路２４から制御系信号Ｓが自系のＣ
ＰＵカードへ出力され、前記ＣＰＵカードが演算を開始
し、プラントなどの制御対象を立ち上げる。
ード設定手段２２にあらかじめ設定されていると、電源
オフ時に制御系であった系のＣＰＵユニットのシステム
監視カードの判定回路２４から制御系信号Ｓが自系のＣ
ＰＵカードへ出力され、前記ＣＰＵカードが演算を開始
し、プラントなどの制御対象を立ち上げる。
【００１７】また、Ａ系およびＢ系のシステム監視カー
ド２，６は、Ａ系固定モードであっても、Ａ系のＣＰＵ
ユニット１７が故障状態もしくは電源オフ状態でＢ系の
ＣＰＵユニット９が正常であるときには、切替ユニット
１０ａがＡ系のＣＰＵユニット１７のシステム監視カー
ド２およびＢ系のＣＰＵユニット９のシステム監視カー
ド６の監視出力をもとにＡ系のＣＰＵユニット１７の故
障状態を検出し、待機系ＣＰＵユニットを正常なＢ系の
ＣＰＵユニット９へ切り替える。
ド２，６は、Ａ系固定モードであっても、Ａ系のＣＰＵ
ユニット１７が故障状態もしくは電源オフ状態でＢ系の
ＣＰＵユニット９が正常であるときには、切替ユニット
１０ａがＡ系のＣＰＵユニット１７のシステム監視カー
ド２およびＢ系のＣＰＵユニット９のシステム監視カー
ド６の監視出力をもとにＡ系のＣＰＵユニット１７の故
障状態を検出し、待機系ＣＰＵユニットを正常なＢ系の
ＣＰＵユニット９へ切り替える。
【００１８】以上のように、この実施の形態１によれ
ば、制御の優先関係が同等であるプラントに適用する場
合には、Ａ系およびＢ系のシステム監視カード２，６の
前回制御系モード設定手段２２にあらかじめ前回制御モ
ードを設定しておけばよく、また、Ｂ系のＣＰＵユニッ
ト９による制御よりもＡ系のＣＰＵユニット１７による
制御が電源投入時には必ず優先されるプラントに適用す
る場合には、Ａ系およびＢ系のシステム監視カード２，
６のＡ系固定モード設定手段２１へＡ系固定モードを設
定しておけばよいので、制御の優先関係が同等であるプ
ラント、および、一方のＣＰＵユニットによる制御より
も他方のＣＰＵユニットによる制御が電源投入時には必
ず優先されるプラント、いずれに対しても適用できる二
重化制御装置が得られる効果がある。
ば、制御の優先関係が同等であるプラントに適用する場
合には、Ａ系およびＢ系のシステム監視カード２，６の
前回制御系モード設定手段２２にあらかじめ前回制御モ
ードを設定しておけばよく、また、Ｂ系のＣＰＵユニッ
ト９による制御よりもＡ系のＣＰＵユニット１７による
制御が電源投入時には必ず優先されるプラントに適用す
る場合には、Ａ系およびＢ系のシステム監視カード２，
６のＡ系固定モード設定手段２１へＡ系固定モードを設
定しておけばよいので、制御の優先関係が同等であるプ
ラント、および、一方のＣＰＵユニットによる制御より
も他方のＣＰＵユニットによる制御が電源投入時には必
ず優先されるプラント、いずれに対しても適用できる二
重化制御装置が得られる効果がある。
【００１９】また、Ａ系固定モード設定手段２１へＡ系
固定モードが設定されている場合に、Ａ系のＣＰＵユニ
ット１７が故障または電源オフになっているときには、
切替ユニット１０ａにより正常な系のＣＰＵユニットに
よる制御へ切り替えを行うため、一方のＣＰＵユニット
の故障または電源オフにも柔軟に対応できる二重化制御
装置が得られる効果がある。
固定モードが設定されている場合に、Ａ系のＣＰＵユニ
ット１７が故障または電源オフになっているときには、
切替ユニット１０ａにより正常な系のＣＰＵユニットに
よる制御へ切り替えを行うため、一方のＣＰＵユニット
の故障または電源オフにも柔軟に対応できる二重化制御
装置が得られる効果がある。
【００２０】実施の形態２．図３は、この発明の実施の
形態２の二重化制御装置を有したプラントコントローラ
における制御系と待機系の各ＣＰＵカードの構成を示す
ブロック図である。図３において、２５は制御系のＣＰ
Ｕカード（プログラム実行動作制御手段）、２６は待機
系のＣＰＵカード（プログラム実行動作制御手段）であ
る。２５ａは制御系のＣＰＵカード２５における演算用
マイクロプロセッサ、２５ｂはデータメモリ、２５ｃは
データ転送回路（データ書込回路）、２５ｄは転送用メ
モリである。２６ａは待機系のＣＰＵカード２６におけ
る演算用マイクロプロセッサ、２６ｂはデータメモリ、
２６ｃはデータ転送回路（データ書込回路）、２６ｄは
転送用メモリである。
形態２の二重化制御装置を有したプラントコントローラ
における制御系と待機系の各ＣＰＵカードの構成を示す
ブロック図である。図３において、２５は制御系のＣＰ
Ｕカード（プログラム実行動作制御手段）、２６は待機
系のＣＰＵカード（プログラム実行動作制御手段）であ
る。２５ａは制御系のＣＰＵカード２５における演算用
マイクロプロセッサ、２５ｂはデータメモリ、２５ｃは
データ転送回路（データ書込回路）、２５ｄは転送用メ
モリである。２６ａは待機系のＣＰＵカード２６におけ
る演算用マイクロプロセッサ、２６ｂはデータメモリ、
２６ｃはデータ転送回路（データ書込回路）、２６ｄは
転送用メモリである。
【００２１】次に動作について説明する。制御系ＣＰＵ
カード２５内の演算用マイクロプロセッサ２５ａは、制
御系ＣＰＵによるプログラムの１ステップ実行毎にデー
タメモリ２５ｂへ演算結果データを書き込む。このと
き、データ転送回路２５ｃは演算用マイクロプロセッサ
２５ａから与えられるアドレスと演算結果データ、およ
び実行した前記プログラムのプログラムカウンタ値１０
０を待機系のＣＰＵカード２６の転送用メモリ２６ｄへ
書き込む。
カード２５内の演算用マイクロプロセッサ２５ａは、制
御系ＣＰＵによるプログラムの１ステップ実行毎にデー
タメモリ２５ｂへ演算結果データを書き込む。このと
き、データ転送回路２５ｃは演算用マイクロプロセッサ
２５ａから与えられるアドレスと演算結果データ、およ
び実行した前記プログラムのプログラムカウンタ値１０
０を待機系のＣＰＵカード２６の転送用メモリ２６ｄへ
書き込む。
【００２２】待機系のＣＰＵカード２６のデータ転送回
路２６ｃは、制御系ＣＰＵカード２５から転送用メモリ
２６ｄに書き込まれたアドレスと演算結果データ、およ
び前記プログラムのプログラムカウンタ値１００を読み
出し、データメモリ２６ｂへ書き込む。
路２６ｃは、制御系ＣＰＵカード２５から転送用メモリ
２６ｄに書き込まれたアドレスと演算結果データ、およ
び前記プログラムのプログラムカウンタ値１００を読み
出し、データメモリ２６ｂへ書き込む。
【００２３】制御系のＣＰＵカード２５の制御系ＣＰＵ
がプログラムを１ステップ実行する毎に前記一連の処理
が行われるため、待機系のＣＰＵカード２６内のデータ
メモリ２６ｂの演算結果データおよびプログラムカウン
タ値は、制御系のＣＰＵカード２５内のデータメモリ２
５ｂの演算結果データおよびプログラムカウンタ値と常
に同一となり、前記制御系のＣＰＵカード２５に故障が
発生して制御系のＣＰＵカード２５による制御が図１に
示す切替ユニット１０ａにより前記待機系のＣＰＵカー
ド２６による制御へ切り替わっても、前記制御系ＣＰＵ
がプログラムを１ステップ実行する毎に転送用メモリ２
６ｄへ書き込まれた、制御系のＣＰＵカード２５側の演
算用マイクロプロセッサ２５ａから与えられた前記アド
レスと演算結果データ、および前記プログラムカウンタ
値１００をもとに、待機系のＣＰＵカード２６は、前記
故障が発生した制御系のＣＰＵカード２５に代って、制
御系のＣＰＵカード２５が実行していたプログラムを引
き継いで実行し制御を維持できる。
がプログラムを１ステップ実行する毎に前記一連の処理
が行われるため、待機系のＣＰＵカード２６内のデータ
メモリ２６ｂの演算結果データおよびプログラムカウン
タ値は、制御系のＣＰＵカード２５内のデータメモリ２
５ｂの演算結果データおよびプログラムカウンタ値と常
に同一となり、前記制御系のＣＰＵカード２５に故障が
発生して制御系のＣＰＵカード２５による制御が図１に
示す切替ユニット１０ａにより前記待機系のＣＰＵカー
ド２６による制御へ切り替わっても、前記制御系ＣＰＵ
がプログラムを１ステップ実行する毎に転送用メモリ２
６ｄへ書き込まれた、制御系のＣＰＵカード２５側の演
算用マイクロプロセッサ２５ａから与えられた前記アド
レスと演算結果データ、および前記プログラムカウンタ
値１００をもとに、待機系のＣＰＵカード２６は、前記
故障が発生した制御系のＣＰＵカード２５に代って、制
御系のＣＰＵカード２５が実行していたプログラムを引
き継いで実行し制御を維持できる。
【００２４】以上のように、この実施の形態２によれ
ば、制御系のＣＰＵカード２５内の制御系ＣＰＵによる
プログラムの１ステップ実行毎に演算用マイクロプロセ
ッサ２５ａから与えられるアドレスと演算結果データ、
および実行した前記プログラムのプログラムカウンタ値
１００が、データ転送回路２５ｃにより待機系のＣＰＵ
カード２６の転送用メモリ２６ｄへ書き込まれ、待機系
のＣＰＵカード２６のデータ転送回路２６ｃが、前記転
送用メモリ２６ｄに書き込まれたアドレスと演算結果デ
ータ、および前記プログラムのプログラムカウンタ値１
００を読み出し、データメモリ２６ｂへ書き込み、待機
系のＣＰＵカード２６内のデータメモリ２６ｂの演算結
果データおよびプログラムカウンタ値が、制御系のＣＰ
Ｕカード２５内のデータメモリ２５ｂの演算結果データ
およびプログラムカウンタ値と常に同一になるため、制
御系のＣＰＵカード２５と待機系のＣＰＵカード２６と
における演算結果データおよびプログラムカウンタ値な
どの同一性を確保するための制御系のＣＰＵカード２５
の演算用マイクロプロセッサ２５ａの負荷が軽減され、
プラント制御の際の演算処理能力を向上できる二重化制
御装置が得られる効果がある。
ば、制御系のＣＰＵカード２５内の制御系ＣＰＵによる
プログラムの１ステップ実行毎に演算用マイクロプロセ
ッサ２５ａから与えられるアドレスと演算結果データ、
および実行した前記プログラムのプログラムカウンタ値
１００が、データ転送回路２５ｃにより待機系のＣＰＵ
カード２６の転送用メモリ２６ｄへ書き込まれ、待機系
のＣＰＵカード２６のデータ転送回路２６ｃが、前記転
送用メモリ２６ｄに書き込まれたアドレスと演算結果デ
ータ、および前記プログラムのプログラムカウンタ値１
００を読み出し、データメモリ２６ｂへ書き込み、待機
系のＣＰＵカード２６内のデータメモリ２６ｂの演算結
果データおよびプログラムカウンタ値が、制御系のＣＰ
Ｕカード２５内のデータメモリ２５ｂの演算結果データ
およびプログラムカウンタ値と常に同一になるため、制
御系のＣＰＵカード２５と待機系のＣＰＵカード２６と
における演算結果データおよびプログラムカウンタ値な
どの同一性を確保するための制御系のＣＰＵカード２５
の演算用マイクロプロセッサ２５ａの負荷が軽減され、
プラント制御の際の演算処理能力を向上できる二重化制
御装置が得られる効果がある。
【００２５】実施の形態３．図４は、この発明の実施の
形態３の二重化制御装置を有したプラントコントローラ
における制御系と待機系の各ＣＰＵカードの構成を示す
ブロック図である。図４において、３１は制御系のＣＰ
Ｕカード、３２は待機系のＣＰＵカードである。３１ａ
は制御系のＣＰＵカード３１における演算用マイクロプ
ロセッサ、３１ｂはデータメモリ、３１ｃはデータ転送
回路（データ書込回路）、３１ｄは転送用メモリであ
る。３２ａは待機系のＣＰＵカード３２における演算用
マイクロプロセッサ、３２ｂはデータメモリ、３２ｃは
データ転送回路（データ書込回路）、３２ｄは転送用メ
モリである。
形態３の二重化制御装置を有したプラントコントローラ
における制御系と待機系の各ＣＰＵカードの構成を示す
ブロック図である。図４において、３１は制御系のＣＰ
Ｕカード、３２は待機系のＣＰＵカードである。３１ａ
は制御系のＣＰＵカード３１における演算用マイクロプ
ロセッサ、３１ｂはデータメモリ、３１ｃはデータ転送
回路（データ書込回路）、３１ｄは転送用メモリであ
る。３２ａは待機系のＣＰＵカード３２における演算用
マイクロプロセッサ、３２ｂはデータメモリ、３２ｃは
データ転送回路（データ書込回路）、３２ｄは転送用メ
モリである。
【００２６】次に動作について説明する。制御系のＣＰ
Ｕカード３１内の演算用マイクロプロセッサ３１ａはデ
ータメモリ３１ｂへ演算結果データを書き込む。このと
き、データ転送回路３１ｃは演算用マイクロプロセッサ
３１ａから与えられたアドレスと演算結果データ、およ
び実行したプログラムのプログラムカウンタ値２００を
待機系のＣＰＵカード３２の転送用メモリ３２ｄへ書き
込む。制御系のＣＰＵカード３１内のデータ転送回路３
１ｃは、前記待機系のＣＰＵカード３２の転送用メモリ
３２ｄへの書込動作を一定周期実行するとチェックポイ
ントをデータとして待機系のＣＰＵカード３２の転送用
メモリ３２ｄへ書き込む。
Ｕカード３１内の演算用マイクロプロセッサ３１ａはデ
ータメモリ３１ｂへ演算結果データを書き込む。このと
き、データ転送回路３１ｃは演算用マイクロプロセッサ
３１ａから与えられたアドレスと演算結果データ、およ
び実行したプログラムのプログラムカウンタ値２００を
待機系のＣＰＵカード３２の転送用メモリ３２ｄへ書き
込む。制御系のＣＰＵカード３１内のデータ転送回路３
１ｃは、前記待機系のＣＰＵカード３２の転送用メモリ
３２ｄへの書込動作を一定周期実行するとチェックポイ
ントをデータとして待機系のＣＰＵカード３２の転送用
メモリ３２ｄへ書き込む。
【００２７】待機系のＣＰＵカード３２のデータ転送回
路３２ｃは、制御系のＣＰＵカード３１から転送用メモ
リ３２ｄへ前記チェックポイントが書き込まれると、転
送用メモリ３２ｄに書き込まれた前記アドレスと演算結
果データ、およびプログラムカウンタ値２００を読み出
し、データメモリ３２ｂに書き込む。以上の処理は、制
御系ＣＰＵがプログラムを一定周期実行する毎に行われ
るため、待機系のＣＰＵカード３２内のデータメモリ３
２ｂの一定量の演算結果データおよび一定の周期毎のプ
ログラムカウンタ値は、制御系のＣＰＵカード３１内の
データメモリ３１ｂの演算結果データおよびプログラム
カウンタ値と一定量、一定の周期毎に同一となり、前記
制御系のＣＰＵカード３１に故障が発生して制御系のＣ
ＰＵカード３１による制御が図１に示す切替ユニット１
０ａにより前記待機系のＣＰＵカード３２へ切り替わっ
ても、制御系のＣＰＵカード３１側の演算用マイクロプ
ロセッサ３１ａから与えられた前記アドレスと一定量の
演算結果データ、および一定の周期毎の前記プログラム
カウンタ値２００をもとに、待機系のＣＰＵカード３２
は前記故障が発生した制御系のＣＰＵカード３１が実行
していたプログラムを引き継いでプログラムを実行し制
御を継続できる。
路３２ｃは、制御系のＣＰＵカード３１から転送用メモ
リ３２ｄへ前記チェックポイントが書き込まれると、転
送用メモリ３２ｄに書き込まれた前記アドレスと演算結
果データ、およびプログラムカウンタ値２００を読み出
し、データメモリ３２ｂに書き込む。以上の処理は、制
御系ＣＰＵがプログラムを一定周期実行する毎に行われ
るため、待機系のＣＰＵカード３２内のデータメモリ３
２ｂの一定量の演算結果データおよび一定の周期毎のプ
ログラムカウンタ値は、制御系のＣＰＵカード３１内の
データメモリ３１ｂの演算結果データおよびプログラム
カウンタ値と一定量、一定の周期毎に同一となり、前記
制御系のＣＰＵカード３１に故障が発生して制御系のＣ
ＰＵカード３１による制御が図１に示す切替ユニット１
０ａにより前記待機系のＣＰＵカード３２へ切り替わっ
ても、制御系のＣＰＵカード３１側の演算用マイクロプ
ロセッサ３１ａから与えられた前記アドレスと一定量の
演算結果データ、および一定の周期毎の前記プログラム
カウンタ値２００をもとに、待機系のＣＰＵカード３２
は前記故障が発生した制御系のＣＰＵカード３１が実行
していたプログラムを引き継いでプログラムを実行し制
御を継続できる。
【００２８】以上のように、この実施の形態３によれ
ば、アドレスと演算結果データ、および一定の周期毎の
プログラムカウンタ値２００が、データ転送回路３１ｃ
により待機系のＣＰＵカード３２の転送用メモリ３２ｄ
へ書き込まれ、待機系のＣＰＵカード３２のデータ転送
回路３２ｃが、前記転送用メモリ３２ｄに書き込まれた
アドレスと一定量の演算結果データ、および前記プログ
ラムの一定周期毎のプログラムカウンタ値２００を、チ
ェックポイントデータをもとに読み出してデータメモリ
３２ｂへ書き込み、これら処理が一定の周期毎に行わ
れ、待機系のＣＰＵカード３２内のデータメモリ３２ｂ
の演算結果データおよびプログラムカウンタ値が、制御
系のＣＰＵカード３１内のデータメモリ３１ｂの演算結
果データおよびプログラムカウンタ値と一定の周期毎に
同一になる。このため、制御系のＣＰＵカード３１と待
機系のＣＰＵカード３２とにおける演算結果データおよ
びプログラムカウンタ値などの同一性を確保するための
制御系のＣＰＵカード３１の演算用マイクロプロセッサ
３１ａの負荷、さらにはデータ転送回路３２ｃの負荷が
軽減されプラント制御の際の演算処理能力が向上し、ま
たチェックポイントを利用することによりデータの信頼
性を向上できる二重化制御装置が得られる効果がある。
ば、アドレスと演算結果データ、および一定の周期毎の
プログラムカウンタ値２００が、データ転送回路３１ｃ
により待機系のＣＰＵカード３２の転送用メモリ３２ｄ
へ書き込まれ、待機系のＣＰＵカード３２のデータ転送
回路３２ｃが、前記転送用メモリ３２ｄに書き込まれた
アドレスと一定量の演算結果データ、および前記プログ
ラムの一定周期毎のプログラムカウンタ値２００を、チ
ェックポイントデータをもとに読み出してデータメモリ
３２ｂへ書き込み、これら処理が一定の周期毎に行わ
れ、待機系のＣＰＵカード３２内のデータメモリ３２ｂ
の演算結果データおよびプログラムカウンタ値が、制御
系のＣＰＵカード３１内のデータメモリ３１ｂの演算結
果データおよびプログラムカウンタ値と一定の周期毎に
同一になる。このため、制御系のＣＰＵカード３１と待
機系のＣＰＵカード３２とにおける演算結果データおよ
びプログラムカウンタ値などの同一性を確保するための
制御系のＣＰＵカード３１の演算用マイクロプロセッサ
３１ａの負荷、さらにはデータ転送回路３２ｃの負荷が
軽減されプラント制御の際の演算処理能力が向上し、ま
たチェックポイントを利用することによりデータの信頼
性を向上できる二重化制御装置が得られる効果がある。
【００２９】実施の形態４．この発明の実施の形態４の
二重化制御装置を有したプラントコントローラにおける
制御系と待機系の各ＣＰＵカードの構成は、図３に示し
たブロック図で示される。図３に示した各ブロックにつ
いては前記実施の形態２で説明したので、説明を省略す
るが、この実施の形態４では、待機系から制御系に切り
替えられた待機系ＣＰＵカード２６のＣＰＵは、プログ
ラムを先頭から実行することで前記制御系であったＣＰ
Ｕカードが実行していた制御を引き継ぐ。
二重化制御装置を有したプラントコントローラにおける
制御系と待機系の各ＣＰＵカードの構成は、図３に示し
たブロック図で示される。図３に示した各ブロックにつ
いては前記実施の形態２で説明したので、説明を省略す
るが、この実施の形態４では、待機系から制御系に切り
替えられた待機系ＣＰＵカード２６のＣＰＵは、プログ
ラムを先頭から実行することで前記制御系であったＣＰ
Ｕカードが実行していた制御を引き継ぐ。
【００３０】以下、この実施の形態４の二重化制御装置
を有したプラントコントローラにおける制御系と待機系
の各ＣＰＵカードの動作について説明する。制御系のＣ
ＰＵカード２５内の演算用マイクロプロセッサ２５ａ
は、制御系ＣＰＵによるプログラムの１ステップ実行毎
にデータメモリ２５ｂへ演算結果データを書き込む。こ
のとき、データ転送回路２５ｃは演算用マイクロプロセ
ッサ２５ａから与えられたアドレスと演算結果データ、
および実行したプログラムのプログラムカウンタ値を待
機系のＣＰＵカード２６の転送用メモリ２６ｄへ書き込
む。待機系のＣＰＵカード２６のデータ転送回路２６ｃ
は、制御系のＣＰＵカード２５から転送用メモリ２６ｄ
に書き込まれた前記アドレスと演算結果データ、および
プログラムカウンタ値を読み出し、データメモリ２６ｂ
へ書き込む。
を有したプラントコントローラにおける制御系と待機系
の各ＣＰＵカードの動作について説明する。制御系のＣ
ＰＵカード２５内の演算用マイクロプロセッサ２５ａ
は、制御系ＣＰＵによるプログラムの１ステップ実行毎
にデータメモリ２５ｂへ演算結果データを書き込む。こ
のとき、データ転送回路２５ｃは演算用マイクロプロセ
ッサ２５ａから与えられたアドレスと演算結果データ、
および実行したプログラムのプログラムカウンタ値を待
機系のＣＰＵカード２６の転送用メモリ２６ｄへ書き込
む。待機系のＣＰＵカード２６のデータ転送回路２６ｃ
は、制御系のＣＰＵカード２５から転送用メモリ２６ｄ
に書き込まれた前記アドレスと演算結果データ、および
プログラムカウンタ値を読み出し、データメモリ２６ｂ
へ書き込む。
【００３１】制御系のＣＰＵカード２５の制御系ＣＰＵ
がプログラムを１ステップ実行する毎に上記の処理が行
われるため、この実施の形態でも、待機系のＣＰＵカー
ド２６内のデータメモリ２６ｂの演算結果データおよび
プログラムカウンタ値は、制御系のＣＰＵカード２５内
のデータメモリ２５ｂの演算結果データおよびプログラ
ムカウンタ値と常に同一となる。なお、制御系のＣＰＵ
カード２５に故障が発生して、図１に示す切替ユニット
１０ａにより制御系に切り替わった待機系のＣＰＵカー
ド２６は、データメモリはそのまま使用してプログラム
を先頭から実行することで前記制御系であったＣＰＵカ
ードが実行していた制御を引き継ぐ。この制御系に切り
替わった待機系のＣＰＵカード２６がプログラムを先頭
から実行する場合、前記プログラムの先頭に各部の初期
設定のためのプログラムがあると、この初期設定のため
のプログラムの実行によりプログラムカウンタや制御対
象を含む各部の初期設定が行われて前記プログラムが実
行される。このため、故障が発生した制御系のＣＰＵカ
ード２５においてプログラムの暴走等によりプログラム
カウンタのデータが不定となるような状況に対しても、
制御系に切り替わった待機系のＣＰＵカード２６はプロ
グラムを先頭から実行するため、正常な系のＣＰＵカー
ドへ切り替わった後は、プログラムカウンタのデータが
不定となることによる影響はなくなって、制御を正常に
実行することが可能である。
がプログラムを１ステップ実行する毎に上記の処理が行
われるため、この実施の形態でも、待機系のＣＰＵカー
ド２６内のデータメモリ２６ｂの演算結果データおよび
プログラムカウンタ値は、制御系のＣＰＵカード２５内
のデータメモリ２５ｂの演算結果データおよびプログラ
ムカウンタ値と常に同一となる。なお、制御系のＣＰＵ
カード２５に故障が発生して、図１に示す切替ユニット
１０ａにより制御系に切り替わった待機系のＣＰＵカー
ド２６は、データメモリはそのまま使用してプログラム
を先頭から実行することで前記制御系であったＣＰＵカ
ードが実行していた制御を引き継ぐ。この制御系に切り
替わった待機系のＣＰＵカード２６がプログラムを先頭
から実行する場合、前記プログラムの先頭に各部の初期
設定のためのプログラムがあると、この初期設定のため
のプログラムの実行によりプログラムカウンタや制御対
象を含む各部の初期設定が行われて前記プログラムが実
行される。このため、故障が発生した制御系のＣＰＵカ
ード２５においてプログラムの暴走等によりプログラム
カウンタのデータが不定となるような状況に対しても、
制御系に切り替わった待機系のＣＰＵカード２６はプロ
グラムを先頭から実行するため、正常な系のＣＰＵカー
ドへ切り替わった後は、プログラムカウンタのデータが
不定となることによる影響はなくなって、制御を正常に
実行することが可能である。
【００３２】以上のように、この実施の形態４でも、制
御系のＣＰＵカード２５と待機系のＣＰＵカード２６と
における演算結果データおよびプログラムカウンタ値な
どの同一性を確保するための制御系のＣＰＵカード２５
の演算用マイクロプロセッサ２５ａの負荷が軽減され、
プラント制御の際の演算処理能力が向上し、さらに待機
系のＣＰＵカード２６は、前記プログラムの暴走等の故
障が発生した制御系のＣＰＵカード２５に代って、制御
系のＣＰＵカード２５が実行していたプログラムを安全
に引き継いで実行し制御を維持できる二重化制御装置が
得られる効果がある。
御系のＣＰＵカード２５と待機系のＣＰＵカード２６と
における演算結果データおよびプログラムカウンタ値な
どの同一性を確保するための制御系のＣＰＵカード２５
の演算用マイクロプロセッサ２５ａの負荷が軽減され、
プラント制御の際の演算処理能力が向上し、さらに待機
系のＣＰＵカード２６は、前記プログラムの暴走等の故
障が発生した制御系のＣＰＵカード２５に代って、制御
系のＣＰＵカード２５が実行していたプログラムを安全
に引き継いで実行し制御を維持できる二重化制御装置が
得られる効果がある。
【００３３】
【発明の効果】以上のように、この発明によれば、自系
認識手段による識別結果と、固定モード設定手段および
前回制御系モード設定手段における設定結果と、電源投
入検出手段による検出結果とをもとに、電源投入時に起
動させるＣＰＵユニットを決定し、該決定結果に応じて
自系のＣＰＵユニットの前記電源投入時における起動／
非起動を制御して、前記自系のＣＰＵユニットを制御系
ＣＰＵユニットまたは待機系ＣＰＵユニットに設定する
判定回路を有したシステム監視手段を二重化された各系
のＣＰＵユニット毎に設けるように構成したので、制御
系となるＣＰＵユニットの優先順位が同等であるプラン
トにも、一方の系のＣＰＵユニットが他方の系のＣＰＵ
ユニットに優先して制御系となるプラントにも適用でき
る効果がある。
認識手段による識別結果と、固定モード設定手段および
前回制御系モード設定手段における設定結果と、電源投
入検出手段による検出結果とをもとに、電源投入時に起
動させるＣＰＵユニットを決定し、該決定結果に応じて
自系のＣＰＵユニットの前記電源投入時における起動／
非起動を制御して、前記自系のＣＰＵユニットを制御系
ＣＰＵユニットまたは待機系ＣＰＵユニットに設定する
判定回路を有したシステム監視手段を二重化された各系
のＣＰＵユニット毎に設けるように構成したので、制御
系となるＣＰＵユニットの優先順位が同等であるプラン
トにも、一方の系のＣＰＵユニットが他方の系のＣＰＵ
ユニットに優先して制御系となるプラントにも適用でき
る効果がある。
【００３４】この発明によれば、制御系ＣＰＵユニット
内のＣＰＵカード内に搭載されたデータメモリに演算結
果データが書き込まれる毎に、前記データメモリに格納
された演算結果データとプログラムカウンタ値を、待機
系ＣＰＵユニット内のＣＰＵカードに搭載されたデータ
メモリに書き込むデータ書込回路を備えるように構成し
たので、制御系ＣＰＵユニット内のＣＰＵカード内のデ
ータメモリに演算結果データが書き込まれる毎に、前記
待機系ＣＰＵユニットのデータメモリには前記制御系Ｃ
ＰＵユニットのデータメモリと同一の演算結果データと
プログラムカウンタ値が前記データ書込回路により書き
込まれることになり、演算結果データおよびプログラム
カウンタ値などの同一性を確保するため前記制御系ＣＰ
ＵユニットのＣＰＵカードの演算用マイクロプロセッサ
は、演算した前記演算結果データを前記待機系ＣＰＵユ
ニットのデータメモリへ書き込む処理から開放され、前
記演算用マイクロプロセッサの負荷が軽減され、プラン
ト制御の際の演算処理能力が向上する効果がある。
内のＣＰＵカード内に搭載されたデータメモリに演算結
果データが書き込まれる毎に、前記データメモリに格納
された演算結果データとプログラムカウンタ値を、待機
系ＣＰＵユニット内のＣＰＵカードに搭載されたデータ
メモリに書き込むデータ書込回路を備えるように構成し
たので、制御系ＣＰＵユニット内のＣＰＵカード内のデ
ータメモリに演算結果データが書き込まれる毎に、前記
待機系ＣＰＵユニットのデータメモリには前記制御系Ｃ
ＰＵユニットのデータメモリと同一の演算結果データと
プログラムカウンタ値が前記データ書込回路により書き
込まれることになり、演算結果データおよびプログラム
カウンタ値などの同一性を確保するため前記制御系ＣＰ
ＵユニットのＣＰＵカードの演算用マイクロプロセッサ
は、演算した前記演算結果データを前記待機系ＣＰＵユ
ニットのデータメモリへ書き込む処理から開放され、前
記演算用マイクロプロセッサの負荷が軽減され、プラン
ト制御の際の演算処理能力が向上する効果がある。
【００３５】この発明によれば、制御系ＣＰＵユニット
内のＣＰＵカード内に搭載されたデータメモリへ書き込
まれた演算結果データを、一定周期毎のプログラムカウ
ンタ値とともに待機系ＣＰＵユニット内のＣＰＵカード
に搭載されたデータメモリにチェックポイントデータを
もとに一定量、書き込むデータ書込回路を備えるように
構成したので、一定量の演算結果データ、一定周期毎の
プログラムカウンタ値毎に、前記待機系ＣＰＵユニット
のデータメモリには前記制御系ＣＰＵユニットのデータ
メモリと同一の演算結果データとプログラムカウンタ値
が前記データ書込回路により書き込まれ、演算結果デー
タおよびプログラムカウンタ値などの同一性を確保する
ため前記制御系ＣＰＵユニットのＣＰＵカードの演算用
マイクロプロセッサは、演算した前記演算結果データを
前記待機系ＣＰＵユニットのデータメモリへ書き込む処
理から開放され、前記演算用マイクロプロセッサの負
荷、さらにはデータ転送回路の負荷が軽減され、プラン
ト制御の際の演算処理能力が向上し、またチェックポイ
ントを利用することによりデータの信頼性が向上する効
果がある。
内のＣＰＵカード内に搭載されたデータメモリへ書き込
まれた演算結果データを、一定周期毎のプログラムカウ
ンタ値とともに待機系ＣＰＵユニット内のＣＰＵカード
に搭載されたデータメモリにチェックポイントデータを
もとに一定量、書き込むデータ書込回路を備えるように
構成したので、一定量の演算結果データ、一定周期毎の
プログラムカウンタ値毎に、前記待機系ＣＰＵユニット
のデータメモリには前記制御系ＣＰＵユニットのデータ
メモリと同一の演算結果データとプログラムカウンタ値
が前記データ書込回路により書き込まれ、演算結果デー
タおよびプログラムカウンタ値などの同一性を確保する
ため前記制御系ＣＰＵユニットのＣＰＵカードの演算用
マイクロプロセッサは、演算した前記演算結果データを
前記待機系ＣＰＵユニットのデータメモリへ書き込む処
理から開放され、前記演算用マイクロプロセッサの負
荷、さらにはデータ転送回路の負荷が軽減され、プラン
ト制御の際の演算処理能力が向上し、またチェックポイ
ントを利用することによりデータの信頼性が向上する効
果がある。
【００３６】この発明によれば、待機系ＣＰＵユニット
が制御系ＣＰＵユニットへ切り替えられると、該制御系
ＣＰＵユニットによるプログラム動作をプログラムの先
頭番地から実行させるプログラム実行動作制御手段を備
えるように構成したので、前記待機系ＣＰＵカードは、
プログラムの暴走等の故障が発生した制御系ＣＰＵカー
ドに代って、前記制御系ＣＰＵカードが実行していたプ
ログラムを安全に引き継いで実行し制御を維持できる効
果がある。
が制御系ＣＰＵユニットへ切り替えられると、該制御系
ＣＰＵユニットによるプログラム動作をプログラムの先
頭番地から実行させるプログラム実行動作制御手段を備
えるように構成したので、前記待機系ＣＰＵカードは、
プログラムの暴走等の故障が発生した制御系ＣＰＵカー
ドに代って、前記制御系ＣＰＵカードが実行していたプ
ログラムを安全に引き継いで実行し制御を維持できる効
果がある。
【図１】 この発明の実施の形態１のＡ系とＢ系の２つ
の制御系をもった二重化制御装置を有したプラントコン
トローラの構成を示すブロック図である。
の制御系をもった二重化制御装置を有したプラントコン
トローラの構成を示すブロック図である。
【図２】 この発明の実施の形態１のＡ系とＢ系の２つ
の制御系をもった二重化制御装置を有したプラントコン
トローラの前記各制御系のＣＰＵユニットのシステム監
視カードの構成を示すブロック図である。
の制御系をもった二重化制御装置を有したプラントコン
トローラの前記各制御系のＣＰＵユニットのシステム監
視カードの構成を示すブロック図である。
【図３】 この発明の実施の形態２および実施の形態４
の二重化制御装置を有したプラントコントローラにおけ
る制御系と待機系の各ＣＰＵカードの構成を示すブロッ
ク図である。
の二重化制御装置を有したプラントコントローラにおけ
る制御系と待機系の各ＣＰＵカードの構成を示すブロッ
ク図である。
【図４】 この発明の実施の形態３の二重化制御装置を
有したプラントコントローラにおける制御系と待機系の
各ＣＰＵカードの構成を示すブロック図である。
有したプラントコントローラにおける制御系と待機系の
各ＣＰＵカードの構成を示すブロック図である。
２，６ システム監視カード（システム監視手段）、１
０ａ 切替ユニット、９，１７ ＣＰＵユニット、２０
自系認識手段、２１ Ａ系固定モード設定手段（固定
モード設定手段）、２２ 前回制御系モード設定手段、
２３ ＤＣ電源オン検出手段（電源投入検出手段）、２
４ 判定回路、２５，２６ ＣＰＵカード（プログラム
実行動作制御手段）、２５ｂ，２６ｂ，３１ｂ，３２ｂ
データメモリ、２５ｃ，２６ｃ，３１ｃ，３２ｃ デ
ータ転送回路（データ書込回路）、３１，３２ ＣＰＵ
カード。
０ａ 切替ユニット、９，１７ ＣＰＵユニット、２０
自系認識手段、２１ Ａ系固定モード設定手段（固定
モード設定手段）、２２ 前回制御系モード設定手段、
２３ ＤＣ電源オン検出手段（電源投入検出手段）、２
４ 判定回路、２５，２６ ＣＰＵカード（プログラム
実行動作制御手段）、２５ｂ，２６ｂ，３１ｂ，３２ｂ
データメモリ、２５ｃ，２６ｃ，３１ｃ，３２ｃ デ
ータ転送回路（データ書込回路）、３１，３２ ＣＰＵ
カード。
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 11/16 - 11/20
G05B 9/03
ＪＳＴファイル（ＪＯＩＳ)
Claims (4)
- 【請求項１】 自系のＣＰＵユニットが、制御系と待機
系とに二重化された系のうちのいずれの系であるかを識
別し認識する自系認識手段と、 二重化された一方の系のＣＰＵユニットまたは他方の系
のＣＰＵユニットのうちのいずれかのＣＰＵユニット
を、電源投入時に起動させる制御系ＣＰＵユニットにあ
らかじめ設定する固定モード設定手段と、 電源オフ時に制御を行っていた系のＣＰＵユニットを、
次の電源投入時に起動させる制御系ＣＰＵユニットに設
定する前回制御系モード設定手段と、 電源投入を検出する電源投入検出手段と、 前記自系認識手段による識別結果と、前記固定モード設
定手段および前記前回制御系モード設定手段における設
定結果と、前記電源投入検出手段による検出結果とをも
とに、電源投入時に起動させるＣＰＵユニットを決定
し、該決定結果に応じて自系のＣＰＵユニットの前記電
源投入時における起動／非起動を制御して、前記自系の
ＣＰＵユニットを制御系ＣＰＵユニットまたは待機系Ｃ
ＰＵユニットに設定する判定回路とを有し、前記各系の
ＣＰＵユニット毎に設けられたシステム監視手段と、 一方の系のＣＰＵユニットのシステム監視手段および他
方の系のＣＰＵユニットのシステム監視手段の監視出力
をもとにＣＰＵユニットの故障状態を検出すると正常な
ＣＰＵユニットによる制御へ切り替える切替ユニットと
を備えた二重化制御装置。 - 【請求項２】 制御系ＣＰＵユニット内のＣＰＵカード
内に搭載されたデータメモリに演算結果データが書き込
まれる毎に、前記データメモリに格納された演算結果デ
ータとプログラムカウンタ値を、待機系ＣＰＵユニット
内のＣＰＵカードに搭載されたデータメモリに書き込む
データ書込回路を備えていることを特徴とする請求項１
記載の二重化制御装置。 - 【請求項３】 制御系ＣＰＵユニット内のＣＰＵカード
内に搭載されたデータメモリへ書き込まれた演算結果デ
ータを、一定周期毎のプログラムカウンタ値とともに待
機系ＣＰＵユニット内のＣＰＵカードに搭載されたデー
タメモリにチェックポイントデータをもとに一定量、書
き込むデータ書込回路を備えていることを特徴とする請
求項１記載の二重化制御装置。 - 【請求項４】 待機系ＣＰＵユニットが制御系ＣＰＵユ
ニットへ切り替えられると、該制御系ＣＰＵユニットに
よるプログラム動作をプログラムの先頭番地から実行さ
せるプログラム実行動作制御手段を備えていることを特
徴とする請求項２記載の二重化制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34562397A JP3476667B2 (ja) | 1997-12-15 | 1997-12-15 | 二重化制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34562397A JP3476667B2 (ja) | 1997-12-15 | 1997-12-15 | 二重化制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11175363A JPH11175363A (ja) | 1999-07-02 |
| JP3476667B2 true JP3476667B2 (ja) | 2003-12-10 |
Family
ID=18377862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34562397A Expired - Lifetime JP3476667B2 (ja) | 1997-12-15 | 1997-12-15 | 二重化制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3476667B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262426A (ja) * | 2007-04-12 | 2008-10-30 | Fuji Electric Fa Components & Systems Co Ltd | ２重化コントローラシステム、そのコントローラ |
| JP5718600B2 (ja) * | 2010-09-10 | 2015-05-13 | 日本電気通信システム株式会社 | 情報処理システム、および、情報処理方法 |
-
1997
- 1997-12-15 JP JP34562397A patent/JP3476667B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11175363A (ja) | 1999-07-02 |
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