JPS5829063A - 障害防止方式 - Google Patents

障害防止方式

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Publication number
JPS5829063A
JPS5829063A JP56127795A JP12779581A JPS5829063A JP S5829063 A JPS5829063 A JP S5829063A JP 56127795 A JP56127795 A JP 56127795A JP 12779581 A JP12779581 A JP 12779581A JP S5829063 A JPS5829063 A JP S5829063A
Authority
JP
Japan
Prior art keywords
processing device
memory
processor
instruction
data
Prior art date
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Pending
Application number
JP56127795A
Other languages
English (en)
Inventor
Mineo Yoshizaki
吉崎 嶺雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP56127795A priority Critical patent/JPS5829063A/ja
Publication of JPS5829063A publication Critical patent/JPS5829063A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)
  • Retry When Errors Occur (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マルチプロセッサシステムの障害防止方式に
関するものである。
従来の障害処理方式においては、1台の処理装置が障害
の場合、系全体を障害と見なして、フェーズ1両開(当
該処理以前の状態を保持する)または、フェーズ2再開
(当該処理以前の状態も保持せず救系全体を初W(設定
する)処理を行ない、当餞障簀に会った処理中の呆祷は
救済されないという欠点があつ/、−0また、系全体を
一°害と見做すため初期設定を初Hの処理装置に行なわ
ねばならず、初期設定時間が長くなって処理の中断時I
R4も長くなるという欠点があった。小さなシステムに
おいては障害率も少さく、余υ間趙とならなかったか、
メモリ祉の多い大きなシステムにおいては障害率も高く
なり、特にオンライン性を請求されるものが多くなって
処理の中貼時間が長くなるのは四Mとなる。
本発明の方式は、上記の欠点を無くシ、より、(M ’
+u度の藺いシステムを経隣的に徒IIkするものであ
る。
第1図は従来の方式的、第2図は本発明の方弐例を示す
。第1図および第2図において、(j(JP〜n、AP
はプロセッサ、MA1λIBSMOO−nはメモリ(記
I+’;装jJi ) 、BO8A、 BO30〜nは
処理装置のパスライン、IOCは入出力コントローラ、
工0は入出力装↑IALは障害コントローラでありCO
〜Cnはパスライン間を結ぶバスカプラである。
第1図の従来例においてはp−mコントローラがなく1
糸全体を一体と児閘して一台の処理湊直(例えば0PO
1+\−+00.13USO)が隘否の場付も全体を!
理するプログラムにより検出され、公知の如く、IOC
介して、入出力装置■0よりプログラムが再ロードされ
る。この場合、嘩簀処理装貢の当該の仕事の同各(命令
)が退避さ°れていないため業務は救済されない。従来
の処理装置は、命令の内容が非常に細分されて実行され
ているため、毎回毎回これを退避させるには、filf
が多すぎ、処理舵力の低下を来たすので好ましなかった
。一方、本発明の方式の各処理装置の仕事の内容(命令
)は従来とは比較にならぬ程大きく、従って、これを特
定の他の処理装置(例えばA P、 MA、 M)3.
 IOCからなる系)に予め退避させても余り頻度は多
くなく、処理hニ力士大きな負担とはならない。
次に第2図により、本発明の方式の技法rlJについて
ml明する処理装置(例えは0=tjPU、〜l(]1
.)、]:1U80 )において一つの仕事のVU 谷
(@e ) ’a:受ける場介こわに先立ち該品省は他
の処理装−(例えばA=AP、 MA、 fvlB、 
l Oo、 AL 2、らなる糸)のメモリMAに記憶
される。同時に八IA&こH該・都令が実行される処理
装置の帯匈(前n+; O)も記憶される。処理装−〇
に対し、礒ml令はバスカプラCOを介して、MeUに
も6己17体されると1町時に該命令が退避されている
0処理装置W−Aの情報も記憶される。ここで該命令が
完了した胸台迎に処理装置0からバスカプラ00を介し
て、処理装置畦Aに完了tpr h yv−送られるの
で、APはメモリMA内の該命令に関するm11株を消
去する。
−カ、処理装置0が鈑加令夷何中−召と4つだ場合につ
いて直切する。O)’(J Fi、−告Ts ’11&
をW;を否コントローラAl、に送#)ALはこfLを
検出すると直ちに処理装置10からのものでることを該
別しAPにその旨絡する。APではそれを受けて、メモ
リMA内の該加令會読み出し、他の処理装置it(例え
ばn=0Pn、 MCn、 H[J8nの糸)が空いた
時点で該命令を空きのlLl理装置1−n△バスカプラ
Onを介して転送する。同時にへ4A内のし命令が実行
される。処理装置■の番号をOからnに書き替える。さ
らに、処理装置APは入出力コントローラ1(JC舌−
介して、該加令に関する怜報お↓び、障 害となった処
理装置0に関する情報を入出力装+jlljIOに出力
する。これにより、処理装[0で実行し得なかった壮挙
(加令)は処理装置1nにより替りに実行される。
ココで、処理装置Aの障害コントローラALは障害処理
装置0のプログラムの再ロードおよび、診断にも使用さ
れる。先ず、診断について説明する。メモリMAにはA
Lからの情報に基き峰−皆処理装輩0に関する情報か一
〇億されている。一方、APは入出力装置道IOから処
理装置0に記憶されているべき、正常なプログラムおよ
びデータをIOCを介してメモリMl(に1.光与込1
゜次にALのリード0を介して、処理装置・40にメモ
リMOOの続出し命令が送られる。こJlにより、バス
カブラOOを介し、てへ100内のプログラムおよびデ
ータがメモリN+Aに込られて米る。−市蓋送られると
処理装置APは、メモリ距1内の同一部分に相当するプ
ログラムおよび、データを耽出し)両省を比軟する0相
貢する部分かあるとその情報を整理し、IOCを介して
入出力装置IOへ出力する。全てのプログラムおよび、
データについて同様の作業を味り返えす。
次に、眩−簀処理装置0の初期設定について説明する。
処理装置APは診断が完了すると、メモリMAにIOC
を介してIOから前記プログラムおよび、データを一定
竜読み込む。メモリ八1B内の同一部分に相当する。フ
ログラムおよびデータを絖み出し両者を比較する。両省
が一致したことを雑誌したのち、ALを介してU(JP
をリセットするとともに、バスカフラCO介し7てλ1
COにブロクラムおよ(トデータを仁込する。全てのプ
ログラムおよび、データの丙ロードが終。
了すると、処理装wOd丹び動作状態となる。
この間他の処理装置1〜nは正常に動作を絖鳴中断状態
とはならない。
従って本発明の方式によれば一書となった戦埋装[(例
えはO)の取扱っていた命令は払ないことなく、他の空
きの処理kl&(例えばn)に予め他の処理装置に6己
パさせておい大。該命令を読出し211送して実行させ
ることにより、救済される。さらに。障簀を検出し制御
する手段ALにより唾吾となった処j!11装揃(例え
ばO)のみにプログラムに!ロードすることにより、処
理の中断をなくすことが出来る。これにより、システム
の信頼度を一段と―めることか可iホとなる。しかも補
助メモリまた共通メモリ等を使用することなく一般の処
理装置[のメモリを用いて命令退避出来るので、より経
済的となっている。
【図面の簡単な説明】
第1図は従来方式の中粘方式図、第2図は本発明の障害
防止方式の実施例を示す中継方式図である。 cpo〜n)AP・・・プロセッサ MA、 MB、 MOO〜n ・−・メモリ装置BL1
8A、 BUSO−n・・・処理装置のデータおよびア
ドレス等のパスライン Ioo・・・人出力コントローラ、IO・・・入出力装
置AL・・・障害コントローラ

Claims (1)

    【特許請求の範囲】
  1. 1、複数の処理装置に仕事を分担させて、処理させるマ
    ルチプロセッサシステムにおいて、各処理装置の障害検
    出手段を設け、かつ、予め各処理装置の扱う仕等の内容
    (命令)を当該処理装置とは異なる処理装置に記憶して
    おき、仕事が正常に終了した場合は、当該処理装置から
    の情報に基き前記記憶を消去し、仕事が正常に終了しな
    かった場合(例えば当該処理装置が障害の場合)は前記
    仕事の内容(命令)に関する記憶を絖出し、他の処理装
    置が空いた時点で当該命令を空きの処理装置に転送して
    同一命令を再度芙行させるとともに入出力装置に、尚該
    障害処理方式に関する情報と前記仕事の内容(命令)に
    関する情報を出力することを、特徴とする障害処理方式
JP56127795A 1981-08-17 1981-08-17 障害防止方式 Pending JPS5829063A (ja)

Priority Applications (1)

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JP56127795A JPS5829063A (ja) 1981-08-17 1981-08-17 障害防止方式

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JP56127795A JPS5829063A (ja) 1981-08-17 1981-08-17 障害防止方式

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JPS5829063A true JPS5829063A (ja) 1983-02-21

Family

ID=14968858

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JP56127795A Pending JPS5829063A (ja) 1981-08-17 1981-08-17 障害防止方式

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63313551A (ja) * 1987-06-15 1988-12-21 Akio Sugi 蒸気炊飯方法とその装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63313551A (ja) * 1987-06-15 1988-12-21 Akio Sugi 蒸気炊飯方法とその装置
JPH0468898B2 (ja) * 1987-06-15 1992-11-04 Akio Sugi

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