JPS62152056A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS62152056A JPS62152056A JP29414185A JP29414185A JPS62152056A JP S62152056 A JPS62152056 A JP S62152056A JP 29414185 A JP29414185 A JP 29414185A JP 29414185 A JP29414185 A JP 29414185A JP S62152056 A JPS62152056 A JP S62152056A
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- dma
- data
- controller
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＣＰＵの実行する命令の介在なしにして、メ
モリ又はＩ／Ｏデバイスとメモリ又はＩ／Ｏデバイス間
のデータ転送（ＤＭＡ転送）を行なう機能を有する情報
処理装置に関するものである。
モリ又はＩ／Ｏデバイスとメモリ又はＩ／Ｏデバイス間
のデータ転送（ＤＭＡ転送）を行なう機能を有する情報
処理装置に関するものである。
（従来技術）
従来のこの種の装置の構成例を図面にもとづいて説明す
る。
る。
第１図は、従来のこの種の装置の一例である。
１は中央処理＃置（以下ＣＰＵ）、２はプログラムやデ
ータが格納されているメインメモリ、１５は本情報処理
装置に接続されている周辺機器、３は前記周辺機器を制
御するＩ／Ｏコントローラ、４はＩ／Ｏコントローラに
入出力されるデータが格納されるデータメモリ、５は前
記Ｉ／Ｏコントローラと前記データメモリとの間のＤＭ
Ａ転送を制御スるＤＭＡコントローラである。
ータが格納されているメインメモリ、１５は本情報処理
装置に接続されている周辺機器、３は前記周辺機器を制
御するＩ／Ｏコントローラ、４はＩ／Ｏコントローラに
入出力されるデータが格納されるデータメモリ、５は前
記Ｉ／Ｏコントローラと前記データメモリとの間のＤＭ
Ａ転送を制御スるＤＭＡコントローラである。
ＣＰＵ１ｊ：ＣＰＵバスバッファ６を介してアドレス情
報及び制御信号をアドレスノ（ス８．コントロールバス
／Ｏに出力し、メインメモリ２やデータメモリ４をアク
セスし命令やデータをデータノ（ス９を介し７てリード
；２実行する。又ＣＰＵＩは前記アドレスバス８．デー
タバス９．コントロールバス／Ｏにコントロールデータ
を出力することによってＤＭＡコントローラ５及びＩ／
Ｏコントローラ３を前記命令を実行することにより制御
している。
報及び制御信号をアドレスノ（ス８．コントロールバス
／Ｏに出力し、メインメモリ２やデータメモリ４をアク
セスし命令やデータをデータノ（ス９を介し７てリード
；２実行する。又ＣＰＵＩは前記アドレスバス８．デー
タバス９．コントロールバス／Ｏにコントロールデータ
を出力することによってＤＭＡコントローラ５及びＩ／
Ｏコントローラ３を前記命令を実行することにより制御
している。
ここで、ＣＰＵ１が処理したデータをＩ／Ｏコントロー
ラ３を介して周辺機器１５に出力する場合、ＣＰＵＩは
まず処理したデータを前記命令実行による手段を用いて
データメモリ４の所定のアドレスに書き込む。その後Ｃ
ＰＵ１は、Ｉ／Ｏコントローラ３にデータを受信するた
めのコマンドを前記命令実行による手段を用いて書き込
む。又ＣＰＵはＤＭＡコントローラ５に対して転送を行
なうデータメモリのアドレス、データ長、転送モード（
データメモリからＩ／Ｏニア７）ローラへのデータ転送
）等のコマンドを前記命令実行による手段を用いて書き
込む。
ラ３を介して周辺機器１５に出力する場合、ＣＰＵＩは
まず処理したデータを前記命令実行による手段を用いて
データメモリ４の所定のアドレスに書き込む。その後Ｃ
ＰＵ１は、Ｉ／Ｏコントローラ３にデータを受信するた
めのコマンドを前記命令実行による手段を用いて書き込
む。又ＣＰＵはＤＭＡコントローラ５に対して転送を行
なうデータメモリのアドレス、データ長、転送モード（
データメモリからＩ／Ｏニア７）ローラへのデータ転送
）等のコマンドを前記命令実行による手段を用いて書き
込む。
その後、Ｉ／Ｏコントローラ３がデータ受信可能な状態
となると、工／Ｏコントローラ３はＤＭＡコントローラ
５に対してＤＭＡリクエスト信号１１ 全出力する。Ｄ
ＭＡリクエスト信号１１を受けたＤＭＡコントローラ５
は、ＣＰＵ１に対してバスリクエスト信号１３を出力し
、ＣＰＵの命令実行を一時中断させバスの開放を要求す
る。
となると、工／Ｏコントローラ３はＤＭＡコントローラ
５に対してＤＭＡリクエスト信号１１ 全出力する。Ｄ
ＭＡリクエスト信号１１を受けたＤＭＡコントローラ５
は、ＣＰＵ１に対してバスリクエスト信号１３を出力し
、ＣＰＵの命令実行を一時中断させバスの開放を要求す
る。
ＣＰＵＩは、この要求により命令実行を一時中断しバス
を開放するとともにそのことをＤＭＡコントローラに知
らせるためのバスアクノリッジ信号１４を出力する。
を開放するとともにそのことをＤＭＡコントローラに知
らせるためのバスアクノリッジ信号１４を出力する。
パスアクノリッジ信号１４はＤＭＡコントローラ５に対
してＣＰＵが命令実行を中断し、バスを開放したことを
知らしめるとともにバスドライバ６を禁止し、パスドラ
イバ７を許可してＤＭＡコントローラのアドレスバスと
制御信号をアドレスバス８及びコン）ａ−ルバス／Ｏに
接続する。
してＣＰＵが命令実行を中断し、バスを開放したことを
知らしめるとともにバスドライバ６を禁止し、パスドラ
イバ７を許可してＤＭＡコントローラのアドレスバスと
制御信号をアドレスバス８及びコン）ａ−ルバス／Ｏに
接続する。
ここで、ＤＭＡコントａ−ラはデータメモリ４に対する
アドレス及びデータメモリ４をアクセスするための制御
信号を出力し、データメモリ４のリードアクセスを行な
う、データメモリ４よりリードデータがデータバス９に
出力されると、 ＤＭＡコントローラ５は、Ｉ／Ｏコ
ントａ−ラ３に対する制御信号をコントロールバスｌＯ
に出力すると同時にＤＭＡアクノリッジ信号１２をアク
ティブにしてデータバス／Ｏに出力されているデータを
Ｉ／Ｏコントローラ３に書き込む。
アドレス及びデータメモリ４をアクセスするための制御
信号を出力し、データメモリ４のリードアクセスを行な
う、データメモリ４よりリードデータがデータバス９に
出力されると、 ＤＭＡコントローラ５は、Ｉ／Ｏコ
ントａ−ラ３に対する制御信号をコントロールバスｌＯ
に出力すると同時にＤＭＡアクノリッジ信号１２をアク
ティブにしてデータバス／Ｏに出力されているデータを
Ｉ／Ｏコントローラ３に書き込む。
これにより、データメモリ４からＩ／Ｏコントローラ３
に対するデータの転送がＣＰＵＩの実行−する命令の介
在なしに行なえるわけであるが１本従来構成においては
、データメモリ４とＩ／Ｏコントローラ３との間のデー
タ転送を行なう場合には、中央処理装置の命令実行を一
時中断して行なわなければならず、そのために情報処理
装置の処理速度が低下してしまうという欠点を有してい
た。
に対するデータの転送がＣＰＵＩの実行−する命令の介
在なしに行なえるわけであるが１本従来構成においては
、データメモリ４とＩ／Ｏコントローラ３との間のデー
タ転送を行なう場合には、中央処理装置の命令実行を一
時中断して行なわなければならず、そのために情報処理
装置の処理速度が低下してしまうという欠点を有してい
た。
（発明の目的）
本発明は、これらの欠点を除去することを目的とするも
ので、中央処理装置の命令の介在なしに行なわれるデー
タ転送（ＤＭＡ転送）時にも中央処理装置の命令実行を
中断しない情報処理装置を提供することを目的とする。
ので、中央処理装置の命令の介在なしに行なわれるデー
タ転送（ＤＭＡ転送）時にも中央処理装置の命令実行を
中断しない情報処理装置を提供することを目的とする。
（発明の構成）
以下に図面にもとづいて本発明の一実施例を詳細に説明
する。
する。
第２図は、本発明の一実施例の構成図である。
１はＣＰＵ１２はプログラムやデータが格納されている
メインメモリ、１５は本情報処理装置に接続されている
周辺機器、３は前記周辺機器を制御するＩ／Ｏコントロ
ーラ、４はＩ／Ｏコントローラに入出力されるデータが
格納されるデータメモ１ハ ５は前記Ｉ／Ｏコントロー
ラと前記データメモリとの間のＤＭＡ転送を制御するＤ
ＭＡコントローラである。
メインメモリ、１５は本情報処理装置に接続されている
周辺機器、３は前記周辺機器を制御するＩ／Ｏコントロ
ーラ、４はＩ／Ｏコントローラに入出力されるデータが
格納されるデータメモ１ハ ５は前記Ｉ／Ｏコントロー
ラと前記データメモリとの間のＤＭＡ転送を制御するＤ
ＭＡコントローラである。
ＣＰＵ１はアドレス情報をアドレスバス１９に、制御信
号をコントロールバス２１に出力し、メインメモリ２を
アクセスし、命令やデータをデータバス２０を介してリ
ードし実行する。又パスバッファ６は通常は選択状態に
あり、ＣＰＵ１はアドレス情報をアドレスバス８に、制
御信号をコントロールバス／Ｏに出力し、データメモリ
をアクセスしたり、ＤＭＡコントローラ５又はＩ／Ｏコ
ントローラ３を前記命令を実行することにより制御して
いる。
号をコントロールバス２１に出力し、メインメモリ２を
アクセスし、命令やデータをデータバス２０を介してリ
ードし実行する。又パスバッファ６は通常は選択状態に
あり、ＣＰＵ１はアドレス情報をアドレスバス８に、制
御信号をコントロールバス／Ｏに出力し、データメモリ
をアクセスしたり、ＤＭＡコントローラ５又はＩ／Ｏコ
ントローラ３を前記命令を実行することにより制御して
いる。
ここで、ＣＰＵＩが処理したデータをＩ／Ｏコントロー
ラ３を介して周辺機器１５に出力する場合、ＣＰＵＩは
まず処理したデータを前記命令実行による手段を用いて
データメモリ４の所定のアドレスに書き込む。その後Ｃ
ＰＵＩはＩ／Ｏコントローラ３にデータを受信するため
のコマンドを前記命令実行による手段を用いて書き込む
。又ＣＰＵは、ＤＭＡコントローラ５に対して転送を行
なうデータメモリのアドレス、データ長、転送モード等
のコマンドを前記命令実行による手段を用いて書き込む
。
ラ３を介して周辺機器１５に出力する場合、ＣＰＵＩは
まず処理したデータを前記命令実行による手段を用いて
データメモリ４の所定のアドレスに書き込む。その後Ｃ
ＰＵＩはＩ／Ｏコントローラ３にデータを受信するため
のコマンドを前記命令実行による手段を用いて書き込む
。又ＣＰＵは、ＤＭＡコントローラ５に対して転送を行
なうデータメモリのアドレス、データ長、転送モード等
のコマンドを前記命令実行による手段を用いて書き込む
。
その後Ｉ／Ｏコントローラ３がデータ受信可能な状態と
なると、Ｉ／Ｏコントローラ３はＤＭＡコントローラ５
に対してＤＭＡリクエスト信号１１を出力する。ＤＭＡ
リクエスト信号１１を受けたＤＭＡコントローラ５は、
制御回路１８に対し２てバスリクエスト信号１６を出力
する。
なると、Ｉ／Ｏコントローラ３はＤＭＡコントローラ５
に対してＤＭＡリクエスト信号１１を出力する。ＤＭＡ
リクエスト信号１１を受けたＤＭＡコントローラ５は、
制御回路１８に対し２てバスリクエスト信号１６を出力
する。
パスリクエスト信号１６を受けた制御回路１８は、ＣＰ
Ｕ１のアドレスバス１９．データバス２０゜コントロー
ルバス２１の監視を始め、ＣＰＵＩが命令実行によって
データメモリ４及びＩ／Ｏコントローラ３及びＤＭＡコ
ントローラ５のいづれをも一定時間以上の期間アクセス
を行なわないタイミングを検出し、前記タイミングを検
出するとその期間パスアクノリッジ信号１７をアクティ
ブにする。
Ｕ１のアドレスバス１９．データバス２０゜コントロー
ルバス２１の監視を始め、ＣＰＵＩが命令実行によって
データメモリ４及びＩ／Ｏコントローラ３及びＤＭＡコ
ントローラ５のいづれをも一定時間以上の期間アクセス
を行なわないタイミングを検出し、前記タイミングを検
出するとその期間パスアクノリッジ信号１７をアクティ
ブにする。
このタイミングとは、ＣＰＵｔがメインＲＡＭ２をアク
セスしている期間、ＤＭＡコントローラ５及びＩ／Ｏコ
ントローラ３以外のＩ／Ｏデバイスをアクセスしている
期間又はＣＰＵ１のバスアイドル期間等がそれに当る。
セスしている期間、ＤＭＡコントローラ５及びＩ／Ｏコ
ントローラ３以外のＩ／Ｏデバイスをアクセスしている
期間又はＣＰＵ１のバスアイドル期間等がそれに当る。
パスアクノリッジ信号１６がアクティブとなると、バス
ドライバ６が禁止状態となり、一方パスドライバ７が選
択状態となりＤＭＡコントローラ５のアドレスバスト制
御信号、！： ヲアドレスバス８及びコントロールバス
／Ｏに接続する。
ドライバ６が禁止状態となり、一方パスドライバ７が選
択状態となりＤＭＡコントローラ５のアドレスバスト制
御信号、！： ヲアドレスバス８及びコントロールバス
／Ｏに接続する。
ここでＤＭＡコントローラは、データメモリ４に対する
アドレス及びデータメモリ４をアクセスするための制御
信号を出力し、データメモリ４のリードアクセスを行な
う、データメモリ４よりリードデータがデータバス９に
出力される。！：ＤＭＡコントローラ５は、Ｉ／Ｏコン
トローラ３に対する制御信号をコントロールバス／Ｏに
出力すると同時にＤＭＡアクノリッジ信号１２をアクテ
ィブにしてデータバス／Ｏに出力されているデータをＩ
／Ｏコントローラ３に書き込む。
アドレス及びデータメモリ４をアクセスするための制御
信号を出力し、データメモリ４のリードアクセスを行な
う、データメモリ４よりリードデータがデータバス９に
出力される。！：ＤＭＡコントローラ５は、Ｉ／Ｏコン
トローラ３に対する制御信号をコントロールバス／Ｏに
出力すると同時にＤＭＡアクノリッジ信号１２をアクテ
ィブにしてデータバス／Ｏに出力されているデータをＩ
／Ｏコントローラ３に書き込む。
これにより、データメモリ４からＩ／Ｏコントローラ３
に対するデータの転送がＣＰＵ１が実行する命令の介在
なしに行なわれる。この場合、上記ＤＭＡ転送が行なわ
れている期間においてもＣＰＵ１は命令の実行を継続す
ることができる。 ・（発明の効果） 以上説明したように本実施例によれば、ＤＭＡ転送（Ｃ
ＰＵの命令実行の介在なしに行なわれるデータ転送）時
において、ＣＰＵの命令実行を一時中断させることなし
にデータ転送が行なえ、この種の情報処理装置の速度を
低下させることなしにＤＭＡ転送が行なえるという利点
を有する。
に対するデータの転送がＣＰＵ１が実行する命令の介在
なしに行なわれる。この場合、上記ＤＭＡ転送が行なわ
れている期間においてもＣＰＵ１は命令の実行を継続す
ることができる。 ・（発明の効果） 以上説明したように本実施例によれば、ＤＭＡ転送（Ｃ
ＰＵの命令実行の介在なしに行なわれるデータ転送）時
において、ＣＰＵの命令実行を一時中断させることなし
にデータ転送が行なえ、この種の情報処理装置の速度を
低下させることなしにＤＭＡ転送が行なえるという利点
を有する。
第１図は従来の情報処理装置の一構成例である。
又第２図は本発明の一実施例の構成図である。
１・・・・・・ＣＰＵ、２・・・・・・メインメモリ、
３・・・・・・Ｉ／Ｏコントローラ、４・・川・データ
メモリ、５・・・・・・ＤＭＡコントローラ、６・・・
・・・ＣＰＵバスバッファ、７・・・・・・ＤＭＡコン
トローラバスバッファ、８． １９・・・・・・アドレ
スバス、９．２０・・川・データバス、／Ｏ．２１・・
・・・・コントロールバス、１１・・・・・・ＤＭＡリ
クエスト信号、１２・旧・・ＤＭＡアクノリッジ信号、
１３．１６・・・・・・バスリクエスト信号、１４゜１
７・・・・・・バスアクノリッジ信号、１５・・・・・
・周辺機器、１８・・・・・・制御回路。 代理人 弁理士 内 原 晋゛・−：“°ト。
３・・・・・・Ｉ／Ｏコントローラ、４・・川・データ
メモリ、５・・・・・・ＤＭＡコントローラ、６・・・
・・・ＣＰＵバスバッファ、７・・・・・・ＤＭＡコン
トローラバスバッファ、８． １９・・・・・・アドレ
スバス、９．２０・・川・データバス、／Ｏ．２１・・
・・・・コントロールバス、１１・・・・・・ＤＭＡリ
クエスト信号、１２・旧・・ＤＭＡアクノリッジ信号、
１３．１６・・・・・・バスリクエスト信号、１４゜１
７・・・・・・バスアクノリッジ信号、１５・・・・・
・周辺機器、１８・・・・・・制御回路。 代理人 弁理士 内 原 晋゛・−：“°ト。
Claims (1)
- 【特許請求の範囲】 下記のものを有して構成されることを特徴とする情報処
理装置 （１）命令を実行するための中央処理装置、（２）命令
やデータを格納するためのメモリ、（３）中央処理装置
が実行する命令の介在なしに行なわれるデータ転送（Ｄ
ＭＡ転送）を制御するＤＭＡコントローラ、 （４）前記ＤＭＡ転送の転送源となるデータメモリ又は
Ｉ／Ｏデバイス、 （５）前記ＤＭＡ転送の転送先となるデータメモリ又は
Ｉ／Ｏデバイス、 （６）前記ＤＭＡコントローラが前記中央処理装置又は
前記ＤＭＡ転送の転送源となるＩ／Ｏデバイス又は前記
ＤＭＡ転送の転送先となるＩ／Ｏデバイスからの要求に
よってＤＭＡ要求を発生した場合、前記中央処理装置の
命令実行の状態を監視し、前記中央処理装置が、前記Ｄ
ＭＡコントローラ及び前記ＤＭＡ転送の転送源となるデ
ータメモリ又はＩ／Ｏデバイス及び前記ＤＭＡ転送の転
送先となるデータメモリ又はＩ／Ｏデバイスのいづれを
も一定時間の間アクセスしない期間を検出し、前記検出
された期間にＤＭＡコントローラに対してＤＭＡ転送を
行なわせるための制御回路、 （７）前記期間が検出されるまでの間ＤＭＡコントロー
ラに対してＤＭＡ転送の発生を待たせるための手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29414185A JPS62152056A (ja) | 1985-12-26 | 1985-12-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29414185A JPS62152056A (ja) | 1985-12-26 | 1985-12-26 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62152056A true JPS62152056A (ja) | 1987-07-07 |
Family
ID=17803839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29414185A Pending JPS62152056A (ja) | 1985-12-26 | 1985-12-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62152056A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0351941A (ja) * | 1989-07-20 | 1991-03-06 | Oki Electric Ind Co Ltd | データ転送方式 |
-
1985
- 1985-12-26 JP JP29414185A patent/JPS62152056A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0351941A (ja) * | 1989-07-20 | 1991-03-06 | Oki Electric Ind Co Ltd | データ転送方式 |
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