JPH0351941A - データ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ転送方式に関し、特に、ノイマン形マイ
クロプロセッサが管理するデータメモリと外部入出力装
置間のデータ転送に好適なものである。

［従来の技術コ 従来、外部入力装置からのデータを取り込んで処理し、
必要に応じて外部出力装置にデータを出力する情報処理
システムとして、ノイマン形マイクロプロセッサが利用
されているシステムがある。

第２図に従来のシステム構成を示す。

第２図において、ノイマン形マイクロプロセッサ（周辺
制御論理回路を含む）ｌは、主メモリ２のプログラムメ
モリ部２ａに格納されているプログラムに従い、かつ、
必要に応じて主メモリ２のデータメモリ部２ｂをアクセ
スして処理を行なうものである。

マイクロプロセッサ７１が参照するデータメモリ部２ｂ
のデータは、マイクロプロセッサ■の演算結果として格
納されたものか、又は外部の入力装置３ａ〜３．ｌ！か
ら与えられたものである。外部入力装置３ａ〜３．ｌ！
は、この従来例の場合、それぞれｍ個のセンサでなるセ
ンサ部４ａ〜４．１１と、センサ部４ａ〜４．１１のデ
ータをマイクロプロセッサｌのデータバスＤＢに入力す
る入力ボート５ａ〜５．１１とから構戒されている。各
入力ポート５ａ〜５ｆＪは例えば３ステートバッファ回
路でなり、常時はフロート状態でデータバスＤＢとセン
サ部４ａ〜４Ｉとを切り離しており、データイン信号が
与えられたときにセンサ部４ａ〜４１のデータをデータ
バスＤＢに与えるものである。

マイクロプロセッサ１が処理してデータメモリ部２ｂに
格納したデータは、必要に応じて外部出力装置６ａ〜６
ｎに与えられる。外部出力装置６ａ〜６ｎは、この従来
例の場合、それぞれｍ個の表示素子でなる表示部７ａ〜
７ｎと、マイクロプロセッサ１のデータバスＤＢ上のデ
ータを表示部７ａ〜７ｎに出力する出力ボート８ａ〜８
ｎとがら構成されている。各出力ボート８ａ〜８ｎは、
例えば３ステートバッファ回路又はラッチ回路でなり、
データセット信号が与えられたときに、データバスＤＢ
のデータを表示部７ａ〜７ｎに出力する。

このような外部入力装置３ａ〜３１がらデータメモリ部
２ｂに対するデータ転送、及び、データメモリ部２ｂか
ら外部出力装置６ａ〜６ｎに対するデータ転送を、マイ
クロプロセッサ１の管理下で制御する論理回路構或のコ
ントロール信号生成回路９が設けられている。

なお、マイクロプロセッサ１の内部バスＢＵＳは、周知
のように、アドレスバスＡＢ、データバスＤＢ及びコン
トロールバスＣＢから構成されている。

第２図の従来システムにおいて、例えば、外部入力装置
３ａからデータメモリ部２ｂに対するデータ転送は、以
下のようにしてなされる。

マイクロプロセッサ１は、最初の命令操作によって、ラ
イト信号、入出力アクセス信号をコントロールバスＣＢ
に出力してコントロール信号生成回路９に与えると共に
、アドレスバスＡＢに外部入力装置３ａを指示するアド
レスを出力してコントロール信号生成回路９に与え、コ
ントロール信号生或回路９から入カボート５ａに対する
データイン信号（ａ）を出力させて外部入力装置３ａか
らのデータをデータバスＤＢ上に送出させて内蔵するレ
ジスタ回路にそのデータを格納させる。

その後、次の命令操作サイクルでコントロールバスＣＢ
に、ライト信号及びメモリアクセス信号を出力してコン
トロール信号生戒回路９からメモリライト信号を出力さ
せると共に、アドレスバスＡＢにデータメモリ部２ｂに
対するアドレスを出力し、また、ほぼ同時に内蔵するレ
ジスタ回路に格納されているデータをデータバスＤＢに
出力させてデータメモリ部２ｂに外部入力装置３ａから
のデータを格納させる。

他方、いずれかの外部出力装置６ａ〜６ｎに、データメ
モリ部２ｂに格納されているデータを転送さ、せる場合
にも、同様に２命令操作サイクルで処理する。詳述は避
けるが、マイクロプロセッサｌの命令操作によって一旦
マイクロプロセッサｌの内蔵レジスタ回路に転送するデ
ータをデータメモリ部２ｂから取り込み、次の命令操作
サイクルで、再度、レジスタ回路内のデータをデータバ
スＤＢに出力し、コントロール信号生戒回Ｉｓ　９から
出力したい外部出力装置にデータセット信号を送出させ
てデータを外部出力装置に出力していた。

［発明が解決しようとする課題］ しかしながら、上述の従来システムでは、マイクロプロ
セッサ１が外部入力装置からデータを収り込む場合には
、必ず、データを入力するという命令操作をしなければ
ならず、この分だけ遅れたデータしか取り込むことがで
きず、最新のデータをデータメモリ部２ｂに格納させる
ことができない。また、データメモリ部２ｂのデータを
外部出力装置へ出力する場合にも、出力命令操作を実行
しなければ出力することができず、直ちには、外部出力
装置のデータは更新されない。

例えば、マイクロプロセッサｌが本命令操作を実行する
直前に、高位な割込みを認知した場合には、その割込み
処理が完了するまで、外部入力装置からのデータ又は外
部出力装置のデータの更新が待たされる状態になる。

本発明は、以上の点を考慮してなされたものであり、ノ
イマン形マイクロプロセッサのデータ転送命令操作によ
らず、外部入出力装置とデータメモリ間でダイレクトに
互いをアクセスしてデータを転送することができるデー
タ転送方式を提供しようとするものである。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、ノイマ
ン形マイクロプロセッサと、このマイクロプロセッサが
主導権を持っているアドレスバス、データバス及びコン
トロールバスに接続されている、プログラムメモリと、
データメモリと、外部入出力装置とを備え、データメモ
リと外部入出力装置との間でデータ転送を実行させるデ
ータ転送方式に、以下の各手段を設けた。

すなわち、マイクロプロセッサがプログラムメモリをア
クセスしているときに、マイクロプロセッサとデータメ
モリとのアドレスバス及びデータバスの接続、及び、マ
イクロプロセッサと外部入出力装置とのアドレスバス及
びデータバスの接続を切り離すバス切離し手段と、マイ
クロプロセッサがプログラムメモリをアクセスしている
ときに、転送先及び転送元を指示して、データメモリと
外部入出力装置との間でデータ転送を直接実行させる転
送制御手段とを設けたものである。

［作用］ バス切離し手段は、コントロールバスを介した命令フエ
ツチ信号に基づいて、マイクロプロセッサがプログラム
メモリをアクセスしていることを検出すると、マイクロ
プロセッサとデータメモリとのアドレスバス及びデータ
バスの接続、及び、マイクロプロセッサと外部入出力装
置とのアドレスバス及びデータバスの接続を切り離す。

このバスが切り離された状態では、マイクロプロセッサ
から出力されたアドレス等が転送制御手段にも与えられ
ない。この切り離された状態において、転送制御手段は
、転送先及び転送元を指示して、データメモリと外部入
出力装置との間でデータの転送を、マイクロプロセッサ
の制御によらずに直接実行させる。

［実施例］ 以下、本発明の一実施例を図面を用いて説明する。

ここで、第Ｌ図はこの実施例の構或を示すブロック図、
第３図はコントロール信号生成回路内のアドレスレジス
タ回路構成を示す図表、第４図はマイクロプロセッサの
命令操作によらないデータ転送時の各部タイミングチャ
ートである。

第■図において、この実施例の場合、プログラムメモリ
１ｌとデータメモリ１２とは別個に設けられており、ノ
イマン形マイクロプロセッサ（周辺制御論理回路を含む
〉１０はプログラムメモリ１１に格納されているプログ
ラムに従い、かつ、必要に応じてデータメモリｌ２をア
クセスして処埋を行なう。

マイクロプロセッサ１０が参照するデータメモリ１２の
データは、マイクロプロセッサ１０の演算結果として格
納されたものか、又は、外部入力装置１３ａ〜１３１か
ら与えられたものである。

外部入力装置１３ａ−１３．１！は、この実施例の場合
にも、上述の従来例と同様に、それぞれｍ個のセンサで
なるセンサ部１４ａ〜１４２と、センサ部１４ａ〜１，
４９のデータをマイクロプロセッサ１の内部バスＢＵＳ
に入力する３ステートバッファ回路構成の入力ポート１
５ａ〜１５１とから構成されている。

マイクロプロセッサ１０が処理してデータメモリ１２に
格納したデータは、必要に応じて出力ポート１６１〜１
６ｎに与えられる。出力ボート１６１〜１６ｎは例えば
ラッチ回路で構戒され、データセット信号（１）〜（ｎ
）が与えられたときに、データバスＤＢ上のデータをラ
ッチするものである。各出力ボート１６１〜１６ｎは、
後述すル１　／　ｎデューテイセレクタ・ドライバ回路
１７から出力許可信号〈１）〜（ｎ）が与えられたとき
、各出力ポート１６↓〜１６ｎに共通の出力ラインＬＬ
ｌ〜Ｌｌｍにラッチデータを出力するものである。

また、外部出力装置のｌ要素として１　／　ｎデューテ
ィセレクタ・ドライバ回路１７が設けられている。１　
／　ｎデューティセレクタ・ドライバ回路ｌ７からはｎ
本のラインＩ−２１〜Ｌ２ｎが上述の出力ラインＬＬｌ
〜Ｌｌｍと交差（ライン同士は絶縁されている〉するよ
うに設けられており、ラインＬ２ｌ〜Ｌ２ｎと出力ライ
ンＬｌｌ−Ｌｌｍとはそれぞれ、発光ダイオード１８１
１〜１８１ｍ、１８２１　〜１８２ｍ、−−−−−−　
１　８　ｎ　１〜１　８　ｎｍを介して接続されている
。ｌ　／　ｎデューティセレクタ・ドライバ回路１７は
、ラインＬ２ｉ（ｉは１〜ｎ）を１　／　ｎのデューテ
ィで個別に選択して電源を供給すると共に、選択された
ラインＬ２ｉに対応する出力ボート１６１に出力許可信
号（ｉ）を与えてデータを出力させ、そのデータ内容を
発光ダイオード群１８ｉ　１〜１８ｉｍによつて表示さ
せるものである。

このような外部入力装置１３ａ〜１３．ｆｌからデータ
メモリｌ２に対するデータ転送、及び、データメモリｌ
２から出力ボート１６１〜１６ｎに対するデータ転送を
、マイクロプロセッサ■０の管理下で制御する論理回路
構或のコントロール信号生戒回路ｌ９が設けられている
。コントロール信号生成回路１９は、この実施例の場合
、アドレスバスＡＢには接続されておらず、従って、マ
イクロプロセッサＩＯから転送先及び転送元を示すアド
レスが与えられず、これら転送先及び転送元を示すアド
レスは内部のアドレスレジスタ回路１９ａからゲート回
路１９ｂを介して取出すようになされている。

また、この実施例の場合、マイクロプロセッサ１０と、
データメモリｌ２、入カボート１５ａ〜１５Ｉ、出力ボ
ート１６１〜１６ｎ及びコントロール信号生成回路■９
とを切り離し可能なように、データバスＤＢ及びアドレ
スバスＡＢ上にはバススイッチ回路２０が介挿されてい
る。従って、逆に言えば、マイクロプロセッサ１０とプ
ログラムメモリ１１とが切り離されることはない。

上述したゲー１・回路１９ｂ及びバススイッチ回路２０
は、マイクロプロセッサ１０がプログラムメモリ１１か
ら１ステップの命令を取出しているとき、すなわち、命
令フェッチ信号が有意のときに常態ではない状態に制御
されるようになされている。すなわち、コントロール信
号生成回路ｌ９は、命令フエツチ信号が有意のときに切
換制御信号を有意にしてバススイッチ回路２０を開放さ
せてアドレスバスＡＢ及びデータバスＤＢを切り離すと
共に、ゲート回路１９ｂをアドレスデータを通過させる
状態にさせる。

また、コントロール信号生或回路１９は、命令フェッチ
信号が有意のときにアドレスレジスタ回路１９ａからア
ドレスを出力させる。アドレスレジスタ回路１９ａは、
例えば、第３図に示すようにアドレスデータを格納して
いる。このアドレスレジスタ回路１９ａは、入出力ポー
ト数だけのエリアに分れており、各エリアは１個の入出
力ポートに対応したものであり、それぞれインデックス
ＩＮＤＩ−　ＩＮＤＸが付されている。なお、コントロ
ール信号生戒回路１９は、命令フエツチ信号が有意にな
る毎に、インデックスを｛だけずらせていき、最終のイ
ンデックスＩＮＤｘの状態において次に命令フエツチ信
号が有意になると最初のインデックスＩＮＤＩに戻すも
のである。

各エリアには、入出力ボートに関するアドレスデータＰ
Ａと、データメモリ１２に関するアドレスデータＭＡと
が格納されている。入出力ポートに関するアドレスデー
タＰＡは、詳細には、入力ボートか又は出力ポートかを
示すボート識別フラグＦＬと、各入力ボート又は出力ポ
ートに対するデータイン信号又はデータセット信号を形
成させるためのポートアドレスデータＰＡＤとからなる
。

ポートアドレスデータＰＡＤを図示しない内部のデコー
ダ回路がデコードすることにより、いずれかの入力ボー
ト又は出力ポートに対するデータイン信号又はデータセ
ット信号が形成される。データメモリ１２に関するアド
レスデータＭＡは、そのままアドレスバスＡＢを介して
データメモリｌ２に与えられるものである。

なお、この実施例の場合、データメモリｌ２は、各入力
ボート１５ａ〜１５．１１からのデータを格納するエリ
ア、及び、各出力ポート１６１〜１６ｎに出力するデー
タを格納するエリアが固定的に定まっているものである
。

また、この実施例では、上述の新たなデータ転送構成に
加えて、従来と同様なデータ転送をも実行できるように
、マイクロプロセッサｌＯがコントロール信号生或回路
ｌ９にリード信号、ライト信号、メモリアクセス信号、
入出力アクセス信号に与えるようになされており、これ
ら信号を通じてデータ転送が指示された場合には、アド
レスレジスタ回ｉｉ！＠　１　９　ａからアドレスデー
タを取出してデータ転送を実行させるようになされてい
る。

次に、以上の構成を有する情報処理システムのマイクロ
プロセッサｔＯの命令操作によらないデータ転送動作に
ついて、第４図を用いて説明する。

マイクロプロセッサｌＯがプログラムメモリｌＩをアク
セスしようとして第４図（Ａ＞に示すようにある時点で
命令フェッチ信号を有意にすると、コントロール信号生
戒回路ｌ９はほぼ同時に切換制御信号をバススイッチ回
路２０に与えて開放させると共に、内部のゲート回路１
９ｂを通過状態にさせる。

コントロール信号生戒回路ｌ９は、このようなバススイ
ッチ回ｉ￥８２０及びゲート回路１９ｂに対する切換制
御信号の送出を終了すると、アドレスレジスタ回路１９
ａのそのときのインデックスが指示するエリアからゲー
ト回路１９ｂを介してアドレスデータ群を取出す。取出
したアドレスデータ群ＰＡ，ＭＡのうち、データメモリ
１２に関するアドレスデータＭＡは、第４図（Ｂ）に示
すように、バススイッチ回路２０及びゲート回路１９ｂ
の状態変更指示時点から僅かに遅れた時点においてアド
レスバスＡＢに出力される。

次に、コントロール信号生成回路ｌ９は、取出したアド
レスデータ群のうち、入出力ポート１５ａ〜１５Ｎ、１
６１〜１６ｎに関するアドレスデ一タＰＡ、特に、ボー
ト識別フラグＦＬに基づいて制御を以下のように異なら
せて実行させる。

対象とする入出力ボートが入力ボート１３ｊ＜ｊ＝ａ−
Ｊ）であると、すなわち、入力ボート１３ｊからデータ
メモリ１２に対するデータ転送モードであると、ポート
アドレスデータＰＡＤをデコードして得たその入力ボー
トｌ３ｊに対する第４図（Ｆ）に示すデータイン信号（
ｊ＞を出力する。このとき、入力ボート１３ｊは、通過
動作して第４図（Ｃ）に示すようにデータバスＤＢ上に
データを出力する。データイン信号（ｊ）の送出後、入
力ポート１３ｊのデータ出力動作が確実に終了する時間
だけ経過すると、コントロール信ぢ生成回路ｌ９は、第
４図（Ｅ）に示すメモリライ１・信号を有意とする。か
くして、データメモリｔ２の所定のアドレスＭＡのエリ
アに入力ボート１３ｊからのデータが書込まれる。

コントロール信号生成回路ｌ９は、メモリライト信号の
有意状態を、書込みに十分な時間が経過したときに元の
状態に戻し、その後、バススイッチ回路２０を閉成させ
ると共に、内蔵のゲート回路１９ｂを開放させる。これ
により、アドレスバスＡＢ及びデータバスＤＢは、第４
図（Ｂ）及び（Ｃ）に示すようにマイクロプロセッサ１
０による制御が可能な状態に戻り、一連の転送動作が終
了する。

他方、データメモリ１２に対するアドレスデータＭＡを
出力した後の判別において、そのときのポート識別フラ
グＰＬが出力ポート１６ｉ　（ｉ一１〜ｎ〉を指示して
いると、すなわち、データメモリ１２から出力ボート１
６ｉへのデータ転送モードであると、まず、第４図（Ｅ
）に示すようにアドレスデータＭＡの送出時点から僅か
に遅れてメモリリード信号を有意にする。このとき、デ
ータメモリ１２はデータバスＤＢにデータを出力する。

メモリリード信号の有意時点からデータの出力が確実に
なされたととらえてよい時間を経過すると、コントロー
ル信号生成回路１９は、出力されたボートアドレスデー
タＰＡＤをデコードして得たその出力ポート１６１に対
する第４図（Ｇ）に示すデータセッＩ・信号（ｉ）を出
力する。かくして、データメモリｌ２から出力ボート１
６ｉにデータが与えられてラッチされる。

コントロール信号生戒回路ｌ９は、出力ボート１６ｉに
対するデータセット信号（ｉ）の有意状態を、ラッチに
十分な時間が経過したときに元の状態に戻し、その後、
バススイッチ回路２０を閉成させると共に、内蔵のゲー
ト回路１９ｂを開放させる。これにより、アドレスバス
ＡＢ及びデータバスＤＢは、第４図（Ｂ）及び（Ｃ）に
示すようにマイクロプロセッサＩＯによる制御が可能な
状態に戻り、一連の転送動作が終了する。

なお、このように出力ボーｔ−　１　６　ｉにラッチさ
れたデータは、その出力ボートｌ６ｉに出力許可信号（
ｉ）が与えられたときに、出力ライン群Ｌ１■〜Ｌｌｍ
に出力され、これにより対応する発光ダイオード群１８
ｉ　１〜１８ｉｍが点滅する。

従って、上述の実施例によれば、マイクロプロセッサ■
０がプログラムメモリ１１をアクセスしているタイミン
グで、マイクロプロセッサ１０の命令操作によらずに、
データメモリ■２と入出力ポート１５ａ−１５．０　，
１６１−１６ｎとの間でデータ転送を実行することがで
き、システム全体の稼動率を高めることができると共に
、入力ポートから最新のデータを内部に取り込めること
ができ、また、出力ポートに対するデータ更新も迅速に
行なうことができる。また、転送にかかるプログラムス
テップがいらなくなり、プログラムステップ数も減少し
てプログラムメモリ１１として小容量のものを適用する
ことができる。

さらに、上述の実施例によれば、各出力ポートからの出
力ラインを共通の出力ラインとしたので、マイクロプロ
セッサを中心とした制御装置を搭載した基板と、外部出
力装置との接続線が少なくなり、実装上の効率を高める
ことができる。

なお、上述の実施例においては、外部入力装置がセンサ
に関するものであり、外部出力装置が表示素子に関する
ものを示したが、外部入力装置及び外部出力装置はこれ
らに限定されるものではない。また、外部装置が入出力
の両者の機能を備えているものでも良い。特許請求の範
囲における外部入出力装置の語は、外部入力装置、外部
出力装置、外部入出力装置の全てを含むものである。

また、上述の実施例においては、ｌ命令フエツチサイク
ルでｔ個の入出力ポートとの間のデータ転送を実行する
ものを示したが、ｌ命令フェッチサイクルで複数個の入
出力ボートとの間のデータ転送を時分割に実行するよう
にしても良い。

さらに、バススイッチ回路２０及びゲート回路１９ｂの
制御信号として、命令フェッチ信号をそのまま利用する
ようにしても良い。

［発明の効果］ 以上のように、本発明によれば、ノイマン形マイクロフ
゜ロセッサがプログラムメモリをアクセスしているタイ
ミングで、マイクロプロセッサの命令操作によらずに、
データメモリと外部入出力装置との間で直接データ転送
を実行することができ、システム全体の稼動率を高める
ことができると共に、外部入出力装置から取り込むデー
タ及び外部入出力装置に与えるデータをできるだけ最新
のデータとすることができる。

【図面の簡単な説明】

第ｌ図は本発明によるデータ転送方式の構或を示すブロ
ック図、第２図は従来の構或を示すブロック図、第３図
は上記実施例のコンｌ・ロール信号生成回路内に設けら
れたアドレスレジスタ回路の格納内容を示す図表、第４
図はマイクロプロセッサの命令操作によらないデータ転
送時の各部タイミングチャートである。 ｌＯ・・・マイクロプロセッサ、ｌ１・・・プログラム
メモリ、■２・・・データメモリ、１３ａ〜１３．Ｑ・
・外部入力装置、１５ａ〜ｌ５１・・・入カポー［・、
ｌ６１〜１６ｎ・・・出力ボート、１９・・・コントロ
ール信号生成回路、１９ａ・・・アドレスレジスタ回路
、１９ｂ・・・ゲート回路、２０・・・バススイッチ回
路、ＡＢ・・・アドレスバス、ＤＢ・・・データバス、
ＣＢ・・・コントロールバス。

Claims (1)

1. 【特許請求の範囲】 ノイマン形マイクロプロセッサと、このマイクロプロセ
   ッサが主導権を持っているアドレスバス、データバス及
   びコントロールバスに接続されている、プログラムメモ
   リと、データメモリと、外部入出力装置とを備え、上記
   データメモリと、上記外部入出力装置との間でデータ転
   送を実行させるデータ転送方式において、 上記マイクロプロセッサが上記プログラムメモリをアク
   セスしているときに、上記マイクロプロセッサと上記デ
   ータメモリとのアドレスバス及びデータバスの接続、及
   び、上記マイクロプロセッサと外部入出力装置とのアド
   レスバス及びデータバスの接続を切り離すバス切離し手
   段と、 上記マイクロプロセッサが上記プログラムメモリをアク
   セスしているときに、転送先及び転送元を指示して、上
   記データメモリと上記外部入出力装置との間でデータ転
   送を直接実行させる転送制御手段とを設けたことを特徴
   とするデータ転送方式。