JPH01188949A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はメモリアクセス制御装置に関し、特に、演算
の対象になるデータが揃い次第命令の実行が可能になる
データフロー型の情報処理装置において、データフロー
プログラムを記憶し、入力データパケットに応じて命令
フェッチを行なうキャッシュメモリをアクセスするメモ
リアクセス制御装置に関する。

［従来の技術および発明が解決しようとする課題］従来
のコンピュータは、プログラムとして種々の命令をプロ
グラムメモリに記憶しておき、プログラムカウンタによ
ってプログラムメモリのアドレスを逐次指定して順次命
令を読出し、その命令を実行するというノイマン型計算
機が大部分である。

一方、データフロー型計算機は、プログラムカウンタべ
逐次的な命令の実行という概念を持たない非ノイマン型
計算機の一種である。このようなデータフロー型計算機
は、命令の並列処理を基本にしたアーキテクチャを採用
している。そして、演算の対象になるデータが揃い次第
、命令の実行が可能となり、データによって複数の命令
を同時に駆動するため、データの自然な流れに従って並
列的にプログラムが実行される。その結果、演算の所要
時間が大幅に短縮するとみなされている。

ところで、従来のデータフロー型計算機は、プログラム
メモリを内蔵するのが一般的であり、外部にプログラム
メモリを設けるという概念は存在しなかった。もし、外
部にプログラムメモリを設けた場合には、内蔵されてい
るキャッシュメモリと外部プログラムメモリをいかにし
てアクセスするかが問題となる。

それゆえに、この発明の主たる目的は、大容量のプログ
ラムメモリを外付けしかつ内蔵されたキャッシュメモリ
を高速でアクセスできるようなメモリアクセス制御装置
を提供することである。

〔課題を解決するための手段］ この発明はプログラム制御部と対データ検出部と演算処
理部と外部プログラム記憶部とを備えた情報処理装置に
おいて、プログラム制御部は以下のように構成される。

すなわち、外部から実行パケットまたは外部プログラム
記憶部にロードするためのデータフロープログラムが与
えられる入力手段と、入力されたデータフロープログラ
ムを外部プログラム記憶部に出力するかまたは外部プロ
グラム記憶部から読出されたデータフロープログラムを
入力するかるあるいは外部プログラム記憶部によってフ
ェッチされた実行パケットを入力するかを自律的に制御
する入出力制御手段と、データフロープログラムを記憶
し、実行パケットに対応するプログラムデータを出力す
るキャッシュメモリと、入力手段から入力されたパケッ
トに含まれるアドレス情報に従ってキャッシュメモリを
アクセスする第１の制御手段と、入出力制御手段から入
力された実行パケットに含まれるアドレス情報に対して
少なくとも２回続けてキャッシュメモリをアクセスし、
コピー情報とともに出力する第２の制御手段と、キャッ
シュメモリでフェッチされた実行パケットおよび入出力
制御手段から入力された外部プログラム記憶部によって
フェッチされた実行パケットをコピー情報に従って自律
的かつ選択的に出力制御する出力制御手段とから構成さ
れる。

［作用］ この発明に係るメモリアクセス制御装置は、外部からデ
ータフロープログラムが与えられたときには、そのプロ
グラムを外部プログラム記憶部にロードし、外部から実
行パケットが与えられたときには、その実行パケットに
含まれるアドレス情報に対して、異なる次の命令を２回
続けてキャッシュメモリをアクセスし、そのフェッチさ
れた命令を出力し、キャッシュメモリでミスヒツトした
ときには外部プログラム記憶部をアクセスして実行パケ
ットをフェッチして、その実行パケットを出力する。

［実施例］ 第１図はこの発明が適用される情報処理装置の概略ブロ
ック図である。まず、第１図を参照して、情報処理装置
の構成について説明する。

情報処理装置１には外部プログラムメモリ２が外付けさ
れている。情報処理装置１は入出力制御回路を構成する
分岐結合部３，４，５．１０およびバッファ１１を含む
。分岐結合部３には入力データパケットが与えられ、こ
の入力データパケットは分岐結合部３によって分岐され
て分岐結合部４または５に与えられる。分岐結合部５は
分岐結合部３から出力された入力データパケットまたは
後述のバッファ１１から与えられるデータパケットのい
ずれかをプログラム制御部６に与える。プログラム制御
部６はノードＮ＃とＧ／Ｃ（Ｇｅｎｅｒａｔ　ｔｏｎ／
Ｃｏ１ｏｒ）とを組合わせたキーコードを複数記憶して
いて、該当するキーコードが入力されると、プログラム
上の行先ノードＮ＃とその行先ノードＮ＃でどのような
処理をするかを示すＴＡＧが対データ検出部７に出力さ
れる。

対データ検出部７はプログラム制御部６から読出された
プログラムデータおよび被処理データに対して対となる
プログラムデータおよび被処理データが入力されたか否
かを判別するものである。

１対のプログラムデータおよび被処理データが対データ
検出部７で検出されかつ生成されたとき、接点８が閉じ
られる。なお、プログラムデータがｎｏｐの場合にも、
対となるべきプログラムデータが不要であるため、接点
８は閉じられる。また、対データ検出部７の出力は外部
プログラムメモリ２にも与えられている。対データ検出
部７から出力されたプログラムデータおよび被処理デー
タは、接点８を介してＡＬＵ９に与えられて演算され、
その演算結果は分岐結合部１０によってバッファ１１ま
たは分岐結合部４に分岐される。バッファ１１に記憶さ
れた演算結果は分岐結合部５を介してプログラム制御部
６に与えられる。

外部プログラムメモリ２は対データ検出部７から出力さ
れたプログラムデータに含まれるＮ＃とＧ／Ｃとをキー
コードとして、次の命令のプログラムデータを読出して
プログラム制御部６にアップロードする。

前述のバッファ１１は外部プログラムメモリ２がプログ
ラムデータを読出してから、ＡＬＵ９の演算結果をプロ
グラム制御部６に与えるための遅延動作を行なうものと
して設けらでいる。なお、外部プログラムメモリ２は、
プログラム制御部６からプログラムデータの初期書込み
（ダウンロード）が可能なように構成されている。

第２図は第１図に示した情報処理装置によって処理され
るプログラムの一例を示す図であり、第３図ないし第１
０図は第１図に示した情報処理装置１によって、第２図
に示したプログラムを実行するときの各部のプログラム
データの変化を示す図である。

次に、第１図ないし第１０図を参照して、情報処理装置
によるプログラム処理の具体的な動作について説明する
。まず、第２図のプログラムから明らかなように、ノー
ドＮ＃Ａに続くプログラムデータは、ノード■でデータ
Ｏのｎｏｐ命令を実行するとともに、ノードＤから与え
られかつノード■でＮＯＰ命令が実行されたデータとノ
ード■で加算命令を実行できるようにプログラム制御部
６に配されることが望まれる。

このために、第３図に示すように、情報処理装置１には
、入力データパケットとして、データ０９ＴＡＧソース
、Ｇ／ＣＯ，Ｎ＃Ａが与えられる。

ここで、ノードＮ＃ＡおよびＧ／Ｃ○の各々の一部を併
せたものがプログラム制御部６の物理アドレスを示して
おり、ＴＡＧソースはノードＮ＃Ａがプログラムデータ
の入力部を指定するものであり、Ｇ／ＣはデータＯがど
の時刻でサンプリングされたデータであるのかを識別す
るための識別子として用いられている。

なお、ノードＮ＃ＡとＧ／ＣＯはプログラム制御部６の
前記物理アドレスを与えるとともに該メモリをアクセス
するためのキーコードとして取扱われている。上述の入
力データパケットは分岐結合部３，５を介してプログラ
ム制御部６に与えられる。プログラム制御部６はノード
Ｎ＃Ａ、Ｇ／ＣＯをキーコードとして、対応するプログ
ラムデータをアクセスする。たとえば、対応するプログ
ラムデータとしてノードＮ＃３．ＴＡＧ＋Ｌがフェッチ
される。

このプログラムデータは、第２図に示すプログラムのノ
ード■における加算の左側入力を与えることを示してい
る。このとき、ノード■におけるｎｏｐ命令を処理する
ために同じデータ０が与えられるので、Ｎ＃Ａ、Ｇ／Ｃ
Ｏのキーコードに対して、予めコピーフラグがプログラ
ム制御部６内で設定されている。そして、プログラム制
御部６によってＮ＃Ａ、Ｇ／Ｃｏのキーコードに対して
、ｎｏｐの命令を示すＮＨ３，ＴＡＧｎｏｐが続けてフ
ェッチされる。

プログラム制御部６はフェッチされたＮａ３゜ＴＡＧ＋
Ｌというプログラムデータに対して、入力データパケッ
トに含まれるＧ／ＣＯとデータＯを付加するとともに、
データが正常にフェッチされたことを示すフラグ０を付
加する。なお、ミスヒツトしたときにはフラグ１が付加
される。対データ検出部７はこのプログラムデータに対
して対となるプログラムデータが既にフェッチされてい
るか否かを判別する。すなわち、第２図に示すノード■
における右側のデータがフェッチされている否かを判別
する。今、ノード■における右側のデータは未だフェッ
チされていないので、対データ検出部７はこのプログラ
ムデータを待機させる。

一方、ノード■におけるｎｏｐ命令のためのプログラム
データは、対となるべきプログラムデータを必要としな
いので、プログラム制御部６はフェッチされたＮＨ３，
ＴＡＧｎｏｐに対して、入力データパケットに含まれる
Ｇ／Ｃｏ、データ０を付加するとともに正常にフェッチ
されたことを示すフラグ０を付加して出力する。また、
プログラム制御部６からプログラムデータがフェッチさ
れたことにより、接点８が閉じられる。したがって、ｎ
ｏｐ命令のためのプログラムデータはＡＬＵ９と外部プ
ログラムメモリ２とに与えられる。

このとき、情報処理装置１には、次の入力データパケッ
トが与えられたものとする。すなわち、次に第２図に示
すノードＢにおける処理を次に行なうためのプログラム
データとして、データ１゜ＴＡＧソース、Ｇ／ＣＯ，Ｎ
＃Ｂが分岐結合部３゜５を介してプログラム制御部６に
与えられる。このプログラムデータは、前述の第３図で
説明したＮ＃Ａとほぼ同じであり、ノード■でデータ１
のｎｏｐ命令を実行し、ノード■において、データ１を
ノードＤから与えられかつノード■でｎｏｐ命令が実行
されたデータと加算することになる。

このために、前述の第３図の説明と同様にして、プログ
ラム制御部６は第４図に示すようにＮ＃Ｂ。

Ｇ／ＣＯを該メモリの物理アドレスおよびキーコードと
して、対応するプログラムデータＮ＃４゜ＴＡＧ＋Ｌを
フェッチする。このプログラムデータは、第２図に示す
プログラムのノード■における加算の左側入力を与える
データである。ノード■におけるｎｏｐ命令を処理する
ために同じプログラムデータ１が与えられるので、プロ
グラム制御部６には、Ｎ＃Ｂ、Ｇ／Ｃｏのキーコードに
対してコピーフラグが予め設定されている。

したがって、同じＮ＃Ｂ、Ｇ／ＣＯをキーコードとする
次のｎｏｐの命令を示すＮａ９．ＴＡＧｎｏｐのプログ
ラムデータが続けてフェッチされる。さらに、プログラ
ム制御部６でフェッチされたＮａ３．ＴＡＧ＋Ｌという
プログラムデータに対して、入力データパケットに含ま
れるＧ／ＣＯとデータ１と正常にフェッチされたことを
示すフラグ０が付加される。そして、対データ検出部７
は、そのプログラムデータに対して、対となるプログラ
ムデータが既にフェッチされているか否かを判別する。

すなわち、第２図に示すノード■における右側のデータ
がフェッチされているか否かを判別するが、未だフェッ
チされていないので、このプログラムデータを待機させ
る。

一方、前述の入力データパケットがプログラム制御部６
に入力されている間に、外部プログラムメモリ２は第３
図に示すように、対データ検出部７から与えられたｎｏ
ｐ命令のためのプログラムデータに含まれるＮ１３．Ｇ
／Ｃｏの組合わせで決まるキーコードに対応するアドレ
スから次の命令を読出す。すなわち、ノード■でｎｏｐ
命令の処理が行なわれたデータをノードＮ＃Ｘに出力す
るために、Ｎ１３．Ｇ／ＣＯ，Ｎ＃ｘ、ＴＡＧシンクを
プログラム制御部６に出力する。

また、ＡＬＵ９にはｎｏｐ命令のためのデータが与えら
れるが、ｎＯｐ命令は何ら演算を行なわないことを示す
命令であるため、このプログラムデータをそのまま出力
する。ｎｏｐ命令のプログラムデータは分岐結合部１０
．バラフッ１１５分岐結合部５を介してプログラム制御
部６に与えられる。

プログラム制御部６には、外部プログラムメモリ２から
読出されたプログラムデータが、バッファ１１を介して
遅延が加えられたプログラムデータのフェッチよりも先
に入力される。したがって、プログラム制御部６は１、
そのプログラムデータに含まれるＮ１３．Ｇ／ＣＯのキ
ーコードに対応するブーグラムデータとして、第５図に
示すように、Ｎ＃ｘ、ＴＡＧシンクをフェッチすること
ができ、続いてバッファ１１を介して与えられるプログ
ラムデータに含まれるＮａ３．Ｇ／ＣＯのキーコードに
対応するプログラムデータであるＮ＃ｙ、ＴＡＧシンク
をフェッチすることができる。

次に、情報処理装置１には、ノードＤのプログラムデー
タとして、第５図に示すように、データ３、ＴＡＧソー
ス、Ｇ／ＣＯ，Ｎ＃Ｄが与えられる。すなわち、ノード
Ｄのプログラムデータは、第２図に示すように、ノード
■でｎｏｐ命令を実行し、ノード■でｉｎｃ　（インク
リメント）命令を実行するものである。このために、プ
ログラム制御部６はこのプログラムデータに含まれるＮ
＃Ｄ、Ｇ／ＣＯをキーコードとして、プログラムデータ
Ｎ＃ｌ、ｎｏｐをフェッチし、同じキーコードＮ＃Ｄ、
Ｇ／ＣＯに対してコピー処理を行なって、対応するプロ
グラムデータＮ＃２．ｉｎｃをフェッチする。すなわち
、プログラム制御部６は、キーコードＮ＃２．ＴＡＧｉ
ｎｃに、入力データパケットに含まれるＧ／ＣＯとデー
タ０とフラグ０を付加して対データ検出部７に出力する
。

これらの処理を実行している間において、外部プログラ
ムメモリ２からはキーコードＮ＃９．Ｇ／ＣＯに対応す
るプログラムデータＮ＃９．Ｇ／ＣＯ，Ｎ＃ｙ、ＴＡＧ
シンクが読出されてプログラム制御部６に与えられる。

このプログラムデータは、第２図に示すノード■でｎｏ
ｐ命令が処理されたデータをノードｙに出力することを
示している。

また、ＡＬＵ９は第５図に示すＮ１３．Ｇ／ＣＯ，ＴＡ
Ｇｎｏｐ、Ｌデータ３．フラグ０のプログラムデータが
ｎｏｐ命令であるため、被処理データを素通りさせ、分
岐結合部１０．バッファ１１、分岐結合部１０を介して
プログラム制御部６に与える。プログラム制御部６は、
第６図に示すようにそのプログラムデータのＮ１３．Ｇ
／ＣＯをキーコードとして、Ｎａ３．ＴＡＧ＋Ｒをフェ
ッチする。そして、プログラム制御部６は、Ｎａ３、Ｇ
／ＣＯ，ＴＡＧ＋Ｒ，データ３．フラグ０からなるプロ
グラムデータを対データ検出部７に与える。

このような命令フェッチが可能となるのは外部プログラ
ムメモリ２が第５図に示すＮ１３．Ｇ／ＣＯ，ＴＡＧｎ
ｏｐ、Ｌデータ３．フラグ０からなるプログラムデータ
のキーコードＮ＃１．Ｇ／ＣＯに基づいて、対応する２
組のプログラムデータ、Ｇ／ＣＯ，Ｎａ３．ＴＡＧ＋Ｒ
，Ｎａ３．ＴＡＧ＋Ｒを連続して読出し、これらの命令
がフェッチされるよりも以前にプログラム制御部６に与
えられるからである。それゆえに、プログラム制御部６
はそのプログラムデータのＮ１３．　Ｇ／ＣＯをキーコ
ードとして、Ｎａ３．ＴＡＧ＋Ｒのデータをもフェッチ
し、Ｎａ３．Ｇ／Ｃｏ、ＴＡＧ＋Ｒ，データ３のプログ
ラムデータを対データ検出部７に与える。

すなわち、対データ検出部７には、第２図に示したノー
ド■の左側の被処理データと、ノード■の右側の被処理
データが与えられたことになる。

前述の第３図で説明したように、ノード■の左側のプロ
グラムデータおよび被処理データは既に対データ検出部
７に与えられており、また、前述の第４図で説明したよ
うに、ノード■の左側のプログラムデータおよび被処理
データが既に対データ検出部７に与えられている。した
がって、対データ検出部７はノード■の２つの被処理デ
ータおよびノード■の２つの被処理データが揃ったこと
を検出し、第７図に示すように、まずＮａ３．Ｇ／Ｃｏ
、ＴＡ（、＋、Ｌデータ０．Ｒデータ３．フラグ０のプ
ログラムデータをＡＬＵ９に与える。応じて、ＡＬＵ９
はノード■における加算のための演算処理を実行する。

さらに、対データ検出部７はＮａ４．Ｇ／ＣＯ，ＴＡＧ
＋、Ｌデータ１．　Ｒデータ３のプログラムデータをＡ
ＬＵ９に与え、ノード■における演算処理を実行させる
。

前述のごとく、ＡＬＵ９はノード■、■の演算処理を行
なった後、第２図に示すように、ノード■、■で１ｓｅ
Ｑ命令を実行する。この１ｓｅｆＬ命令は、整数タイプ
の読出命令である。

次に、１ｓｅｆＬ命令を実行するときに、プログラム制
御部６でハツシュ衝突が生じた場合の動作について説明
する。この例では、Ｎ＃とＧ／Ｃとを組合わせてプログ
ラムデータをフェッチするためのキーコードとした。こ
の場合、Ｎ１３とＮａ３は４ビツトのコードで表わせば
、“０１０１”。

“０１１０”となり、それぞれを識別することは可能で
ある。しかしながら、たとえば上位２ビツトをキーコー
ドとし、下位２ビツトを物理アドレスとして見た場合、
ともに“０１゛であるため同じになる。すなわち、上位
２ビツトをキーコードとして用いた場合には、Ｎ１３．
Ｎａ３を識別することはできない。このために、第２図
に示すノード■で１ｓｅｕ命令を実行した後、ノード■
の１ｓｅＱ命令を実行すると、ＡＬＵ９は次のような処
理を実行する。

すなわち、ＡＬＵ９はノード■の演算を実行すると、第
８図に示すように、バッファ１１にＮ１３、Ｇ／ＣＯ，
データ３の演算結果を出力する。

プログラム制御部６はＮ１３．Ｇ／Ｇｏのキーコードに
対応して、Ｎａ３．ＴＡＧ＊Ｒのデータをフェッチする
。一方、ＡＬＵ９はノード■で１ｓｅｌの演算処理を実
行した後、ノード■で１ｓｅｔの演算処理を実行し、そ
の演算結果であるＮａ３、Ｇ／Ｃｏ、データ４をバッフ
ァ１１に出力する。

ところで、プログラム制御部６は、まず最初の演算結果
のＮ１３．Ｇ／ＣＯをキーコードとして、対応するプロ
グラムデータをフェッチしようとするが、前述のごとく
、プログラム制御部６ではＮ１３とＮａ３との識別がで
きないためにもともとＮ１３．Ｇ／Ｃｏをキーコードと
して外部プログラムメモリ２より与えられたプログラム
データの上にＮａ３．Ｇ／ＣＯをキーコードとして外部
プログラムメモリ２より与えられた次のプログラムデー
タが書込まれており、プログラム制御部６はＮ１３．Ｇ
／ＣＯのキーコードに対応する正常なデータをフェッチ
できず、ミスヒツトを生じる。

このような場合であっても、正常に動作させる必要があ
る。

そこで、この例では、プログラム制御部６はミスヒツト
を生じた場合に、ハツシュ衝突の生じたことを示すため
に、第９図に示すようにプログラムデータにミスヒツト
フラグ３を立てる。対データ検出部７はプログラムデー
タにミスヒツトフラグが立っている場合には、接点８を
閉じない。このため、対データ検出部７から出力された
プログラムデータは外部プログラムメモリ２にのみ与え
られ、ＡＬＵ９には与えられない。

外部プログラムメモリ２は第９図に示すように、対デー
タ検出部７から与えられたプログラムデータのキーコー
ドＮ＃５．Ｇ／ＣＯに基づいて、第１０図に示すように
、ノード■の命令を実行するためのプログラムデータＮ
＃７．Ｇ／ＣＯ，ＴＡＧ＊Ｌを読出すばかりでなく、演
算しようするデータ３．フラグ３も読出す。

すなわち、この例では、プログラム制御部６でミスヒツ
トした場合、外部プログラムメモリ２を直接アクセスし
て、次の命令とともにデータもプログラム制御部６に与
えることを特徴としている。

外部プログラムメモリ２から読出されたノード■のプロ
グラムデータはプログラム制御部６に与えられるが、こ
のプログラムデータにはデータも付加されているので、
ミスヒツトフラグに従ってプログラム制御部６を素通り
し、対データ検出部７に与えられる。対データ検出部７
はそのプログラムデータと対となるべきデータが入力さ
れるまで待機する。外部プログラムメモリ２はノード■
のプログラムデータを直接読出した後、第１０図に示す
ようにノード■のプログラムデータＮ＃６゜Ｇ／ＣＯ，
ＴＡＧＲ，フラグＯがプログラム制御部６に入力される
。

プログラム制御部６はＮａ３．Ｇ／ＣＯをキーコードと
して、Ｎａ３．ＴＡＧ＊Ｒのプログラムデータをフェッ
チする。このプログラムデータは対データ検出部７に与
えられる。対データ検出部７はノード■における演算を
実行するのに必要な２つのデータが揃ったことを検出し
、再び接点８を閉じ、その２つのプログラムデータをＡ
ＬＵ９に与え、演算処理を実行する。

以下、同様の動作を行ない、ノード■の演算結果とノー
ドＣで入力されるプログラムデータに基づいて、ノード
［相］における加算のための演算処理が行なわれ、ノー
ドＵに出力される。

第１１Ａ図および第１１Ｂ図はこの発明の一実施例のプ
ログラム制御部の具体的なブロック図である。

まず、第１１Ａ図および第１１Ｂ図を参照して、外部か
ら入力されたプログラムデータを外部プログラムメモリ
２とメモリアレイ４９とにロードする場合におけるプロ
グラム制御部６の構成とともにその動作について説明す
る。なお、プログラムデータは、外部からシリアルに順
次入力されるが、すべてのプログラムデータが外部プロ
グラムメモリ２にロードされ、そのうちの初期の１にワ
ードのプログラムデータはメモリアレイ４９にもロード
される。

プログラムデータには、ＵＬＤ、ＬＤＩ、ＬＤＸのいず
れかの命令が含まれている。ＵＬＤはアンロードの意味
であり、通常の実行状態を表わしている。ＬＤＩはメモ
リアレイ４９に初期の１にワードのプログラムデータを
ロードせよという命令であり、ＬＤＸは残りのプログラ
ムを外部プログラムメモリ２にロードせよという命令で
ある。

このような命令を含むプログラムデータは入力ポート１
１に与えられる。入力ポート１１は各命令　゛に応じて
、選択信号を経路選択部１３に与える。

また、入力ポート１１は入力されるプログラムデータの
アドレスをデコードし、１にワードのアドレスを検出し
たとき、検出信号を入出力ボート３２に与える。入力ポ
ート１１はプログラムデータを順次データラッチ１２に
与える。データラッチ１２は前段が空き状態になってい
ることに応じてデータをシフトするいわゆるハンドシェ
イクの手法でデータを出力するように構成されており、
以下に述べる各データラッチ１５，１８．２０・・・も
同様にして構成されている。

データラッチ１２から出力されたプログラムデータは経
路選択部１３に与えられる。経路選択部１３は入力ポー
ト１１から与えられた選択信号に応じて、プログラムデ
ータを合流部１４またはデータラ、ツチ３３に選択的に
出力する。すなわち、プログラムデータに含まれる命令
がＵＬＤであれば通常の実行処理を行なうものであるた
め、入力データパケットを合流部１４に出力し、命令が
ＬＤＩまたはＬＤＸであれば、プログラムデータを外部
プログラムメモリ２にロードするために、プログラムデ
ータをデータラッチ３３に出力する。

データラッチ３３はプログラムデータをラッチした後、
そのプログラムデータを入出力ボート３２に与える。入
出力ボート３２はそのプログラムデータを外部に出力し
て、外部プログラムメモリ２に与えるとともに、データ
ラッチ３４にも出力する。なお、入出力ボート３２は入
力ポート１１が１にワードを越えるアドレスを検出した
とき、プログラムデータを外部プログラムメモリ２にの
み出力し、データラッチ３４には出力しない。

なお、外部プログラムメモリ２から読出された命令パケ
ットは入出力ボート３２に与えられる。

データラッチ３４にラッチされたプログラムデータは経
路選択部３５に出力される。経路選択部３５はプログラ
ムデータを分岐部３６または合流部１４に選択的に分岐
するものである。すなわち、キャッシュメモリへアップ
ロードすべきプログラムデータまたは外部からの初期ロ
ードデータが与えられたときには、その入力データパケ
ットを分岐部３６に出力し、外部プログラムメモリ２で
フェッチされたデータパケットが与えられたときには、
合流部１４に分岐させる。

分岐部３６はデータパケットが与えられると、そのデー
タパケットに含まれるＮ＃、Ｇ／Ｃの組合せからなるキ
ーデータを書込アドレス情報としてデータラッチ４２に
ラッチさせ、データパケットに含まれるＮ＃、ＴＡＧか
らなる書込データをデータラッチ３７にラッチさせる。

データラッチ４２にラッチされた書込アドレス情報は次
段のデータラッチ４３にラッチされる。データラッチ４
３にラッチされた書込アドレス情報に基づいて、コピー
アドレス生成部４４によってコピーアドレスが生成され
、Ｇ／ＣおよびＮ＃からなるキーデータが書込データの
一部としてデータラッチ４５にラッチされ、アドレス情
報としてのキーコードはデータラッチ４６にラッチされ
る。

一方、データラッチ３７にラッチされた書込データはデ
ータラッチ３８にラッチされ、この書込データとデータ
ラッチ４５にラッチされている書込データの一部が書込
データラッチ３９にラッチされる。書込データラッチ３
９にラッチされた書込データは書込／読出制御部５０に
与えられる。

一方、データラッチ４６にラッチされた書込アドレス情
報は書込／読出調停制御部４７に与えられる。書込／読
出調停制御部４７には後で説明するが、データラッチ２
０からも読出アドレス情報が与えられる。そして、書込
／読出調停制御部４７は書込アドレス情報と読出アドレ
ス情報のいずれか早く到達した方を選択してデコーダ４
８に与える。書込／読出調停制御部４７は、もし書込ア
ドレス情報が与えられた後、続いて読出アドレス情報が
与えられたときには、書込アドレス情報をデコーダ４８
に出力した後、続出アドレス情報をデコーダ４８に出力
する。デコーダ４８は書込アドレス情報および読出アド
レス情報をそれぞれデコードし、コラムアドレス情報と
ロウアドレス情報をメモリアレイ４９に与える。そして
、メモリアレイ４９には、書込アドレス情報によってア
ドレス指定されたメモリセルに書込データが書込まれる
。

上述の動作により、１にワードのプログラムデータがメ
モリアレイ４９に書込まれ、入力ポート１１が１にワー
ドのアドレスを検出したとき、入出力ボート３２は以後
プログラムデータを外部プログラムメモリ２にのみ出力
し、データラッチ３４には出力しない。それによって、
すべてのプログラムデータが外部プログラムメモリ２に
ロードされる。

次に、実際のプログラム実行手順について説明する。入
力ポート１１には入力データパケットが与えられる。こ
の入力データパケットには、通常の実行状態を表わす命
令ＵＬＤが含まれている。

入力ポート１１は命令ＵＬＤによりアンロードであるこ
とを判別し、経路選択部１３を合流部１４側に切換える
。そして、入力データパケットはデータラッチ１２．経
路選択部１３を介して合流部１４にのみ与えられ、デー
タラッチ３３側には出力されない。合流部１４は次段の
データラッチ１５が空き状態であれば、その入力データ
パケットをデータラッチ１５にラッチさせる。データラ
ッチ１５にラッチされた入力データパケットは分岐部１
６に与えられ、その入力データパケットに含まれるＮ＃
およびＧ／Ｃからなるキーコードとオペランドデータが
分岐され、キーコードはデータラッチ１８にラッチされ
るとともに、モード制御部１７に与えられる。データラ
ッチ２８にラッチされたオペランドデータは、データラ
ッチ２９゜３０および３１に順次伝送される。

モード制御部１７はメモリアレイ４９にロードされた１
にワードのプログラムを読出して、そのプログラムデー
タが正常であるかどうかを判別するためにダンプを行な
うためのダンプモードと、キーコードに基づいて対応す
る命令をメモリアレイ４９から読出す読出モードを設定
するものである。モード制御部１７によって読出モード
が設定されていれば、データラッチ１８にラッチされて
いるキーコードがコピーアドレス生成部１９に与えられ
、そのキーコードに基づく同一のアドレス情報に対して
異なる命令をフェッチするために、コピーアドレスが生
成され、同じアドレス情報が順次データラッチ２０にラ
ッチされる。データラッチ２０にラッチされたアドレス
情報は書込／読出調停制御部４７に与えられるとともに
、データラッチ２１にラッチされる。

書込／読出調停制御部４７はデータラッチ２０から与え
られた読出情報と前述のごとくデータラッチ４６から与
えられる書込アドレス情報のいずれが早く到達したかを
判別し、読出アドレス情報が先に到達していれば、その
アドレス情報をデコーダ４８に与える。デコーダ４８は
その読出アドレス情報をデコードし、メモリアレイ４９
の所定のアドレスを指定する。そして、メモリアレイ４
９の指定されたアドレスから入力データパケットに含ま
れるＮ＃、Ｇ／Ｃに対応する命令のプログラムデ７夕が
読出され、読出デークラッチ４０にラッチされる。この
続出データは命令フェッチ制御論理部２３に与えられる
とともに、データラッチ４１にもラッチされる。

一方、データラッチ２１にラッチされたキーコードはデ
ータラッチ２２にラッチされ、そのラッチ出力が命令フ
ェッチ制御論理部２３に与えられるとともに、データラ
ッチ２４にラッチされる。

命令フェッチ制御論理部２３はデータラッチ２２から与
えられたキーコードと読出データラッチ４０にラッチさ
れているメモリアレイ４９から読出されたキーコードが
一致しているか否かを比較し、一致していることを判別
すれば、そのキーコードに引き続いてメモリアレイ４つ
からプログラムデータを再度読出すかどうかのフラグを
判定し、読出すべきフラグが立っていれば、データラッ
チ４１にラッチされている続出データが出力ポート選択
部２５によって選択され、出力ポート２６に出力される
。また、引き続き読出されたプログラムデータは、出力
ポート選択部２５を介して出力ポート２７に出力される
。

もし、メモリアレイ４９で所定の命令に対するミスヒツ
トによりハツシュ衝突が生じていた場合には、続出デー
クラッチ４０にラッチされている読出キーコードとデー
タラッチ２２にラッチされている入力データパケットに
基づくキーコードとが一致しないので、命令フェッチ制
御論理部２３は不一致信号を出力ポート選択部２５に与
える。

出力ポート選択部２５は不一致信号が与えられたことに
応じて、ハツシュ衝突の生じたことを判別し、データラ
ッチ４１にラッチされている読出データを出力すること
なく、データラッチ２４にラッチされているキーコード
とデータラッチ３１にラッチされているオペランドデー
タを選択して出力ポート２６に出力する。

次に、外部プログラムメモリ２によってフェッチされた
次の命令の実行パケットが入出力ボート３２に与えられ
ると、入出力ボート３２はその実行パケットをデータラ
ッチ３４にラッチさせる。

データラッチ３４にラッチされた実行パケットは経路選
択部３５に与えられる。経路選択部３５は外部プログラ
ムメモリ２からフェッチされた実行パケットであること
をミスヒツトフラグに従って判別すると、その実行パケ
ットを合流部１４に出力し、データラッチ１５にラッチ
させる。分岐部１６はその実行パケットのキーコードと
オペランドデータを分岐し、キーコードをデータラッチ
１８にラッチさせるとともに、オペランドデータをデー
タラッチ２８にラッチさせる。この場合、メモリアレイ
４９からプログラムデータを読出す必要がないので、キ
ーコードはデータラッチ１８゜コピーアドレス生成部１
つ、データラッチ２０゜２１．２２および２４を素通り
して出力ポート選択部２５に与えられ、オペランドデー
タはデータラッチ２８からデータラッチ２９，３０．３
１を素通りして出力ポート選択部２５に与えられる。

そして、出力ポート選択部２５はそのキーコードおよび
オペランドデータを出力ポート２６に出力する。

［発明の効果］ 以上のように、この発明によれば、外部からデータフロ
ープログラムが与えられたときには、そのプログラムを
外部プログラム記憶部にアップロードさせ、外部から実
行パケットが与えられたとキ、ソの実行パケットに含ま
れるアドレス情報に対して、異なる次の命令を２回続け
てキャッシュメモリに対してアクセスし、そのフェッチ
された命令を出力し、もし、キャッシュメモリがミスヒ
ツトした場合には、外部プログラム記憶部に対して次の
命令とともに被処理データをフェッチして出力すること
により、キャッシュプログラムメモリと外部プログラム
メモリとによって命令フェッチを無駄なく効率良く実行
することができる。

【図面の簡単な説明】

第１図はこの発明が適用される情報処理装置の概略ブロ
ック図である。第２図は第１図に示した情報処理装置に
よって処理されるプログラムの一例を示す図である。第
３図ないし第１０図は第１図に示した情報処理装置によ
ってプログラム処理されるときの実行手順を説明するた
めの図である。 第１１．Ａ図および第１１Ｂ図はこの発明の一実施例の
具体的なブロック図である。 図において、１は情報処理装置、２は外部プログラムメ
モリ、６はプログラム制御部、７は対データ検出部、８
は接点、９はＡＬＵ、１１は入力ポート、１２．　１５
．　１８，２０，２１，２２゜２４．２８，２９．３０
．３１．３Ｂ、３４，３７．３８，４１，４２，４３，
４５．４６はデータラッチ、１３．３５は経路選択部、
１４は合流部、１６．３６は分岐部、１９．４４はコピ
ーアドレス生成部、２３は命令フェッチ制御論理部、２
５は出力ポート選択部、２６．２７は出力ポート、３２
は入出力ボート、３９は書込データラッチ、４０は読出
デークラッチ、４７は書込／読出調停制御部、４８はデ
コーダ、４９はメモリアレイ、５０は書込／読出制御部
を示す。 第２図

Claims (1)

1. 【特許請求の範囲】 データフロープログラムを記憶し、実行パケットに応じ
   て命令フェッチを行なうプログラム制御部と、前記プロ
   グラム制御部から対となるプログラムデータおよび被処
   理データが入力されたことを判別する対データ検出部と
   、前記対データ検出部によって対となるプログラムデー
   タおよび被処理データが検出されたことに応じて、その
   プログラムデータおよび被処理データに基づく演算を実
   行する演算処理部と、前記プログラム制御部にプログラ
   ムデータを与える外部プログラム記憶部とを備えた情報
   処理装置において、 前記プログラム制御部は、 外部から実行パケットまたは前記外部プログラム部にロ
   ードするためのデータフロープログラムが与えられる入
   力手段、 前記入力手段に入力されたデータフロープログラムを前
   記外部プログラム記憶部に出力するか、または前記外部
   プログラム記憶部から読出されたデータフロープログラ
   ムを入力するか、あるいは前記外部プログラム記憶部に
   よってフェッチされた実行パケットを入力するかを自律
   的に制御する入出力制御手段、 前記データフロープログラムを記憶し、実行パケットに
   応じて該当するプログラムデータを出力するキャッシュ
   メモリ、 前記入力手段または前記入出力制御手段から入力された
   パケットに含まれるアドレス情報に従って、前記キャッ
   シュメモリをアクセスする第１の制御手段、 前記入力手段または前記入出力制御手段から入力された
   パケットに含まれるアドレス情報に対して、少なくとも
   ２回続けて前記キャッシュメモリをアクセスし、コピー
   情報とともに出力する第２の制御手段、および 前記キャッシュメモリでフェッチされた実行パケットお
   よび前記入出力制御手段から入力された前記外部プログ
   ラム記憶部によってフェッチされた実行パケットを前記
   コピー情報に従って自律的かつ選択的に出力制御する出
   力制御手段を備え、前記キャッシュメモリから読出され
   たデータおよび外部から入力されたパケットデータとの
   比較、照合、判定に基づいてフェッチすることを特徴と
   する、メモリアクセス制御装置。