JPS63133246A - 命令処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 例えば通信制御処理装置における複数のホストとの間に
それぞれ設けられたチャネルインターフェースのように
、メモリとパリティチェック回路と命令処理部とからな
る系においては、従来メモリごとに予備のメモリを付属
せしめておいて、メモリからのプログラムの読み出しに
際しパリティエラーが検出されると、これをオペレータ
に通知し、オペレータの介入によってメモリを切り換え
て、リカバリを行なっていたので、予備のメモリのため
のハードウェア量の増加と、オペレータの介入によるリ
カバリ作業の煩わしさとという点において問題を有して
いた０本発明は、これらの従来の問題点を解決するため
、パリティエラーが発生したとき、他の系のメモリから
自動的に７０グラムをロードして復旧することの可能な
技術について開示している。

［産業上の利用分野］ 本発明は命令処理装置の構成に関するものであって、特
に制御プログラムを格納したメモリを有し、該プログラ
ムを実行することによって制御が行なわれる同一の構成
の系を複数組有する命令処理装置における、パリティエ
ラー発生の際の復旧を自動的に行なうことの可能な構成
に係る。

［従来の技術］ 第２図は従来の命令処理装置の構成の例を示す図であっ
て、１０．２０はそれぞれ処理系を示しており、１１．
１２．２１．２２はメモリ、１３．２３はマルチプレク
サ、１４．２４はパリティチェック回路、１５．２５は
命令処理部を表している。

第２図において、例えば、メモリ１１に制御プログラム
がロードされていて、これを命令処理部１５が読み出し
て実行することにより制御が行なわれているときパリテ
ィチェック回路１４によってパリティエラーが検出され
ると、マルチプレクサ１３によって回路をメモリ１２側
に切り換え、メモリ１２に制御プログラムをロードして
、以降メモリ１２から読み出したプログラムによって制
御が行なわれる。そしてメモリ１１は取り外して良品と
交換する。

［発明が解決しようとする問題点］ 上述したような従来の命令処理装置においては、複数の
命令処理系にそれぞれ予備のメモリを備えているので、
ハードウェア量が増加し装置の経済性が損なわれるとい
う問題点があった。

一方、メモリにおいては、書き込みや読み出しに際して
、何らかの原因による電気的雑音によってデータが変化
することも起こり得るものであって、決定的なメモリの
故障ではなくてもパリティエラーを発生する場合がある
。

このようなときにはパリティエラーを発生したメモリに
ついてその原因を探索しようとしても再現性がなく容易
に発見し得るものではない。

そして、該メモリに再度書き込んだデータは充分信頼し
て使い得るものとなることが多い。

本発明は、このような事情に鑑み、複数の命令処理系ご
とに予備のメモリを備えることなくパリティエラー発生
時に他系のメモリのデータを用いて復旧することが可能
な命令処理装置を提供することを目的としている。

［問題点を解決するための手段］ 本発明によれば上述の目的は、前記特許請求の範囲に記
載のとおり、プログラムを格納したメモリとパリティチ
ェック回路と命令処理部とから成り、該メモリから読み
出した該プログラムの命令ステップについてパリティチ
ェックを行なった後命令を実行する系を複数有する装置
であって、いずれかの系においてメモリからのプログラ
ムの命令ステップの読み出しに際しパリティエラーが発
生したことを、鎖糸のパリティチェック回路から通知を
受けたとき、該系以外の系のメモリの前記プログラムの
命令ステップと同一アドレス位置のプログラムの命令ス
テップを読み出して、これを前記パリティエラーの発生
した系の命令処理部で実行せしめると共に、鎖糸のメモ
リの前記パリティエラーを発生したプログラムの命令ス
テップの位置に書き込む制御回路を系間に設けたことを
特徴とする命令処理装置により達成される。

［天　施　例］ 第１図は本発明の１実施例のブロック図であって、１．
２は命令処理部、３．４はメモリ、５．６はパリティチ
ェック回路、７は制御回路、８．９はそれぞれ命令の処
理系を表している。

第１図において、メモリ３およびメモリ４にはそれぞれ
同一の制御プログラムが格納されていて、通常はそれぞ
れの系ごとにメモリから該制御プログラムがステップご
とに読み出されて、パリティチェック回路でパリティチ
ェックを受けた後、命令処理部で実行されることにより
制御が行なわれている。

そして、例えばパリティチェック回路５において、パリ
ティエラーが検出されると、パリティエラーが発生した
ことが信号Ａによって制…回路７に通知される。

制御回路７は該通知を受けるとメモリ４から該当するア
ドレスのデータ（メモリ３でパリティエラーとなった命
令と同一アドレスのデータ）を読み出して、これを命令
処理部１で実行すると共に、該データをメモリ３の同一
アドレス位置に書き込む。そして、メモリ３、パリティ
チェック回路５、命令処理部１の系による処理を続行す
る。

一方、処理系９において、メモリ４からの命令の読み出
しに際してパリティエラーが発生した場合は、信号Ｂに
よって制御回路７に知らされ該制御回路７がメモリ３の
該当するアドレスから読み出したデータ（命令）を命令
処理部２に送って、命令処理部２がこれを実行すること
によって処理を継続すると共に、制御回路７は該データ
をメモリ４の同一アドレスに書き込む。

以降メモリ４、パリティチェック回路１５、命令処理部
２の系によって処理が続けられる。

［発明の効果］ 以上説明したように本発明の命令処理装置によれば、従
来のように複数の命令処理系のそれぞれに予備のメモリ
を設ける必要がないから、ハードウェア量が減少して、
装置と経済的なものと成し得る利点を有する。

また、パリティエラーが発生したときの、他の系のメモ
リかｊ５の命令の読み出しや、これ分パリティエラーを
発生した側のメモリへ書き込む動作は、総て制御回路に
よって自動的に行なわれるので、操作者の介入を必要と
せず、復旧が迅速に行なわれるという利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
の命令処理装置の構成の例を示す図である。 １．２・・・・・・命令処理部、３．４・・・・・・メ
モリ、５．６・・・・・・パリティチェック回路　７・
・・・・・制御回路、８．９・・・・・・命令の処理系
代理人　弁理士　井　桁　貞　− キ　／　図

Claims (1)

1. 【特許請求の範囲】 プログラムを格納したメモリとパリティチェック回路と
   命令処理部とから成り、該メモリから読み出した該プロ
   グラムの命令ステップについてパリティチェックを行な
   った後命令を実行する系を複数有する装置であって、 いずれかの系においてメモリからのプログラムの命令ス
   テップの読み出しに際しパリティエラーが発生したこと
   を、該系のパリティチェック回路から通知を受けたとき
   、該系以外の系のメモリの前記プログラムの命令ステッ
   プと同一アドレス位置のプログラムの命令ステップを読
   み出して、これを前記パリティエラーの発生した系の命
   令処理部で実行せしめると共に、該系のメモリの前記パ
   リティエラーを発生したプログラムの命令ステップの位
   置に書き込む制御回路を系間に設けたことを特徴とする
   命令処理装置。