JP2674894B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JP2674894B2 JP2674894B2 JP3080506A JP8050691A JP2674894B2 JP 2674894 B2 JP2674894 B2 JP 2674894B2 JP 3080506 A JP3080506 A JP 3080506A JP 8050691 A JP8050691 A JP 8050691A JP 2674894 B2 JP2674894 B2 JP 2674894B2
- Authority
- JP
- Japan
- Prior art keywords
- storage unit
- control storage
- register
- bit error
- ecc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Hardware Redundancy (AREA)
- Detection And Correction Of Errors (AREA)
- Retry When Errors Occur (AREA)
Description
【０００１】
【産業上の利用分野】本発明は制御記憶部を持ちマイク
ロ命令を制御する情報処理装置に係わり、特にＥＣＣ
（Error Correcting Code） チェックを行い制御記憶部
を訂正する回路を有する情報処理装置に関するものであ
る。
ロ命令を制御する情報処理装置に係わり、特にＥＣＣ
（Error Correcting Code） チェックを行い制御記憶部
を訂正する回路を有する情報処理装置に関するものであ
る。
【０００２】
【従来の技術】従来、この種の情報処理装置は、制御記
憶部を１つしか持たず、ＥＣＣ１ビットエラーが発生す
る毎に制御記憶部を訂正する回路を持っているのみとな
っていた。
憶部を１つしか持たず、ＥＣＣ１ビットエラーが発生す
る毎に制御記憶部を訂正する回路を持っているのみとな
っていた。
【０００３】
【発明が解決しようとする課題】上述した従来の情報処
理装置では、ＥＣＣ１ビットエラーが多発するようなケ
ース、例えば、１ビット固定障害のケースでは、ＥＣＣ
１ビットエラー毎に制御記憶部の訂正動作を行うため、
マイクロ命令の実行が遅くなるという課題があった。
理装置では、ＥＣＣ１ビットエラーが多発するようなケ
ース、例えば、１ビット固定障害のケースでは、ＥＣＣ
１ビットエラー毎に制御記憶部の訂正動作を行うため、
マイクロ命令の実行が遅くなるという課題があった。
【０００４】
【課題を解決するための手段】本発明の情報処理装置
は、現在実行している制御記憶部のアドレスを格納する
アドレスレジスタと、現在実行しているマイクロ命令を
格納するリードレジスタと、マイクロ命令を保持する上
記制御記憶部と、上記アドレスレジスタと上記リードレ
ジスタから次に実行すべきマイクロ命令の上記制御記憶
部のアドレスを生成するアドレス生成回路と、上記リー
ドレジスタのチェックを行うＥＣＣチェック回路と、こ
のＥＣＣチェック回路がＥＣＣ１ビットエラーを検出し
たとき上記リードレジスタの内容を訂正し上記制御記憶
部に再度設定し直す訂正回路を具備する情報処理装置に
おいて、上記制御記憶部を第１の制御記憶部と第２の制
御記憶部の２つで構成し、かつ上記ＥＣＣチェック回路
よりＥＣＣ１ビットエラーを検出したときこのＥＣＣ１
ビットエラーのカウント数を保持するカウントレジスタ
と、このカウントレジスタの値をカウントアップする加
算器と、上記カウントレジスタがオーバーフローしたと
き反転し上記第１の制御記憶部と上記第２の制御記憶部
を切り換えるオーバーフローフリップフロップと、立ち
上げ時に制御記憶部のＥＣＣ１ビットエラー数をカウン
トし、第１の制御記憶部と第２の制御記憶部のＥＣＣ１
ビットエラーのカウントを比較するコンペア回路とを備
えてなるものである。また、本発明の別の発明による情
報処理装置は、上記のものにおいて、パワーオフ状態で
もオーバーフローフリップフロップに電源が供給される
補助電源を備え、立ち上げ時以前に使用していた制御記
憶部を使用するようにしたものである。
は、現在実行している制御記憶部のアドレスを格納する
アドレスレジスタと、現在実行しているマイクロ命令を
格納するリードレジスタと、マイクロ命令を保持する上
記制御記憶部と、上記アドレスレジスタと上記リードレ
ジスタから次に実行すべきマイクロ命令の上記制御記憶
部のアドレスを生成するアドレス生成回路と、上記リー
ドレジスタのチェックを行うＥＣＣチェック回路と、こ
のＥＣＣチェック回路がＥＣＣ１ビットエラーを検出し
たとき上記リードレジスタの内容を訂正し上記制御記憶
部に再度設定し直す訂正回路を具備する情報処理装置に
おいて、上記制御記憶部を第１の制御記憶部と第２の制
御記憶部の２つで構成し、かつ上記ＥＣＣチェック回路
よりＥＣＣ１ビットエラーを検出したときこのＥＣＣ１
ビットエラーのカウント数を保持するカウントレジスタ
と、このカウントレジスタの値をカウントアップする加
算器と、上記カウントレジスタがオーバーフローしたと
き反転し上記第１の制御記憶部と上記第２の制御記憶部
を切り換えるオーバーフローフリップフロップと、立ち
上げ時に制御記憶部のＥＣＣ１ビットエラー数をカウン
トし、第１の制御記憶部と第２の制御記憶部のＥＣＣ１
ビットエラーのカウントを比較するコンペア回路とを備
えてなるものである。また、本発明の別の発明による情
報処理装置は、上記のものにおいて、パワーオフ状態で
もオーバーフローフリップフロップに電源が供給される
補助電源を備え、立ち上げ時以前に使用していた制御記
憶部を使用するようにしたものである。
【０００５】
【作用】本発明においては、ＥＣＣ１ビットエラーがあ
る一定値以上の回数が発生すると制御記憶部を切り換
え、また、以前パワーオン状態で動作していた実績のあ
る制御記憶部で動作し、さらに、立ち上げ時２つの制御
記憶部のＥＣＣ１ビットエラーをチェックしＥＣＣ１ビ
ットエラーの少ない制御記憶部で動作する。
る一定値以上の回数が発生すると制御記憶部を切り換
え、また、以前パワーオン状態で動作していた実績のあ
る制御記憶部で動作し、さらに、立ち上げ時２つの制御
記憶部のＥＣＣ１ビットエラーをチェックしＥＣＣ１ビ
ットエラーの少ない制御記憶部で動作する。
【０００６】
【実施例】図１は本発明の一実施例を示したブロック図
である。この図１において、１，２はマイクロ命令を保
持する制御記憶部、３は現在実行している制御記憶部の
アドレスを格納するアドレスレジスタ、４は現在実行し
ているマイクロ命令を格納するリードレジスタ、５はア
ドレスレジスタ３とリードレジスタ４から実行すべきマ
イクロ命令の制御記憶部のアドレスを生成するアドレス
生成回路、６はリードレジスタ４のチェックを行うＥＣ
Ｃチェック回路、７はこのＥＣＣチェック回路６がＥＣ
Ｃ１ビットエラーを検出したときリードレジスタ４の内
容を訂正し制御記憶部に再度設定し直す訂正回路、８は
ＥＣＣチェック回路６より１ビットエラーを検出したと
きこのＥＣＣ１ビットエラーのカウント数を保持するカ
ウントレジスタ、９はこのカウントレジスタ８の値をカ
ウントアップする加算器、１０はカウントレジスタ８が
オーバーフローしたとき反転し制御記憶部１と制御記憶
部２を切り換えるオーバーフローフリップフロップ、１
１はパワーオフ状態でもオーバーフローフリップフロッ
プ１０に電源が供給される補助電源、１２は立ち上げ時
制御記憶部のＥＣＣ１ビットエラー数をカウントし、制
御記憶部１と制御記憶部２のＥＣＣ１ビットエラーのカ
ウントを比較するコンペア回路である。
である。この図１において、１，２はマイクロ命令を保
持する制御記憶部、３は現在実行している制御記憶部の
アドレスを格納するアドレスレジスタ、４は現在実行し
ているマイクロ命令を格納するリードレジスタ、５はア
ドレスレジスタ３とリードレジスタ４から実行すべきマ
イクロ命令の制御記憶部のアドレスを生成するアドレス
生成回路、６はリードレジスタ４のチェックを行うＥＣ
Ｃチェック回路、７はこのＥＣＣチェック回路６がＥＣ
Ｃ１ビットエラーを検出したときリードレジスタ４の内
容を訂正し制御記憶部に再度設定し直す訂正回路、８は
ＥＣＣチェック回路６より１ビットエラーを検出したと
きこのＥＣＣ１ビットエラーのカウント数を保持するカ
ウントレジスタ、９はこのカウントレジスタ８の値をカ
ウントアップする加算器、１０はカウントレジスタ８が
オーバーフローしたとき反転し制御記憶部１と制御記憶
部２を切り換えるオーバーフローフリップフロップ、１
１はパワーオフ状態でもオーバーフローフリップフロッ
プ１０に電源が供給される補助電源、１２は立ち上げ時
制御記憶部のＥＣＣ１ビットエラー数をカウントし、制
御記憶部１と制御記憶部２のＥＣＣ１ビットエラーのカ
ウントを比較するコンペア回路である。
【０００７】そして、補助電源１１を設けることによ
り、立ち上げ時以前に使用していた制御記憶部を使用す
るように構成されている。また、コンペア回路１２を設
けることにより、立ち上げ時ＥＣＣ１ビットエラーをチ
ェックしＥＣＣ１ビットエラーの少ない制御記憶部を使
用するように構成されている。
り、立ち上げ時以前に使用していた制御記憶部を使用す
るように構成されている。また、コンペア回路１２を設
けることにより、立ち上げ時ＥＣＣ１ビットエラーをチ
ェックしＥＣＣ１ビットエラーの少ない制御記憶部を使
用するように構成されている。
【０００８】つぎにこの図１に示す実施例の動作を説明
する。まず、制御記憶部１は情報処理装置を制御するマ
イクロ命令が保持され、アドレスレジスタ３とリードレ
ジスタ４からアドレス生成回路５により制御記憶部１の
アドレスが指定される。制御記憶部２は制御記憶部１と
同一であり、やはりマイクロ命令が保持される。そし
て、アドレスレジスタ３は現在実行している制御記憶部
１または制御記憶部２のアドレスが格納され、リードレ
ジスタ４は現在実行しているマイクロ命令が格納され
る。アドレス生成回路５は、アドレスレジスタ３とリー
ドレジスタ４とから次に実行すべきアドレスを生成す
る。ＥＣＣチェック回路６は、ＥＣＣ１ビットエラーを
検出するとカウントレジスタ８と、オーバーフローフリ
ップフロップ１０のセットタイミングを発生し加算器９
によりＥＣＣ１ビットエラーのカウント数がカウントレ
ジスタ８に格納される。
する。まず、制御記憶部１は情報処理装置を制御するマ
イクロ命令が保持され、アドレスレジスタ３とリードレ
ジスタ４からアドレス生成回路５により制御記憶部１の
アドレスが指定される。制御記憶部２は制御記憶部１と
同一であり、やはりマイクロ命令が保持される。そし
て、アドレスレジスタ３は現在実行している制御記憶部
１または制御記憶部２のアドレスが格納され、リードレ
ジスタ４は現在実行しているマイクロ命令が格納され
る。アドレス生成回路５は、アドレスレジスタ３とリー
ドレジスタ４とから次に実行すべきアドレスを生成す
る。ＥＣＣチェック回路６は、ＥＣＣ１ビットエラーを
検出するとカウントレジスタ８と、オーバーフローフリ
ップフロップ１０のセットタイミングを発生し加算器９
によりＥＣＣ１ビットエラーのカウント数がカウントレ
ジスタ８に格納される。
【０００９】つぎに、ＥＣＣ１ビットエラーが検出され
制御記憶部を切り換える動作について説明する。ＥＣＣ
１ビットエラーはＥＣＣチェック回路６で検出される毎
に加算器９により回数がカウントアップされカウントレ
ジスタ８に格納される。このカウントレジスタ８がカウ
ントアップしＥＣＣ１ビットエラーがある一定値以上を
越えたとき、オーバーフローフリップフロップ１０が今
まで持っていた値を反転する。このオーバーフローフリ
ップフロップ１０は制御記憶部１，２の切り換えに使用
される。例えば、制御記憶部１で動作しているとき、あ
る一定値以上のＥＣＣ１ビットエラーが検出されると、
オーバーフローフリップフロップ１０により制御記憶部
２に切り換わり動作する。また、オーバーフローフリッ
プフロップ１０の状態をパワーオフ状態でも保持してお
くための補助電源１１を持ち、パワーオン状態となった
とき、以前パワーオン状態で動作していた制御記憶部で
動作する。また、立ち上げ時において、制御記憶部１と
制御記憶部２のＥＣＣ１ビットエラー数をカウントし、
ＥＣＣ１ビットエラーのカウント数を比較を行うための
コンペア回路１２を持ち、オーバーフローフリップフロ
ップ１０に少ない方の制御記憶部で動作するようセット
する。
制御記憶部を切り換える動作について説明する。ＥＣＣ
１ビットエラーはＥＣＣチェック回路６で検出される毎
に加算器９により回数がカウントアップされカウントレ
ジスタ８に格納される。このカウントレジスタ８がカウ
ントアップしＥＣＣ１ビットエラーがある一定値以上を
越えたとき、オーバーフローフリップフロップ１０が今
まで持っていた値を反転する。このオーバーフローフリ
ップフロップ１０は制御記憶部１，２の切り換えに使用
される。例えば、制御記憶部１で動作しているとき、あ
る一定値以上のＥＣＣ１ビットエラーが検出されると、
オーバーフローフリップフロップ１０により制御記憶部
２に切り換わり動作する。また、オーバーフローフリッ
プフロップ１０の状態をパワーオフ状態でも保持してお
くための補助電源１１を持ち、パワーオン状態となった
とき、以前パワーオン状態で動作していた制御記憶部で
動作する。また、立ち上げ時において、制御記憶部１と
制御記憶部２のＥＣＣ１ビットエラー数をカウントし、
ＥＣＣ１ビットエラーのカウント数を比較を行うための
コンペア回路１２を持ち、オーバーフローフリップフロ
ップ１０に少ない方の制御記憶部で動作するようセット
する。
【００１０】
【発明の効果】以上説明したように本発明の情報処理装
置は、ＥＣＣ１ビットエラーがある一定値以上の回数が
発生すると制御記憶部を切り換える。また、以前パワー
オン状態で動作していた実績のある制御記憶部で動作す
る。また、立ち上げ時、２つの制御記憶部のＥＣＣ１ビ
ットエラーをチェックしＥＣＣ１ビットエラーの少ない
制御記憶部で動作する。したがって、制御記憶部のＥＣ
Ｃ１ビットエラーの訂正を少なくし、高信頼な情報処理
装置を実現することができる効果がある。
置は、ＥＣＣ１ビットエラーがある一定値以上の回数が
発生すると制御記憶部を切り換える。また、以前パワー
オン状態で動作していた実績のある制御記憶部で動作す
る。また、立ち上げ時、２つの制御記憶部のＥＣＣ１ビ
ットエラーをチェックしＥＣＣ１ビットエラーの少ない
制御記憶部で動作する。したがって、制御記憶部のＥＣ
Ｃ１ビットエラーの訂正を少なくし、高信頼な情報処理
装置を実現することができる効果がある。
【図１】本発明の一実施例を示したブロック図である。
１，２ 制御記憶部 ３ アドレスレジスタ ４ リードレジスタ ５ アドレス生成回路 ６ ＥＣＣチェック回路 ７ 訂正回路 ８ カウントレジスタ ９ 加算器 １０ オーバーフローフリップフロップ １１ 補助電源 １２ コンペア回路
Claims (2)
- 【請求項１】 現在実行している制御記憶部のアドレス
を格納するアドレスレジスタと、現在実行しているマイ
クロ命令を格納するリードレジスタと、マイクロ命令を
保持する前記制御記億部と、前記アドレスレジスタと前
記リードレジスタから次に実行すべきマイクロ命令の前
記制御記憶部のアドレスを生成するアドレス生成回路
と、前記リードレジスタのチェックを行うＥＣＣチェッ
ク回路と、このＥＣＣチェック回路がＥＣＣ１ビットエ
ラーを検出したとき前記リードレジスタの内容を訂正し
前記制御記憶部に再度設定し直す訂正回路を具備する情
報処理装置において、 前記制御記憶部を第１の制御記憶部と第２の制御記憶部
の２つで構成し、かつ前記ＥＣＣチェック回路よりＥＣ
Ｃ１ビットエラーを検出したときこのＥＣＣ１ビットエ
ラーのカウント数を保持するカウントレジスタと、 このカウントレジスタの値をカウントアップする加算器
と、 前記カウントレジスタがオーバーフローしたとき反転し
前記第１の制御記憶部と前記第２の制御記憶部を切り換
えるオーバーフローフリップフロップと、 立ち上げ時に制御記憶部のＥＣＣ１ビットエラー数をカ
ウントし、第１の制御記憶部と第２の制御記憶部のＥＣ
Ｃ１ビットエラーのカウントを比較するコンペア回路と
を備え、 立ち上げ時にＥＣＣ１ビットエラーをチェッタしＥＣＣ
１ビットエラーの少ない制御記憶部を使用するようにし
た ことを特徴とする情報処理装置。 - 【請求項２】 請求項１記載の情報処理装置において、 パワーオフ状態でもオーバーフローフリップフロップに
電源が供給される補助電源を備え、 立ち上げ時以前に使用していた制御記憶部を使用するよ
うにしたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080506A JP2674894B2 (ja) | 1991-03-20 | 1991-03-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080506A JP2674894B2 (ja) | 1991-03-20 | 1991-03-20 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04293130A JPH04293130A (ja) | 1992-10-16 |
| JP2674894B2 true JP2674894B2 (ja) | 1997-11-12 |
Family
ID=13720202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080506A Expired - Lifetime JP2674894B2 (ja) | 1991-03-20 | 1991-03-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674894B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222355A (ja) * | 1988-03-01 | 1989-09-05 | Fujitsu Ltd | 制御メモリ修正方式 |
| JPH0792763B2 (ja) * | 1988-11-16 | 1995-10-09 | 日本電気株式会社 | 障害処理方式 |
| JPH02310753A (ja) * | 1989-05-26 | 1990-12-26 | Nec Eng Ltd | マイクロプログラム制御装置 |
-
1991
- 1991-03-20 JP JP3080506A patent/JP2674894B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04293130A (ja) | 1992-10-16 |
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