JPS62135946A - バスチエツク方式 - Google Patents
バスチエツク方式Info
- Publication number
- JPS62135946A JPS62135946A JP60275909A JP27590985A JPS62135946A JP S62135946 A JPS62135946 A JP S62135946A JP 60275909 A JP60275909 A JP 60275909A JP 27590985 A JP27590985 A JP 27590985A JP S62135946 A JPS62135946 A JP S62135946A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- comparing
- address
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はマイクロブロレッ１すとメモリ・入出力間のア
ドレスバス及びデータバスのバスチェック方式に関する
ものである。
ドレスバス及びデータバスのバスチェック方式に関する
ものである。
［発明の技術的背崇どその問題点］
従来のバスチェック方式は、パリディーを１ビット付け
るか、又はバスのチェックをしないことが一般的であっ
た。
るか、又はバスのチェックをしないことが一般的であっ
た。
パリティ一方式〇は、１ピッ１〜誤りの検出である。こ
のため、アドレス及びデータの正当性のチェックが十分
にできない欠点があった。
のため、アドレス及びデータの正当性のチェックが十分
にできない欠点があった。
［発明の目的］
本発明は上記問題点を解決するためになされたものであ
り、誤動作を防止するバスチェック方式を提供すること
を目的としている。
り、誤動作を防止するバスチェック方式を提供すること
を目的としている。
［発明の概要］
本発明では、マイクロプロセッサのアドレスバス及びデ
ータバスのチェックをするために、マイクロプロセッサ
側にデータの比較回路と比較結果をマイクロプロセッサ
に通知する回路と、メモリ・入出力側にアドレス及びデ
ータの比較回路と比較結果をマイクロプロセッサに通知
させる回路とを夫々備えることにより、これらの比較エ
ラーが発生した時の再実行指令をマイクロプロセッサに
通知し、マイクロプロセッサは比較エラーを通知される
と、エラーを発生した命令を再実行する。
ータバスのチェックをするために、マイクロプロセッサ
側にデータの比較回路と比較結果をマイクロプロセッサ
に通知する回路と、メモリ・入出力側にアドレス及びデ
ータの比較回路と比較結果をマイクロプロセッサに通知
させる回路とを夫々備えることにより、これらの比較エ
ラーが発生した時の再実行指令をマイクロプロセッサに
通知し、マイクロプロセッサは比較エラーを通知される
と、エラーを発生した命令を再実行する。
し発明の実施例］
■実施例の構成
本発明の構成を第１図に、又、エラー検出のタイムヂャ
ートを第２図に、更にエラー検出時のソフト処理のフロ
ーヂャ−１〜を第３図に示す。
ートを第２図に、更にエラー検出時のソフト処理のフロ
ーヂャ−１〜を第３図に示す。
第１図について説明する。１はＨＰＵ（ＨＰｌｌとはマ
イクロプロセッサとその周辺回路の総称とづ−る。
イクロプロセッサとその周辺回路の総称とづ−る。
以下ＨＰＵとする）回路、２はＨＰＵ側コシコンベアン
ベアとは比較であり、以下＝１ンペアどする）タイミン
グ回路、３はＩｌｏ （Ｉｌｏとはメモリ・入出力の
総称とする。以下Ｔ１０と−りる）側＝１ンペアタイミ
ング回路、４はコンベア回路、５はバッファ回路、６は
双方向バッファ回路を示す。
ベアとは比較であり、以下＝１ンペアどする）タイミン
グ回路、３はＩｌｏ （Ｉｌｏとはメモリ・入出力の
総称とする。以下Ｔ１０と−りる）側＝１ンペアタイミ
ング回路、４はコンベア回路、５はバッファ回路、６は
双方向バッファ回路を示す。
■実施例の作用
本発明は、第１図のパスチェックのブロックに示され、
本発明の動作について作用を説明する。
本発明の動作について作用を説明する。
ＨＰＵ回路１はアドレス、データコントロール信号を発
生し、Ｈ１’Ｕ側コンベアタイミング回路２と１１０側
コンベアタイミング回路３にアドレスバス又はデータバ
スのリーンプルタイミングとアドレス及びデータのラッ
チとコンベアのタイミングを作成する。ＨＰＵ側コシコ
ンベアタイミング回路２３より、コンベア回路４を起動
し、アドレス及びデータの比較チェックする。そして、
不一致ならばＭＰ１１回路１にエラー割込みを発生する
。
生し、Ｈ１’Ｕ側コンベアタイミング回路２と１１０側
コンベアタイミング回路３にアドレスバス又はデータバ
スのリーンプルタイミングとアドレス及びデータのラッ
チとコンベアのタイミングを作成する。ＨＰＵ側コシコ
ンベアタイミング回路２３より、コンベア回路４を起動
し、アドレス及びデータの比較チェックする。そして、
不一致ならばＭＰ１１回路１にエラー割込みを発生する
。
第２図は、第１図の動作のタイミングを示す。
第２図において、アドレス及びデータのサンプリングの
タイミングにより、アドレスのラッチを行ない、＝１ン
ペア回路４によりバッファ回路５同士のアドレスを比較
し、その結果、不一致の時にはエラー発生どしてＨＰＵ
に割込みをかけ、再度エラーを発生した命令を再実行す
る。
タイミングにより、アドレスのラッチを行ない、＝１ン
ペア回路４によりバッファ回路５同士のアドレスを比較
し、その結果、不一致の時にはエラー発生どしてＨＰＵ
に割込みをかけ、再度エラーを発生した命令を再実行す
る。
第３図は、第１図でエラー検出により起動される割込み
処理のフローチャートである。即ち、エラー割込みによ
り起動し、ステップ３１でエラー回数をチェックし、ス
テップ３２にてエラー回数が１回目であれば、ステップ
３３にてエラー発生アドレスをセーブし、ステップ３４
にてエラー発生アドレスに分岐する。又、ステップ３２
にてエラー発生回数が１回目でなりればステップ３５へ
移って前回発生したアドレスと同じか否かをチェックし
、これが同じであって、かつｎ回目であればステップ３
８へ移って重故障と判定する。
処理のフローチャートである。即ち、エラー割込みによ
り起動し、ステップ３１でエラー回数をチェックし、ス
テップ３２にてエラー回数が１回目であれば、ステップ
３３にてエラー発生アドレスをセーブし、ステップ３４
にてエラー発生アドレスに分岐する。又、ステップ３２
にてエラー発生回数が１回目でなりればステップ３５へ
移って前回発生したアドレスと同じか否かをチェックし
、これが同じであって、かつｎ回目であればステップ３
８へ移って重故障と判定する。
」−２説明により、アドレス及びデータの正当性の検出
が十分にでき、又、マイクロプロセッサへの入力データ
とＩｌｏへのデータ出力の誤入力、誤出力を未然に防止
することが出来、又、命令の再実行により装置どしての
処理をスピーディ−に回復実行することが出来る。
が十分にでき、又、マイクロプロセッサへの入力データ
とＩｌｏへのデータ出力の誤入力、誤出力を未然に防止
することが出来、又、命令の再実行により装置どしての
処理をスピーディ−に回復実行することが出来る。
上記実施例でマイクロプロセッサの内部バスのハードウ
ェアについて構成しているが、これに限定されるもので
はなく、マルチマイコン化におけるマルチパスなどのバ
スのチェックに−ｂ適用できる。
ェアについて構成しているが、これに限定されるもので
はなく、マルチマイコン化におけるマルチパスなどのバ
スのチェックに−ｂ適用できる。
［発明の効果］
以上説明した如く、本発明によれば瞬時性の不良に対し
プログラムメモリの誤入力、Ｉｌｏへの誤出力、命令語
の誤りなどを未然に防止することが出来る。
プログラムメモリの誤入力、Ｉｌｏへの誤出力、命令語
の誤りなどを未然に防止することが出来る。
第１図は本発明によるパスチェック方式を説明する一実
施例の構成図、第２図は第１図の実施例によるバスチェ
ックのタイミングチャート、第３図は第１図の実施例に
Ｊ、るエラー発生時のソフトウェアのフローチャートで
ある。 １・・・ Ｈ同回路 ２・・・ＨＰＵ側コシコンベアタイミング回路３・Ｉ１
０側］ンペアタイミング回路４・・・コンベア回路
５・・・バッファ回路６・・・双方向バッファ回路
施例の構成図、第２図は第１図の実施例によるバスチェ
ックのタイミングチャート、第３図は第１図の実施例に
Ｊ、るエラー発生時のソフトウェアのフローチャートで
ある。 １・・・ Ｈ同回路 ２・・・ＨＰＵ側コシコンベアタイミング回路３・Ｉ１
０側］ンペアタイミング回路４・・・コンベア回路
５・・・バッファ回路６・・・双方向バッファ回路
Claims (1)
- マイクロプロセッサ応用装置のバスチェック方式におい
て、マイクロプロセッサ側及びメモリ・入出力側に比較
回路を設けてアドレスバス及びデータバスの各データを
比較し、前記比較結果が不一致である時、エラー発生し
た命令の再実行を指令することを特徴とするバスチェッ
ク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275909A JPS62135946A (ja) | 1985-12-10 | 1985-12-10 | バスチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60275909A JPS62135946A (ja) | 1985-12-10 | 1985-12-10 | バスチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62135946A true JPS62135946A (ja) | 1987-06-18 |
Family
ID=17562118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60275909A Pending JPS62135946A (ja) | 1985-12-10 | 1985-12-10 | バスチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62135946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01237860A (ja) * | 1988-03-18 | 1989-09-22 | Hitachi Ltd | データ転送制御方式 |
-
1985
- 1985-12-10 JP JP60275909A patent/JPS62135946A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01237860A (ja) * | 1988-03-18 | 1989-09-22 | Hitachi Ltd | データ転送制御方式 |
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