JPH02159643A - Ｃｐｕ監視回路 - Google Patents
Ｃｐｕ監視回路Info
- Publication number
- JPH02159643A JPH02159643A JP63313728A JP31372888A JPH02159643A JP H02159643 A JPH02159643 A JP H02159643A JP 63313728 A JP63313728 A JP 63313728A JP 31372888 A JP31372888 A JP 31372888A JP H02159643 A JPH02159643 A JP H02159643A
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- 238000012544 monitoring process Methods 0.000 title claims abstract description 28
- 238000001514 detection method Methods 0.000 abstract description 9
- 230000005856 abnormality Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＰ Ｕ （Ｃｅｎｔｒａｌ Ｐｒｏｃｅ
ｓｓｉｎｇＬｌｎｉｔ）を備えたシステムにおいて、前
記ＣＰＵのプログラム処理上の障害を監視する機能をも
ったＣＰＵ監視回路に関するものである。
ｓｓｉｎｇＬｌｎｉｔ）を備えたシステムにおいて、前
記ＣＰＵのプログラム処理上の障害を監視する機能をも
ったＣＰＵ監視回路に関するものである。
（従来の技術）
第２図は従来のＣＰＵ監視回路を示す回路図であり、図
中、１はＣＰＵ、２はＣＰＵＩが出力するアドレス信号
、３はデータ信号、４はライト信号、５はリード信号、
６はＣＰＵＩからのアドレス信号をデコードするデコー
ダ、７はＲＡ Ｍ （Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅ
ｍｏｒｙ）、８はＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅ
ｍｏｒｙ）、９．１０はそれぞれデコーダ６が出力する
第１選択信号または第２選択信号、１１はＣＰＵ １の
プログラム処理上の障害を検出するＭ Ｇ Ｅ （Ｍｅ
ｍｏｒｙ Ｇｕａｒｄ Ｅｒｒｏｒ）検出部、１２はこ
のＭＧＥ検出部１１が出力する障害検出信号である。
中、１はＣＰＵ、２はＣＰＵＩが出力するアドレス信号
、３はデータ信号、４はライト信号、５はリード信号、
６はＣＰＵＩからのアドレス信号をデコードするデコー
ダ、７はＲＡ Ｍ （Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅ
ｍｏｒｙ）、８はＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅ
ｍｏｒｙ）、９．１０はそれぞれデコーダ６が出力する
第１選択信号または第２選択信号、１１はＣＰＵ １の
プログラム処理上の障害を検出するＭ Ｇ Ｅ （Ｍｅ
ｍｏｒｙ Ｇｕａｒｄ Ｅｒｒｏｒ）検出部、１２はこ
のＭＧＥ検出部１１が出力する障害検出信号である。
次に第３図のタイムチャートを参照し、上記従来技術の
動作について説明する。いま、ＣＰＵ １がＲＯＭ８を
アクセスする場合を想定すると、ＣＰＵＩはこのＲＯＭ
８をアドレスするためのアドレス信号２を出力し、該ア
ドレス信号２をデコーダ６、ＲＡＭ７、ＲＯＭ８に与え
る。このためデコーダ６は前記アドレス信号２をデコー
ドし、ＲＯＭ８を指定する第１選択信号９を出力し、そ
れをＲＯＭ８、ＭＧＥ検出部１１に与える。
動作について説明する。いま、ＣＰＵ １がＲＯＭ８を
アクセスする場合を想定すると、ＣＰＵＩはこのＲＯＭ
８をアドレスするためのアドレス信号２を出力し、該ア
ドレス信号２をデコーダ６、ＲＡＭ７、ＲＯＭ８に与え
る。このためデコーダ６は前記アドレス信号２をデコー
ドし、ＲＯＭ８を指定する第１選択信号９を出力し、そ
れをＲＯＭ８、ＭＧＥ検出部１１に与える。
次いでｃｐｕｔはリード信号５を出力し、それをＲＡＭ
７、ＲＯＭ８に与える。したがってｃｐｕｔが出力した
アドレス信号２をＲＯＭ８をアドレスする正常なアドレ
ス信号２を出力していた場合には、ＲＯＭ８は与えられ
たそのアドレス信号２、第１選択信号９及びリード信号
５によってデータを読出され、そのデータ信号３をＣＰ
ＵＩに与えて取込ませる。
７、ＲＯＭ８に与える。したがってｃｐｕｔが出力した
アドレス信号２をＲＯＭ８をアドレスする正常なアドレ
ス信号２を出力していた場合には、ＲＯＭ８は与えられ
たそのアドレス信号２、第１選択信号９及びリード信号
５によってデータを読出され、そのデータ信号３をＣＰ
ＵＩに与えて取込ませる。
然るに、ＣＰＵ １が障害を発生し、ＲＯＭ８をアクセ
スする第１選択信号９がデコーダ６から出力し、且つラ
イト信号４がＣＰＵＩから出力してＭＧＥ検出部１１に
供給された場合、該ＭＧＥ検出部１１はＣＰＵＩの障害
発生、即ち、プログラムの異常を認識し、ＣＰＵ１へ障
害発生を表わす障害検出信号１２を送出する。
スする第１選択信号９がデコーダ６から出力し、且つラ
イト信号４がＣＰＵＩから出力してＭＧＥ検出部１１に
供給された場合、該ＭＧＥ検出部１１はＣＰＵＩの障害
発生、即ち、プログラムの異常を認識し、ＣＰＵ１へ障
害発生を表わす障害検出信号１２を送出する。
（発明が解決しようとする課題）
従来のＣＰＬＩ監視回路は以上のように構成されている
ので、ＣＰＵの障害検出は、障害の要因となったプログ
ラムのエラーステップの処理が完了したのちにはじめて
行われ、発見されるので、ＣＰＵの障害検出が速やかに
行われず、処理スピードが低下するなどの問題点があっ
た。
ので、ＣＰＵの障害検出は、障害の要因となったプログ
ラムのエラーステップの処理が完了したのちにはじめて
行われ、発見されるので、ＣＰＵの障害検出が速やかに
行われず、処理スピードが低下するなどの問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、ＣＰＵの処理プログラムに障害がある場合、
その障害要因となるエラーステップの処理実行以前に該
障害要因を検出し、ＣＰＵの処理スピードの低下を防止
可能としたＣＰＵ監視回路を得ることを目的とする。
たもので、ＣＰＵの処理プログラムに障害がある場合、
その障害要因となるエラーステップの処理実行以前に該
障害要因を検出し、ＣＰＵの処理スピードの低下を防止
可能としたＣＰＵ監視回路を得ることを目的とする。
この発明のＣＰＵ監視回路は、スタック式ジョブ処理に
おけるプログラムのスタックエリアのデータ量を監視す
る監視手段を設けたものである。
おけるプログラムのスタックエリアのデータ量を監視す
る監視手段を設けたものである。
この発明における監視手段は、プログラムのスタックエ
リアのデータ量を常時カウントし、そのデータ量が０未
満となるとＣＰＵの障害発生を認識する。
リアのデータ量を常時カウントし、そのデータ量が０未
満となるとＣＰＵの障害発生を認識する。
〔実施例）
以下、この発明の一実施例を図について説明する。第１
図において、２０はＣＰＵＩから命令分析部２１に供給
される命令フェッチ信号であり、このとき前記命令分析
部２１はＲＯＭ８から読出されたデータ信号３に含まれ
る命令の内容を分析する。２２は命令分析部２１が出力
するカウンタ制御信号であり、その内容はカウンタ２３
を＋１または−１させる該カウンタ２３のカウント動作
の制御信号である。この場合、このカウンタ２３は、ス
タック式ジョブ処理を行うｃｐｕ ｔのプログラムに対
するスタックエリアのデータ量を監視し、ＣＰＵＩの障
害検出を行う監視手段を構成するものである。
図において、２０はＣＰＵＩから命令分析部２１に供給
される命令フェッチ信号であり、このとき前記命令分析
部２１はＲＯＭ８から読出されたデータ信号３に含まれ
る命令の内容を分析する。２２は命令分析部２１が出力
するカウンタ制御信号であり、その内容はカウンタ２３
を＋１または−１させる該カウンタ２３のカウント動作
の制御信号である。この場合、このカウンタ２３は、ス
タック式ジョブ処理を行うｃｐｕ ｔのプログラムに対
するスタックエリアのデータ量を監視し、ＣＰＵＩの障
害検出を行う監視手段を構成するものである。
次に動作について説明する。ＣＰＵ １の正常時の動作
は、上述した従来技術の場合と同一である。しかしてＣ
ＰＵＩがＲＯＭ８をアクセスするとぎには、該ＣＰＵＩ
は同時に命令分析部２１に対して命令フェッチ信号２０
を出力し、ＲＯＭ８から出力されるデータ信号３を命令
分析部２１に取込ませる。このとき命令分析部２１は取
込んだデータ信号３の命令分析を行い、ＣＰＵ状態の退
避命令の場合はカウンタ２３を＋１させ、他方、復元命
令の場合は−１させる内容のカウンタ制御信号２２を出
力し、該カウンタ２３に与える。したがってカウンタ２
３は人力したカウンタ制御信号２２の内容に応じて＋１
または−１するカウント動作を行う。しかして退避命令
より復元命令の数が多くなることは正常のプログラムで
は発生しないため、カウンタ２３のカウント値が０未満
となったときには、該カウンタ２３はプログラムに異常
を示す内容の障害検出信号１２を発生し、ＣＰＵＩに与
える。したがってＣＰＵ １は対応するエラー処理を実
行し、エラーステップの実行を未然に防止する。
は、上述した従来技術の場合と同一である。しかしてＣ
ＰＵＩがＲＯＭ８をアクセスするとぎには、該ＣＰＵＩ
は同時に命令分析部２１に対して命令フェッチ信号２０
を出力し、ＲＯＭ８から出力されるデータ信号３を命令
分析部２１に取込ませる。このとき命令分析部２１は取
込んだデータ信号３の命令分析を行い、ＣＰＵ状態の退
避命令の場合はカウンタ２３を＋１させ、他方、復元命
令の場合は−１させる内容のカウンタ制御信号２２を出
力し、該カウンタ２３に与える。したがってカウンタ２
３は人力したカウンタ制御信号２２の内容に応じて＋１
または−１するカウント動作を行う。しかして退避命令
より復元命令の数が多くなることは正常のプログラムで
は発生しないため、カウンタ２３のカウント値が０未満
となったときには、該カウンタ２３はプログラムに異常
を示す内容の障害検出信号１２を発生し、ＣＰＵＩに与
える。したがってＣＰＵ １は対応するエラー処理を実
行し、エラーステップの実行を未然に防止する。
なお、上記実施例では、ＣＰＵの外部回路であるカウン
タ２３により監視手段を構成したが、ＣＰＵＩの内部ロ
ジックで構成してもよい。
タ２３により監視手段を構成したが、ＣＰＵＩの内部ロ
ジックで構成してもよい。
また、プログラムのスタックエリアの容量はプログラム
作成時に決めるため、カウンタ２３に上限値を設定し、
この値をこえる場合も、プログラム異常としＣＰＵ監視
性能を向上させることもできる。
作成時に決めるため、カウンタ２３に上限値を設定し、
この値をこえる場合も、プログラム異常としＣＰＵ監視
性能を向上させることもできる。
（発明の効果）
以上のように、この発明によれば、ＣＰＵ監視回路を、
プログラムのスタックエリアのデータ量を監視手段によ
り監視することにより、ＣＰＵの障害検出を行うように
構成したので、プログラムのエラーステップを無駄に実
行することも１１ ＜障害検出が容易に行え、ＣＰＵの
処理スピードがアップする効果がある。
プログラムのスタックエリアのデータ量を監視手段によ
り監視することにより、ＣＰＵの障害検出を行うように
構成したので、プログラムのエラーステップを無駄に実
行することも１１ ＜障害検出が容易に行え、ＣＰＵの
処理スピードがアップする効果がある。
第１図はこの発明の一実施例によるＣＰＵ監視回路の回
路図、第２図は従来のＣＰＵ監視回路の回路図、第３図
はそのタイムチャートである。 １はＣＰＵ、２３はカウンタ（監視手段）。 なお、図中、同一符号は同−又は相当部分を示す。 （外２名） 第１図 第２図 アドレス信号（２） ？３：カウンフ（慌視手手ン）
路図、第２図は従来のＣＰＵ監視回路の回路図、第３図
はそのタイムチャートである。 １はＣＰＵ、２３はカウンタ（監視手段）。 なお、図中、同一符号は同−又は相当部分を示す。 （外２名） 第１図 第２図 アドレス信号（２） ？３：カウンフ（慌視手手ン）
Claims (1)
- ＣＰＵのプログラム処理上の障害を監視する機能を備え
たＣＰＵ監視回路において、スタック式ジョブ処理にお
けるプログラムのスタックエリアのデータ量を監視する
監視手段を有し、この監視手段の監視によりＣＰＵの障
害検出を行うようにしたことを特徴とするＣＰＵ監視回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313728A JPH02159643A (ja) | 1988-12-14 | 1988-12-14 | Ｃｐｕ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313728A JPH02159643A (ja) | 1988-12-14 | 1988-12-14 | Ｃｐｕ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159643A true JPH02159643A (ja) | 1990-06-19 |
Family
ID=18044803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63313728A Pending JPH02159643A (ja) | 1988-12-14 | 1988-12-14 | Ｃｐｕ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159643A (ja) |
-
1988
- 1988-12-14 JP JP63313728A patent/JPH02159643A/ja active Pending
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