JPS5868163A - システム障害検出方式 - Google Patents

システム障害検出方式

Info

Publication number
JPS5868163A
JPS5868163A JP56165752A JP16575281A JPS5868163A JP S5868163 A JPS5868163 A JP S5868163A JP 56165752 A JP56165752 A JP 56165752A JP 16575281 A JP16575281 A JP 16575281A JP S5868163 A JPS5868163 A JP S5868163A
Authority
JP
Japan
Prior art keywords
circuit
trouble
pulse
timer
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP56165752A
Other languages
English (en)
Other versions
JPS6152496B2 (ja
Inventor
Takeshi Ito
武志 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of JPS5868163A publication Critical patent/JPS5868163A/ja
Publication of JPS6152496B2 publication Critical patent/JPS6152496B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/319Tester hardware, i.e. output processing circuits
    • G01R31/31917Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919Storing and outputting test patterns
    • G01R31/31921Storing and outputting test patterns using compression techniques, e.g. patterns sequencer

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Hardware Redundancy (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子交換機等システムダウンの許容されないシ
ステムの状態情報を事前に検出する方法に関するもので
ある。
従来技術を電子交換機を例に述べる。
電子交換機は通話路系装置をプロセッサにょ゛り集中制
御するものであり、プロセッサは完全二重化構成で運用
されて居り、片側のプロセッサーが実稼動状態のときも
う片側のプロセッサーは待機状態でプログラムの実行は
行なっていない。実稼動のプロセッサがシステム異常と
なると特殊なシステト系制御回路(エマージーント・シ
回路と呼ぶ)が動作し、プロセッサー等をチェンジし、
システムの2重構成装置を再形成する。このシステム再
形成のための前記エマ−シーンシー回路はシステム異常
時起動されるものであり、その起動信号はタイマー回路
のオーバ1、−70−により行なわれている。このタイ
マー回路はプログラムでリセット可能であり、通常U6
る周期でリセットするよう交換処理プログ 。
ラムが準備されている。しかし、システムが異常となり
プログラムが正常に実行不可能となると前記タイマーは
リセットされずオーバーフローする。オーバーフローに
よりエマ−ジエンシー回路が動作した場合の状態情報は
以前の動作状態から、ある程度の把握は可能である。し
かしシステノ・異常状態を事前に把握することは不−゛
可能であると共にシステム状態によってはエマ−シーン
シー回路が連続起動されると以前の状態情報は不明確と
なる。したがってその対応が遅くなるとともに原因調査
が困難となる。
本発明の目的はシステム障害の原因を明確化、・)する
ための情報を確保することにより対応を迅4速化するこ
と及びシステム障害発生前に異常状態ン検知する手段を
提供するにある。
本発明はシステム異常時システム再形成のた。
め動作するタイマー回路にオーバーフロー前の1゜ある
任意の時間1で信号を生起させ、前記信号により割込み
回路を起動し、実行中のプログラムを中断させ、システ
ム状態?セーブするようにすると共1tこ表示回路を起
動する。
本発明の一実施例馨第1図、第2因により説明する。
第1図はタイマー回路100.起動信号端子゛1、リセ
ット端子2、オーバーフロー前のタイ。
マーtB 力” 、オーバーフロー出力4、エマ−ジエ
ンシー回路200.割込み源回路300より1構成され
る。
第2図は第1図の各回路の人出力パルスを示す。
定常状態時はタイマー回路100は起動信号・1端子よ
シ第2図に示すパルス1Pyよりカラ1゜ンタアップさ
れ、リセット端子2に第2図に示す1セツトパルス2P
入力にょシリセットされ。
る。リセットタイミングt1 はプログラムにより制御
されほぼ一定の値の数100m5  程度である。
今システム異常状態となりリセットタイミングt1 時
にリセット端子2にパルスが供給不可能となるとカウン
タ回路100はカウントアツプを継続する。この継続さ
れた後1.のタイミング時カウンタ回路100の出力3
に5Pに示すパルスを生起する。このパルスは割込ミT
M m路300を起動する。また同時に表示回路400
゛を起動する。この割込み源回路300は一般の割込み
源回路と同じであり実行中のプログラム゛を中断し、あ
らかじめ足められた番地ヘジャン1プする。このジャン
プ先にシステム状態を取込゛む命令を設定しておくこと
忙より、例えば中断・命令のアドレス、システム状態等
の情報をシステムエリアに格納する。又ランプ表示ある
いは。
警報を鳴動する。あるいは入出力装置郷に出力1(1す
ることにより異常状態を事前通知できる。そ。
の後カウンタ回路100のオーバーフロー出力4に4P
に示すパルスが発生しエマ−ジエンシー回路200を起
動する。オーバーフロー出力。
タイミングt3 はあらかじめハード的に定めら1゜れ
た一定値である。
起動されたエマ−ジエンシー回路200はシステムの装
置再形成のため種々の信号を発生し、再形成が完了する
とプログラムにリンクする。
なおプロセッサ2重構成および割込み動作、エマーシー
ンシー回路動作等については、一般的電子交換機と同様
である。
本発明により従来社システムlI害発生時の事後情報の
確保はある程度可能でろったが、システム障害発生前情
報を事前に確保可能と−Cるこ5とにより、システム障
害の原因探索を容易化丁。
ると共に表示回路を設けることにより危険状態・全目視
できることからシステム状態ヲ監視でき・る0 4、図面の簡単な説明            1゜第
1図は本発明によるシステム障害検出の一冥施例の図、
第2図は第1図名部のタイムチャ。
−トの図でおる。
100・・・タイマー回路 200・・・エマ−ジエンシー回路1゜500・・・割
込み源回路 400・・・表示回路 代理人弁理士 薄 1)利 幸 、。

Claims (1)

  1. 【特許請求の範囲】 1 プロセッサを二重化し、1台な待機状態で運用する
    システムで、プログラム的に対処で□きないシステム障
    害時にプロセッサを金物により強制的に切替える回路お
    よび前記システム障害を検出する手段としてタイマー回
    路を具備するシステムにおいて、タイマー回路のオーバ
    ーフロー発生の一定時間前に制御信号・。 を発生させる回路を有し前記制御信号を割込み要因とす
    る回路構成および外部表示回路により表示する構成とし
    、タイマー回路作動の一定時間経過後からオーバーフロ
    ーするまでの時間内にシステム状態情報を主記憶装置等
    1にセーブあるいは外部表示回路によりランプ表示、警
    報等によりシステム障害を検出することを特徴とするシ
    ステム障害検出方式。
JP56165752A 1981-09-30 1981-10-19 システム障害検出方式 Granted JPS5868163A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/307,322 US4433414A (en) 1981-09-30 1981-09-30 Digital tester local memory data storage system
US307322 1994-09-16

Publications (2)

Publication Number Publication Date
JPS5868163A true JPS5868163A (ja) 1983-04-22
JPS6152496B2 JPS6152496B2 (ja) 1986-11-13

Family

ID=23189221

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56165752A Granted JPS5868163A (ja) 1981-09-30 1981-10-19 システム障害検出方式

Country Status (7)

Country Link
US (1) US4433414A (ja)
EP (1) EP0077237B1 (ja)
JP (1) JPS5868163A (ja)
KR (1) KR880001169B1 (ja)
AU (1) AU566662B2 (ja)
CA (1) CA1191552A (ja)
DE (1) DE3269077D1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4517661A (en) * 1981-07-16 1985-05-14 International Business Machines Corporation Programmable chip tester having plural pin unit buffers which each store sufficient test data for independent operations by each pin unit
US4554630A (en) * 1981-08-24 1985-11-19 Genrad, Inc. Control apparatus for back-driving computer memory and forcing execution of idle loop program in external memory
US4493079A (en) * 1982-08-18 1985-01-08 Fairchild Camera & Instrument Corp. Method and system for selectively loading test data into test data storage means of automatic digital test equipment
GB8309692D0 (en) * 1983-04-09 1983-05-11 Int Computers Ltd Verifying design of digital electronic systems
US4652814A (en) * 1983-06-13 1987-03-24 Hewlett-Packard Company Circuit testing utilizing data compression and derivative mode vectors
US4594692A (en) * 1983-06-27 1986-06-10 Standard Oil Company Seismic signal generator
US4587625A (en) * 1983-07-05 1986-05-06 Motorola Inc. Processor for simulating digital structures
GB2149159B (en) * 1983-10-28 1987-07-08 Membrain Ltd Method and apparatus for generating sequence of multibit words
FR2570232A1 (fr) * 1984-09-11 1986-03-14 Thomson Csf Dispositif de traduction de sequence de test en sequence de rodage pour circuit logique et/ou numerique, procede de rodage de circuit logique et/ou numerique et dispositif de rodage de circuit logique et/ou numerique
US4696005A (en) * 1985-06-03 1987-09-22 International Business Machines Corporation Apparatus for reducing test data storage requirements for high speed VLSI circuit testing
JPS6244674A (ja) * 1985-08-23 1987-02-26 Toshiba Corp 評価容易化回路
US4682330A (en) * 1985-10-11 1987-07-21 International Business Machines Corporation Hierarchical test system architecture
US4772445A (en) * 1985-12-23 1988-09-20 Electric Power Research Institute System for determining DC drift and noise level using parity-space validation
US4727312A (en) * 1985-12-23 1988-02-23 Genrad, Inc. Circuit tester
US4771428A (en) * 1986-04-10 1988-09-13 Cadic Inc. Circuit testing system
US5025210A (en) * 1986-07-18 1991-06-18 Kabushiki Kaisha Toshiba Evaluation facilitating circuit device
US4730318A (en) * 1986-11-24 1988-03-08 International Business Machines Corporation Modular organized storage tester
US4847838A (en) * 1987-06-22 1989-07-11 Ag Communication Systems Corporation Circuit for testing the bus structure of a printed wiring card
US5321701A (en) * 1990-12-06 1994-06-14 Teradyne, Inc. Method and apparatus for a minimal memory in-circuit digital tester
US5345450A (en) * 1993-03-26 1994-09-06 Vlsi Technology, Inc. Method of compressing and decompressing simulation data for generating a test program for testing a logic device
US5596587A (en) * 1993-03-29 1997-01-21 Teradyne, Inc. Method and apparatus for preparing in-circuit test vectors
US5682392A (en) * 1994-09-28 1997-10-28 Teradyne, Inc. Method and apparatus for the automatic generation of boundary scan description language files
JPH10170603A (ja) * 1996-12-13 1998-06-26 Ando Electric Co Ltd Icテスタのキャリブレーション方法
US5825787A (en) * 1997-11-25 1998-10-20 Xilinx, Inc. System and method for accessing a test vector memory
US6865704B2 (en) * 2001-11-09 2005-03-08 Agilent Technologies, Inc. Scan multiplexing for increasing the effective scan data exchange rate
KR20100101921A (ko) * 2009-03-10 2010-09-20 주식회사 비에스이 마이크로 스피커용 진동판 및 그 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3222653A (en) * 1961-09-18 1965-12-07 Ibm Memory system for using a memory despite the presence of defective bits therein
US3999051A (en) * 1974-07-05 1976-12-21 Sperry Rand Corporation Error logging in semiconductor storage units
JPS5247345A (en) * 1975-10-13 1977-04-15 Advantest Corp Pattern generating equipment
US4066880A (en) * 1976-03-30 1978-01-03 Engineered Systems, Inc. System for pretesting electronic memory locations and automatically identifying faulty memory sections
US4293950A (en) * 1978-04-03 1981-10-06 Nippon Telegraph And Telephone Public Corporation Test pattern generating apparatus
US4216539A (en) * 1978-05-05 1980-08-05 Zehntel, Inc. In-circuit digital tester
JPS6030977B2 (ja) * 1978-09-28 1985-07-19 株式会社アドバンテスト パタ−ン発生装置
JPS5585265A (en) * 1978-12-23 1980-06-27 Toshiba Corp Function test evaluation device for integrated circuit

Also Published As

Publication number Publication date
EP0077237B1 (en) 1986-02-12
AU8880682A (en) 1984-04-05
CA1191552A (en) 1985-08-06
AU566662B2 (en) 1987-10-29
EP0077237A1 (en) 1983-04-20
KR880001169B1 (ko) 1988-07-02
JPS6152496B2 (ja) 1986-11-13
US4433414A (en) 1984-02-21
KR840001729A (ko) 1984-05-16
DE3269077D1 (en) 1986-03-27

Similar Documents

Publication Publication Date Title
JPS5868163A (ja) システム障害検出方式
JPS60263235A (ja) マイクロコンピユ−タシステム
US5226151A (en) Emergency resumption processing apparatus for an information processing system
JP2006285321A (ja) 安全計装システム
JPS6115239A (ja) プロセツサ診断方式
JPS63268042A (ja) マイクロコンピユ−タの相互監視方式
JP2870250B2 (ja) マイクロプロセッサの暴走監視装置
JP2829183B2 (ja) マイクロプロセッサ装置
JP2749994B2 (ja) 数値制御装置
JPH064301A (ja) 時分割割込制御方式
JPS622685Y2 (ja)
JPH09167107A (ja) マイクロコンピュータの異常監視装置
JPS6290068A (ja) 予備系監視方式
JPS5983438A (ja) プログラム異常検出方式
JP3077932B2 (ja) 警報盤
JPH01185742A (ja) プログラム暴走検出回路
JP2731386B2 (ja) 制御装置
JPS61241847A (ja) 電子計算機の異常検出回路
JPS6373343A (ja) マイクロプロセサ自己監視回路
JPH01169642A (ja) 暴走検出回路
JPS62123531A (ja) Cpu監視装置
JPS62272335A (ja) 障害監視回路
JPH0448332A (ja) 情報処理装置
JPS5822459A (ja) 割込要求監視方式
JPH0237433A (ja) 多重プロセッサシステムの監視方法