JPS6244674A - 評価容易化回路 - Google Patents
評価容易化回路Info
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- JPS6244674A JPS6244674A JP60184040A JP18404085A JPS6244674A JP S6244674 A JPS6244674 A JP S6244674A JP 60184040 A JP60184040 A JP 60184040A JP 18404085 A JP18404085 A JP 18404085A JP S6244674 A JPS6244674 A JP S6244674A
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- circuit
- latch
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- evaluation
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、論理回路、特に大規模集積回路からなるよ
うな論理回路の各ノード、すなわち接続点のし・ベルを
チェックする評価容易化回路に関する。
うな論理回路の各ノード、すなわち接続点のし・ベルを
チェックする評価容易化回路に関する。
［発明の技術的背景およびその問題点コ簡単な論理回路
のチェックは、シンクロスコープやテスター等を使用し
、回路の各接続点のレベルをプローブ等で当って行なっ
ているが、論理回路が大規模集積回路等で構成され、複
雑化してくると、このような方法では簡単にチェックす
ることができない。このため、チェックされるべき論理
回路に監視評価回路、すなわちチェック回路を付加する
ことが行なわれている。例えば、従来ＬＳＳＤのように
順序回路に使用されるラッチを直列に接続して各接続点
のレベルをチェックするような回路方式のもの、または
大規模集積回路チップ上にチェックするための針を直接
当てるためのパッドを付加する等の技術があるが、これ
らのラッチやパッド等は回路中に不規則に配置されるこ
とになる。
のチェックは、シンクロスコープやテスター等を使用し
、回路の各接続点のレベルをプローブ等で当って行なっ
ているが、論理回路が大規模集積回路等で構成され、複
雑化してくると、このような方法では簡単にチェックす
ることができない。このため、チェックされるべき論理
回路に監視評価回路、すなわちチェック回路を付加する
ことが行なわれている。例えば、従来ＬＳＳＤのように
順序回路に使用されるラッチを直列に接続して各接続点
のレベルをチェックするような回路方式のもの、または
大規模集積回路チップ上にチェックするための針を直接
当てるためのパッドを付加する等の技術があるが、これ
らのラッチやパッド等は回路中に不規則に配置されるこ
とになる。
特に、近年は、大規模・集積回路の設計が自動配、置配
線プログラムを使用して行なわれることが主流になりつ
つあるが、このような手法を使用した場合には、上記ラ
ッチやパッド等が不規則に配置されるために、チェック
したいラッチやパッド等を集積回路チップ上で識別、す
なわち同定することが極めて困難となるとともに、集積
回路チップのサイズが大きくなる等の問題がある。また
、最近では、ＥＢテスタを用いて内部ノードを直接チェ
ックすることが行なわれるようになっているが、この場
合には相対電位しか得られないという問題がある。
線プログラムを使用して行なわれることが主流になりつ
つあるが、このような手法を使用した場合には、上記ラ
ッチやパッド等が不規則に配置されるために、チェック
したいラッチやパッド等を集積回路チップ上で識別、す
なわち同定することが極めて困難となるとともに、集積
回路チップのサイズが大きくなる等の問題がある。また
、最近では、ＥＢテスタを用いて内部ノードを直接チェ
ックすることが行なわれるようになっているが、この場
合には相対電位しか得られないという問題がある。
［発明の目的１
この発明は、上記に鑑みてなされたもので、その目的と
するところは、論理回路の各ノードのチェックを容易に
するとともに、集積度を向上してコンパクト化した評価
容易化回路を提供することにある。
するところは、論理回路の各ノードのチェックを容易に
するとともに、集積度を向上してコンパクト化した評価
容易化回路を提供することにある。
［発明の概要］
上記目的を達成するため、こめ発明は、チェックすべき
論理回路の各ノードからのレベル信号を取り出す接続手
段と、前記接続手段を介して論理回路の各ノードに接続
され、各ノードのレベルをラッチするアレー状に配列さ
れた複数のラッチ回路とを有することを要旨とする。
論理回路の各ノードからのレベル信号を取り出す接続手
段と、前記接続手段を介して論理回路の各ノードに接続
され、各ノードのレベルをラッチするアレー状に配列さ
れた複数のラッチ回路とを有することを要旨とする。
］ 「発明の効果〕
この発明によれば、論理回路の各ノードのレベルをラッ
チする複数のラッチ回路がアレー状に構成されているの
で、高集積化が容易であるため、コンパクト化し易いと
ともに、チェックが容易であり、チェックすべき論理回
路の各ノードを同定し易くなっている。
チする複数のラッチ回路がアレー状に構成されているの
で、高集積化が容易であるため、コンパクト化し易いと
ともに、チェックが容易であり、チェックすべき論理回
路の各ノードを同定し易くなっている。
［発明の実施例］
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例を示すものである。
この実施例においては、チェックされるべき論理回路１
に本発明の一実施例に係わる評価容易化回路３が接続さ
れ、この評価容易化回路３により論理回路１の各ノード
のレベルをラッチしてチェックし得るようにしている。
に本発明の一実施例に係わる評価容易化回路３が接続さ
れ、この評価容易化回路３により論理回路１の各ノード
のレベルをラッチしてチェックし得るようにしている。
論理回路１はどのような回路構成のものでもよい。
評価容易化回路３は、論理回路１の各ノードのレベルを
複数のデータ線Ｄｉ １．Ｄｌ ２．・・・、Ｄｎｌを
介して受信してラッチするデータ保持回路５およびその
データ保持回路５を制御するデータ保持転送制御回路７
で構成されている。データ保持回路５は論理回路１から
データ線Ｄ１１．Ｄ１２゜・・・、Ｑｎｍを介して各ノ
ードのレベル信号が供給される以、外に、データ保持転
送制御回路７からアドレス信号ＡＩ−ＡＩＬおよび書込
信号ＷＥが供給され、データ保持回路５から読み出され
た出力信号□ｏｕｔが出力されるようになっている。ま
た、データ保持転送制御回路７は外部からアドレス情報
Ａ１１−ＡＩＤが供給され、論理回路１からシステムク
ロックＳＣＫとデータ保持信号ＷＣが供給されている。
複数のデータ線Ｄｉ １．Ｄｌ ２．・・・、Ｄｎｌを
介して受信してラッチするデータ保持回路５およびその
データ保持回路５を制御するデータ保持転送制御回路７
で構成されている。データ保持回路５は論理回路１から
データ線Ｄ１１．Ｄ１２゜・・・、Ｑｎｍを介して各ノ
ードのレベル信号が供給される以、外に、データ保持転
送制御回路７からアドレス信号ＡＩ−ＡＩＬおよび書込
信号ＷＥが供給され、データ保持回路５から読み出され
た出力信号□ｏｕｔが出力されるようになっている。ま
た、データ保持転送制御回路７は外部からアドレス情報
Ａ１１−ＡＩＤが供給され、論理回路１からシステムク
ロックＳＣＫとデータ保持信号ＷＣが供給されている。
データ保持回路５は、その詳細を第２図に示すように、
データ保持転送制御回路７から供給されるアドレス信号
Ａｌ−Ａｌをデコードするアドレス、デコーダ９と、こ
のアドレスデコーダ９の出力信号８１１−８１１ 、８
２．１−３２ｍ 、 ・、 ＳＳｎ１−３ｎでそれぞれ
指定されるｌＸｎのアレイ状に配列された複数のラッチ
回路ｈ１１．ｈ１２−ｈ１ｍ−１，ｈ １＋ 、ｈ ２
１．ｈ ２２−ｈ ２＋ａ −１、、ｈ ２ｍ 、−、
ｈｎｌ 、 ｈｎ２−ｈｒｖ −１、ｈｎｍとで構成さ
れている。このようにラッチ回路ｈ１１− ｈｒｖをア
レイ状に構成することにより集積化が容易になり、コン
パクト化され得るようになっているとともに、例えば目
視チェック等のチェックが行ない易くなっている。各ラ
ッチ回路ｈ１１−ｈｎｍには、それぞれ論理回路１から
のデータ線Ｄ１１、Ｄｌ２．・・・、［）ｔＶが接続さ
れるとともに、上記書込信号ＷＥがすべてのラッチ回路
ｈ１１−ｈｎ■に共通に供給されている。
データ保持転送制御回路７から供給されるアドレス信号
Ａｌ−Ａｌをデコードするアドレス、デコーダ９と、こ
のアドレスデコーダ９の出力信号８１１−８１１ 、８
２．１−３２ｍ 、 ・、 ＳＳｎ１−３ｎでそれぞれ
指定されるｌＸｎのアレイ状に配列された複数のラッチ
回路ｈ１１．ｈ１２−ｈ１ｍ−１，ｈ １＋ 、ｈ ２
１．ｈ ２２−ｈ ２＋ａ −１、、ｈ ２ｍ 、−、
ｈｎｌ 、 ｈｎ２−ｈｒｖ −１、ｈｎｍとで構成さ
れている。このようにラッチ回路ｈ１１− ｈｒｖをア
レイ状に構成することにより集積化が容易になり、コン
パクト化され得るようになっているとともに、例えば目
視チェック等のチェックが行ない易くなっている。各ラ
ッチ回路ｈ１１−ｈｎｍには、それぞれ論理回路１から
のデータ線Ｄ１１、Ｄｌ２．・・・、［）ｔＶが接続さ
れるとともに、上記書込信号ＷＥがすべてのラッチ回路
ｈ１１−ｈｎ■に共通に供給されている。
第３図はデータ保持転送制御回路７の一例を示す図であ
る。このデータ保持転送制御回路７は外部から供給され
る先頭のアドレス情報Ａ Ｉ １−ＡＩｎを保持し、こ
の先頭のアドレス情報Δ１ｌ−ＡＩｉから順次インクリ
メントしてアドレス信号Ａｌ−Ａｕを出力するラッチ／
インクリメント回路１１と、データ保持信号ＷＣおよび
システロクロツタＳＣＫの論理積を取って書込信号ＷＥ
を出力するアンド回路１３とで構成されている。
る。このデータ保持転送制御回路７は外部から供給され
る先頭のアドレス情報Ａ Ｉ １−ＡＩｎを保持し、こ
の先頭のアドレス情報Δ１ｌ−ＡＩｉから順次インクリ
メントしてアドレス信号Ａｌ−Ａｕを出力するラッチ／
インクリメント回路１１と、データ保持信号ＷＣおよび
システロクロツタＳＣＫの論理積を取って書込信号ＷＥ
を出力するアンド回路１３とで構成されている。
以上のように構成されている評価容易化回路の作用を次
に説明する。
に説明する。
まず、論理回路１の各ノードのレベルをデータ保持回路
５のラッチ回路ｈ１１−ｈｎｍに保持する場合について
説明する。この場合は論理回路１からデータ保持信号Ｗ
Ｃが出力され、このデータ保持信号ＷＣとシステロクロ
ックＳＣＫとの論理積信号である。書込信号ＷＥがアン
ド回路１３からデータ保持回路５の各ラッチ回路ｈｉｌ
−ｈｎｍに供給される。各ラッチ回路ｈ１１−ｈｎｍは
データ線Ｄｉ １．Ｄｌ ２． ・、Ｄｎｍを介して論
理回路１の各ノードに接続されているため、ラッチ回路
ｈ１１−ｈｎａ＋に書込信号ＷＥが供給されると、論理
回路１の各ノードのレベルはデータ線Ｄ１１．Ｄ１２、
・・・、Ｑｎｍを介して対応するラッチ回路１１１１−
ｈｒ＋ｎ＋に同時に供給されラッチされる。すなわち
、論理回路１の各ノードのレベルはある時点における状
態がすべて同時にラッチされるようになっていて、該時
点における論理回路１の状態が容易にチェックし得るよ
うになっている。
５のラッチ回路ｈ１１−ｈｎｍに保持する場合について
説明する。この場合は論理回路１からデータ保持信号Ｗ
Ｃが出力され、このデータ保持信号ＷＣとシステロクロ
ックＳＣＫとの論理積信号である。書込信号ＷＥがアン
ド回路１３からデータ保持回路５の各ラッチ回路ｈｉｌ
−ｈｎｍに供給される。各ラッチ回路ｈ１１−ｈｎｍは
データ線Ｄｉ １．Ｄｌ ２． ・、Ｄｎｍを介して論
理回路１の各ノードに接続されているため、ラッチ回路
ｈ１１−ｈｎａ＋に書込信号ＷＥが供給されると、論理
回路１の各ノードのレベルはデータ線Ｄ１１．Ｄ１２、
・・・、Ｑｎｍを介して対応するラッチ回路１１１１−
ｈｒ＋ｎ＋に同時に供給されラッチされる。すなわち
、論理回路１の各ノードのレベルはある時点における状
態がすべて同時にラッチされるようになっていて、該時
点における論理回路１の状態が容易にチェックし得るよ
うになっている。
このようにラッチ回路ｈｌｌ−ｈｎｍに保持され１
、ッ□ｌ）！ツー、。い７．□よ、外部力、らデ
ータ保持転送制御回路７に供給される先頭のアドレス情
報Ａ１１−Ａｌ１によって指定されるラッチ回路に保持
されているものがまず読み出され、出力信号□ｏｕｔと
してデータ保持回路５から出力される。すなわち、外部
から供給されたアドレス情報Ａ Ｉ １−Ａ Ｉ ｉは
データ保持転送制御回路７のラッチ／インクリメント回
路１１に一時的に蓄積され、データ保持転送制御回路７
からデータ保持回路５のアドレスデコーダ９にアドレス
信号Ａ１−Ａｆｆｉとして供給される。アドレスデコー
ダ９はこのアドレス信号ＡＩ−，ｌをデコードして対応
する１つの出力信号Ｓｉｉを発生する。そして、この出
力信号Ｓｉｉを供給されたラッチ回路旧ｉに保持されて
いるレベル信号が出力信号□ｏｕｔとして出力される。
、ッ□ｌ）！ツー、。い７．□よ、外部力、らデ
ータ保持転送制御回路７に供給される先頭のアドレス情
報Ａ１１−Ａｌ１によって指定されるラッチ回路に保持
されているものがまず読み出され、出力信号□ｏｕｔと
してデータ保持回路５から出力される。すなわち、外部
から供給されたアドレス情報Ａ Ｉ １−Ａ Ｉ ｉは
データ保持転送制御回路７のラッチ／インクリメント回
路１１に一時的に蓄積され、データ保持転送制御回路７
からデータ保持回路５のアドレスデコーダ９にアドレス
信号Ａ１−Ａｆｆｉとして供給される。アドレスデコー
ダ９はこのアドレス信号ＡＩ−，ｌをデコードして対応
する１つの出力信号Ｓｉｉを発生する。そして、この出
力信号Ｓｉｉを供給されたラッチ回路旧ｉに保持されて
いるレベル信号が出力信号□ｏｕｔとして出力される。
以降は、ラッチ／インクリメント回路１１によってアド
レス信号Ａ１−ＡＮは順次インクリメントされ、インク
リメントされたアドレス信号Ａｌ−Ａ１に対応するラッ
チ回路に保持されているレベル信号が順次出力信号□ｏ
ｕｔとして出力され、これにより論理回路１の各ノード
のレベルを順次チェックすることができる。
レス信号Ａ１−ＡＮは順次インクリメントされ、インク
リメントされたアドレス信号Ａｌ−Ａ１に対応するラッ
チ回路に保持されているレベル信号が順次出力信号□ｏ
ｕｔとして出力され、これにより論理回路１の各ノード
のレベルを順次チェックすることができる。
なお、本評価容易化回路は多層配線板に実装され、論理
回路１の各ノードのレベル信号を引き出すデータ線Ｄ
１１． ＤＩ ２．−、 Ｄｎｍの配線は、その多層配
線板の上位層の配線で行なうことが配線の増加による集
積回路チップサイズの増大を防止することができて有利
である。
回路１の各ノードのレベル信号を引き出すデータ線Ｄ
１１． ＤＩ ２．−、 Ｄｎｍの配線は、その多層配
線板の上位層の配線で行なうことが配線の増加による集
積回路チップサイズの増大を防止することができて有利
である。
本評価容易化回路においては、アレイ状に構成さ゛れた
各ラッチ回路ｈ１１−ｈｒ＋ａ＋が論理回路１の各ノー
ドに接続されていて、書込信号ＷＥが供給された時、各
ノードのレベルを同時にラッチ回路ｈ１１−ｈｎｍに保
持し得るようになっているとともに、このラッチ回路ｈ
１１−ｈｒ＋ｍに保持されている各ノードのレベル信号
をアドレス情報により読み出してチェックし得るように
なっているのである。
各ラッチ回路ｈ１１−ｈｒ＋ａ＋が論理回路１の各ノー
ドに接続されていて、書込信号ＷＥが供給された時、各
ノードのレベルを同時にラッチ回路ｈ１１−ｈｎｍに保
持し得るようになっているとともに、このラッチ回路ｈ
１１−ｈｒ＋ｍに保持されている各ノードのレベル信号
をアドレス情報により読み出してチェックし得るように
なっているのである。
なお、上記実施例においては、チェックすべき論理回路
１と評価容易化回路３とが回路的に分離し易いように独
立して構成されているため、論理回路１の試作時には論
理回路１と評価容易化回路３とを連結して製作するも、
製品化時には評価容易化回路３を論理回路１から取り除
いて製作することができるようになっている。
１と評価容易化回路３とが回路的に分離し易いように独
立して構成されているため、論理回路１の試作時には論
理回路１と評価容易化回路３とを連結して製作するも、
製品化時には評価容易化回路３を論理回路１から取り除
いて製作することができるようになっている。
第１図はこの発明の一実施例に係わる評価容易化回路の
回路ブロック図、第２図は第１図の評価容易化回路に使
用されるデータ保持回路の回路図、第３図は第１図の評
価容易化回路に使用されるデータ保持転送制御回路の回
路図である。 １・・・論理回路、３・・・評価容易化回路、５・・・
データ保持回路、７・・・データ保持転送制御回路、ｈ
ｌｌ−ｈｒｖ・・・ラッチ回路。 第１図 第３図
回路ブロック図、第２図は第１図の評価容易化回路に使
用されるデータ保持回路の回路図、第３図は第１図の評
価容易化回路に使用されるデータ保持転送制御回路の回
路図である。 １・・・論理回路、３・・・評価容易化回路、５・・・
データ保持回路、７・・・データ保持転送制御回路、ｈ
ｌｌ−ｈｒｖ・・・ラッチ回路。 第１図 第３図
Claims (1)
- チェックすべき論理回路の各ノードからのレベル信号を
取り出す接続手段と、前記接続手段を介して論理回路の
各ノードに接続され、各ノードのレベルをラッチするア
レー状に配列された複数のラッチ回路とを有することを
特徴とする評価容易化回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184040A JPS6244674A (ja) | 1985-08-23 | 1985-08-23 | 評価容易化回路 |
| EP19860109824 EP0212268B1 (en) | 1985-08-23 | 1986-07-17 | Evaluation facilitating circuit device |
| DE19863686795 DE3686795T2 (de) | 1985-08-23 | 1986-07-17 | Schaltung zur erleichterung der evaluation. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184040A JPS6244674A (ja) | 1985-08-23 | 1985-08-23 | 評価容易化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6244674A true JPS6244674A (ja) | 1987-02-26 |
Family
ID=16146305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184040A Pending JPS6244674A (ja) | 1985-08-23 | 1985-08-23 | 評価容易化回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0212268B1 (ja) |
| JP (1) | JPS6244674A (ja) |
| DE (1) | DE3686795T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01213780A (ja) * | 1988-02-23 | 1989-08-28 | Nippon Kinsen Kikai Kk | 金銭取出装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0350538B1 (en) * | 1988-07-13 | 1993-12-01 | Koninklijke Philips Electronics N.V. | Memory device containing a static RAM memory that is adapted for executing a self-test, and integrated circuit containing such a device as an embedded static RAM memory |
| JPH10160807A (ja) * | 1996-12-04 | 1998-06-19 | Philips Japan Ltd | 試験回路を含む論理装置と論理装置の試験方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4216539A (en) * | 1978-05-05 | 1980-08-05 | Zehntel, Inc. | In-circuit digital tester |
| US4433414A (en) * | 1981-09-30 | 1984-02-21 | Fairchild Camera And Instrument Corporation | Digital tester local memory data storage system |
-
1985
- 1985-08-23 JP JP60184040A patent/JPS6244674A/ja active Pending
-
1986
- 1986-07-17 DE DE19863686795 patent/DE3686795T2/de not_active Expired - Fee Related
- 1986-07-17 EP EP19860109824 patent/EP0212268B1/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01213780A (ja) * | 1988-02-23 | 1989-08-28 | Nippon Kinsen Kikai Kk | 金銭取出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3686795T2 (de) | 1993-03-25 |
| EP0212268B1 (en) | 1992-09-23 |
| DE3686795D1 (de) | 1992-10-29 |
| EP0212268A2 (en) | 1987-03-04 |
| EP0212268A3 (en) | 1988-04-27 |
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