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Die vorliegende Erfindung bezieht sich auf eine
Bewertungserleichterungsschaltungseinrichtung zum
Überprüfen der logischen Signalpegel jedes Knotens einer
logischen Schaltung, die beispielsweise aus
Großschaltkreisen besteht.
Beschreibung des Standes der Technik
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Herkömmlicherweise wurde die Überprüfung einfacher
logischer Schaltungen mit Hilfe eines Synchronoskops oder
eines Testers durchgeführt, um die logischen Signalpegel
an jedem Knoten der logischen Schaltung zu erfassen, wobei
eine einzelne Sonde oder mehrere davon mit jedem Knoten in
Kontakt gebracht werden.
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Wenn aber eine logische Schaltung als Folge der Tatsache
komplex wird, daß sie aus Großintegrationskreisen
aufgebaut ist, kann sie durch das vorerwähnte Verfahren
nicht mehr leicht überprüft werden.
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Um mit diesem Problem fertig zu werden, ist es normal, daß
oftmals eine Überprüfungsschaltung in die zu überprüfende
logische Schaltung eingebaut wird. Bisher sind einige
Techniken zur Überwindung des Problems vorgeschlagen
worden; beispielsweise ein Schaltungssystem zur
Überprüfung der logischen Pegel an jedem Knoten einer
logischen Schaltung, wobei das System Zwischenspeicher zur
Verwendung bei einer in Reihe geschalteten Folgeschaltung,
wie im Falle des Level Sensitive Scan Design (LSSD),
aufweist, oder daß auf den Großintegrationsschaltungen
Kontaktkuppen vorgesehen sind, an die eine Sonde oder ein
Taststift zur Überprüfung der logischen Schaltung direkt
aufgesetzt wird. Diese Techniken besitzen jedoch den
Nachteil, daß die Zwischenspeicher und Kontaktkuppen
unregelmäßig über die Großintegrationsschaltungen verteilt
sind.
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Ein vorherrschender Trend besteht seit kurzem insbesondere
darin, daß die Strukturen von Großintegrationsschaltungen
durch den Einsatz automatischer Anordnungs- und
Beschaltungsprogramme erstellt werden. Bei dieser Lösung
wird jedoch die Identifikation derjenigen Zwischenspeicher
und Kontaktkuppen auf den Großintegrationsschaltungen, an
denen Überprüfungen gefordert werden, extrem schwierig,
wobei gleichzeitig die Ausdehnung der integrierten
Schaltungen ebenfalls groß wird.
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Andererseits ist vor kurzem ein weiteres Verfahren
vorgeschlagen worden, bei dem innere Knoten einer
logischen Schaltung direkt durch Verwendung eines
EB-Testers überprüft werden. Auch bei diesem Verfahren
können jedoch nur Relativpotentiale erfaßt werden, so daß
die Überprüfung der logischen Schaltungen nicht unbedingt
zufriedenstellend ist.
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Das Dokument EP-A-0 077 237 beschreibt ein Speichersystem
für Ortsspeicherdaten eines digitalen Testers, das einen
Schaltkreis umfaßt, das sowohl einen Ortsspeicher, als
auch einen Satz von Steuerschaltern zum Anwählen von
Teststiften, Schwellenwertpegeln, etc., sowie ein
Treiber-/Detektorpaar für jeden Datenkanal in der
Testeinheit aufweist. Der Informationsaustausch zwischen
dem Schaltkreis und einer in der Überprüfung befindlichen
Schaltungsplatte erfolgt durch Testeinrichtungsstifte,
welche die Datenkanäle mit dem Knoten auf der
Schaltungsplatte verbinden.
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Im Betrieb werden die Ortsspeicher im Schaltkreis mit
Testvektoren geladen, die während der Überprüfung an die
verschiedenen Knoten der Platte angelegt werden. Diese
Testvektoren werden in einem Steuercomputer erzeugt. Nach
dem Laden der Speicher werden die benötigten Datenkanale
durch Steuerschalter des Schaltkreises selektiv
zugeschaltet. Durch die gewählten Datenkanäle des
Schaltkreises werden Anregungssignale an die
Schaltungsplatte angelegt. Die Antwort der Komponenten auf
der Platte auf die angelegten Anregungssignale werden mit
erwarteten Ergebnissen verglichen, um festzustellen, ob
die Komponenten richtig arbeiten. Der Vergleich wird
innerhalb des Schaltkreises unter Benutzung der Detektoren
der gewählten Datenkanäle durchgeführt.
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Es ist ein Ziel der vorliegenden Erfindung, die oben
beschriebenen Nachteile zu überwinden und eine
Bewertungserleichterungsschaltungseinrichtung zu schaffen,
bei der sowohl die Überprüfung jedes Knotens einer
logischen Schaltung erleichtert, als auch eine
Verbesserung der Integration einer logischen Schaltung
sowie der Kompaktheit der logischen Schaltung erzielt wird.
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Ein weiteres Ziel der vorliegenden Erfindung besteht in
der Schaffung einer
Bewertungserleichterungsschaltungseinrichtung mit einer
Vielzahl von Zwischenspeicherschaltungen, die in einem
Matrixfeld angeordnet sind, wobei die Signalpegel an jedem
Knoten einer zu überprüfenden logischen Schaltung in den
Zwischenspeicherschaltungen gleichzeitig festgehalten
werden, so daß die logischen Zustände der Logikschaltung
in einem bestimmten Zeitpunkt leicht überprüft werden
können.
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Die obigen Ziele werden gemäß der vorliegenden Erfindung
durch eine Bewertungserleichterungsschaltungseinrichtung
zur Überprüfung logischer Signalpegel jedes Knotens einer
Logikschaltung gelöst, die aufweist:
- eine Datenhalteschaltung mit einer Vielzahl von
Zwischenspeicherschaltungen, die in einem Matrixfeld
zum Halten von Signalpegeln in den
Zwischenspeicherschaltungen in Übereinstimmung mit
einem Steuersignal und mit Adressiersignalen angeordnet
sind; und
- eine Datenhalte- und Übertragungssteuerschaltung zum
Steuern des Ausganges der Datenhalteschaltung für den
in den Zwischenspeicherschaltungen zurückgehaltenen
Signalpegel in Übereinstimmung mit einem
Datenhaltesignal und mit Systemtaktsignalen, dadurch
gekennzeichnet, daß die Datenhalteschaltung die
Signalpegel von jedem der Knoten der zu überprüfenden
logischen Schaltung empfängt, und die Datenhalte- und
Übertragungsschaltung das Steuersignal und die
Adressiersignale erzeugt und den Ausgang der
Datenhalteschaltung für den in den
Zwischenspeicherschaltungen zurückgehaltenen
Signalpegel in Übereinstimmung mit den von der zu
überprüfenden logischen Schaltung gelieferten
Datenhaltesignal, den von der zu überprüfenden
logischen Schaltung gelieferten Systemtaktsignalen und
der von einer äußeren Quelle gelieferten
Adressierinformation steuert.
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Die genannten Ziele, Merkmale und Vorteile der Erfindung
gehen aus der nachfolgenden Beschreibung unter Bezugnahme
auf die beigefügten Zeichnungen deutlicher hervor.
Kurze Beschreibung der Zeichnungen
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Fig. 1 stellt eine Gesamtschaltungsstruktur der
Bewertung der Leichterungsschaltungseinrichtung
gemäß der vorliegenden Erfindung dar, die an eine
zu überprüfende logische Schaltung angeschlossen
ist;
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Fig. 2 stellt eine detaillierte Schaltungsstruktur der
Datenhalteschaltung der Fig. 1 dar; und
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Fig. 3 veranschaulicht eine detaillierte
Schaltungsstruktur der Datenhalte- und
Übertragungssteuerschaltung der Fig. l.
Beschreibung der bevorzugten Ausführungsform
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Bezugnehmend auf Fig. 1 ist die
Bewertungserleichterungsschaltung 3 als Verkörperung der
vorliegenden Erfindung an eine zu überprüfende logische
Schaltung 1 angeschlossen, derart, daß logische
Signalpegel oder logische Zustände jedes Knotens der
logischen Schaltung 1 durch die
Bewertungserleichterungsschaltung 3 zwischengespeichert
und überprüft werden. Die logische Schaltung 1 kann einen
beliebigen Schaltungsaufbau besitzen.
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Die Bewertungserleichterungsschaltung 3 weist eine
Datenhalteschaltung 5 auf, welche von jedem Knoten der
logischen Schaltung 1 die durch Datenleitungen D&sub1;&sub1;,
D&sub1;&sub2;Dnm
der Schaltung 1 gelieferten Signalpegel
empfängt und hält, während Adressiersignale A&sub1; bis Al
und ein Schreibsignal WE von der Datenhalte- und
Übertragungssteuerschaltung 7 angelegt werden, so daß von
der Datenhalteschaltung 5 ein Ausgangssignal Dout
erzeugt wird.
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Adresseninformationen AI&sub1; bis AIl werden von außerhalb
an die Datenhalte- und Übertragungssteuerschaltung 7
geliefert, während ihr von der logischen Schaltung 1 ein
Systemtaktsignal SCK und ein Datenhaltesignal WC zugeführt
wird.
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Die Datenhalteschaltung 5 weist gemäß Fig. 2 einen
Adressendekodierer 9 zum Entschlüsseln der von der
Datenhalte- und Übertragungssteuerschaltung 7 gelieferten
Adressiersignale AI&sub1; bis AI&sub1; sowie eine Vielzahl von
Zwischenspeicherschaltungen h&sub1;&sub1;, h&sub1;&sub2;&sub1; . . . h1m, h&sub2;&sub1;,
h&sub2;&sub2;, . . . h2m, hn2, . . . hnm auf, die in einem
Feld von m·n Matrixelementen angeordnet sind, denen
jedes von jedem der vom Adressendekodierer 9 gelieferten
Ausgangssignale S&sub1;&sub1; S&sub1;&sub2;, . . . Slm, S&sub2;&sub1;, . . . S2m,
Sn1, . . . Snm bezeichnet werden. Diese Feldstruktur der
Zwischenspeicherschaltungen h&sub1;&sub1; bis hnm ermöglicht ein
leichtes Integrieren und Kompaktieren der Schaltungen, und
sie ermöglicht weiter ein leichtes Überprüfen der
Schaltungen durch das menschliche Auge.
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Die von der logischen Schaltung I ausgehenden
Datenleitungen D&sub1;&sub1;, D&sub1;&sub2;, . . . Dnm sind an jede der
Zwischenspeicherschaltungen h&sub1;&sub1; bis hnm angeschlossen,
und jede der Zwischenspeicherschaltungen wird gemeinsam
mit dem Schreibsignal WE versorgt.
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Fig. 3 zeigt eine Ausführungsform der Datenhalte- und
Übertragungssteuerschaltung 7, die eine
Zwischenspeicher-Inkrementierungsschaltung 11 aufweist,
welche die von außerhalb gelieferten führenden
Adressensignale AI&sub1; bis AIl hält und durch
aufeinanderfolgendes Inkrementieren der so gehaltenen
führenden Adresseninformationen AI&sub1; bis AIl
Adressiersignale AI&sub1; bis AIl erzeugt; und sie weist
eine UND-Schaltung 13 auf, die eine Produktverknüpfung des
Datenhaltesignals WC und des Systemtaktsignals SCK
empfängt und das Schreibsignal WE erzeugt.
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Nachfolgend wird die wie beschrieben aufgebaute
Bewertungserleichterungsschaltung unter Bezugnahme auf die
Figuren beschrieben. Die nachfolgende Beschreibung bezieht
sich zunächst auf einen Fall, bei dem Signalpegel an jeden
Knoten der logischen Schaltung 1 in jeder der
Zwischenspeicherschaltungen h&sub1;&sub1; bis hnm der
Datenhalteschaltung 5 festgehalten werden sollen.
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Das Datenhaltesignal WC wird von der logischen Schaltung 1
erzeugt; und eine Produktverknüpfung des so erzeugten
Datenhaltesignals WC und des Systemtaktsignals SC wird von
der UND-Schaltung 13 empfangen. Das von der UND-Schaltung
13 gelieferte resultierende Schreibsignal WE wird an jede
der Zwischenspeicherschaltungen h&sub1;&sub1; bis hnm in der
Datenhalteschaltung 5 angelegt.
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Da jede der Zwischenspeicherschaltungen h&sub1;&sub1; bis hnm
durch die Datenleitungen D&sub1;&sub1; bis Dnm an jeden
entsprechenden Knoten der logischen Schaltung
angeschlossen wird, wenn das Schreibsignal WE an jede der
Zwischenspeicherschaltungen h&sub1;&sub1; bis hnm angelegt wird,
werden Signalpegel an jedem Knoten der logischen Schaltung
1
gleichzeitig an jede entsprechende
Zwischenspeicherschaltung h&sub1;&sub1; bis hnm über die
Datenleitungen D&sub1;&sub1; bis Dnm angelegt und in den
Speichern festgehalten. Die Signalpegel an jedem Knoten
der logischen Schaltung werden also in einem gewissen
Zeitpunkt gleichzeitig festgehalten, so daß die logischen
Zustände der logischen Schaltung 1 in dem bestimmten
Zeitpunkt überprüft werden können.
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Aufgrund der soeben beschriebenen Art und Weise werden die
Signalpegel an jedem Knoten der logischen Schaltung 1 in
den Zwischenspeicherschaltungen h&sub1;&sub1; bis hnm
zurückgehalen und aus den Zwischenspeicherschaltungen, die
von der führenden Adresseninformation AI&sub1; bis AIl
bezeichnet und dabei von außerhalb an die Datenhalte- und
Übertragungssteuerschaltung 7 geliefert werden, ausgelesen
und von der Datenhalteschaltung 5 als Ausgangssignal Dout
erzeugt. Die Adresseninformation AI&sub1; bis AIl wird also
vorübergehend in der
Zwischenspeicher-/Inkrementierschaltung 11 der Datenhalte-
und Übertragungssteuerschaltung 7 gespeichert und dann an
den Adressendekodierer 9 der Datenhalteschaltung 5 als
Adressiersignale A&sub1; bis Al angelegt. Der
Adressendekodierer 9 entschlüsselt diese Adressiersignale
und erzeugt ein entsprechendes Ausgangssignal Sii. Der
so beispielsweise in der Zwischenspeicherschaltung Hii
zurückgehaltene Signalpegel wird als ein Ausgangssignal
Dout geliefert, wenn das Ausgangssignal Sii an die
Zwischenspeicherschaltung angelegt wird. Anschließend
werden die Adressiersignale A&sub1; bis Al nacheinander
durch die Zwischenspeicher-/Inkrementierschaltung 11
inkrementiert, und die in den Zwischenspeicherschaltungen
zurückgehaltenen Signalpegel, entsprechend den so
inkrementierten Adressiersignalen, werden nacheinander als
Ausgangssignale Dout erzeugt, wodurch die Signalpegel an
jedem Knoten der logischen Schaltung 1 mit Erfolg
überprüft werden können.
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Die Bewertungserleichterungsschaltung gemäß der
vorliegenden Erfindung kann auf einer
Mehrschichtbeschaltungsplatte montiert werden, wobei die
Datenleitungen D&sub1;&sub1;, D&sub1;&sub2;, . . . Dnm zum Aufnehmen der
Signalpegel an jedem Knoten der logischen Schaltung lauf
der obersten Schicht der Mehrschichtbeschaltungsplatte
(nicht dargestellt) beschaltet sein können, und wodurch
die Zunahme der Chipgröße der integrierten Schaltungen
aufgrund der Zunahme der Anzahl der Beschaltungen
vermieden wird.
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Bei der Bewertungserleichterungsschaltungseinrichtung
gemäß der vorliegenden Erfindung ist jede der in einem
Matrixfeld angeordneten Zwischenspeicherschaltungen
h&sub1;&sub1; bis hnm mit jedem entsprechenden Knoten der
logischen Schaltung 1 verbunden. Wenn daher das
Schreibsignal WE an jede der Zwischenspeicherschaltungen
angelegt wird, können die Signalpegel an jedem Knoten in
den Zwischenspeicherschaltungen h&sub1;&sub1; bis hnm zur
gleichen Zeit zurückgehalten werden, während die
Signalpegel an jedem Knoten der logischen Schaltung 1
durch ihre Adresseninformation ausgelesen und überprüft
werden können.
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Da die zu überprüfende logische Schaltung 1 und die
Bewertungserleichterungsschaltung 3 unabhängig voneinander
aufgebaut sind, so daß sie in ihrem Schaltungsaufbau
leicht voneinander getrennt werden können, kann bei der
obigen Ausführungsform die
Bewertungserleichterungsschaltung 3 gemäß der vorliegenden
Erfindung selbständig hergestellt werden, wobei die
logische Schaltung 1 entfernt wird, wenn die
Bewertungserleichterungsschaltung hergestellt wird, mit
Ausnahme einer kombinierten Versuchsmontage der logischen
Schaltung 1 und der Bewertungserleichterungsschaltung.
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Da die Vielzahl der Zwischenspeicher zum Halten der
logischen Signalpegel jedes Knotens der logischen
Schaltung in einem Matrixfeld angeordnet sind, wird bei
der Bewertungserleichterungsschaltung gemäß der
vorliegenden Erfindung zusätzlich ein hoher
Integrationsgrad der Großintegrationsschaltungen
ermöglicht. Auch können die Zustände jedes Knotens der zu
überprüfenden logischen Schaltung leicht herbeigeführt
werden.