JPS6030977B2 - パタ−ン発生装置 - Google Patents

Description

【発明の詳細な説明】 この発明はマイクロコンピュータのようなランダムロジ
ックのＩＣや半導体メモリのＩＣなどを試験するための
データパターンを発生するパターン発生装置に関する。

従来のランダムロジックＩＣを試験するためのパターン
発生装置は蓄積プログラム方式が用いられていた。即ち
第１図に示すようにパターンファイル１１に印加パター
ン及びそのパターンを被試験ＩＣに印加した時に得られ
るべき正しい出力を示す期待パターンが１ワードとして
多数記憶されている。更に一連の印加パターンを被試験
ＩＣへ印加することを繰返す、いわゆるパターンループ
や同一パターンを連続して印加するパターンポ−ズなど
の場合にパターンファイル１１に記憶するパターンを少
なくするためにパターンファイル１１の各ワードと対応
した番地をもつ制御ファイル１２が設けられ、制御ファ
イル１２においてはパターンループやパターンポーズを
行う場合はその対応番地にそれ等を示す命令をコマンド
部１３に記憶すると共にその各部分に対応してループの
回数やポーズの回数がオペランド部に記憶されている。
パターンファイル１１及び制御ファイル１２は同時に読
出され、謙出された印加パターンはフオマット制御部１
５においてレベルや波形変換が行なわれ被試験ＩＣ１６
へ印加される。図に示してないが被試験ＩＣ１６の出力
がサンプリング部で適当なタイミングで取出され、これ
と詠出された期待パターンと比較される。また制御ファ
イル１２から読出された命令に応じて次にパターンファ
イル１１の何れの番地を謙出するか）、決まる。被試験
ＩＣがマイクロコンピュータであり、これに対し、デー
タ感度を試験する場合には、同一命令の印加パターンを
データのみを変えて被試験にに繰返し印加する。このよ
うに印加パターンの大部分が同一で僅か異なっているだ
けでも第ｌ図に示した従来のパターン発生装置によれば
それぞれ１つの印加パターンとしてパターンファイル１
１に記憶する必要があった。このためパターンファイル
１１の記憶容量が著し大きくなった。一方、ＩＣメモリ
の試験のためのパターン発生装置として従釆においてプ
ログラムを記憶し、そのプログラムを議出して解読実行
することにより演算により印加パターン及び期待パター
ンを発生するものがある。このパターン発生装置はマイ
クロコンピュータを内蔵したメモリや、入出力兼用ボー
ト機能をもつメモリなどに対する試験のためのパターン
発生はできなかった。第１図に示した蓄積プログラム方
式のパターン発生装置においても、メモリ部の試験を行
うにはチェツカーボード試験、マーチング試験などのよ
うに必要とするパターンがアドレスの深さのＮ倍であれ
ば、パターンのの作成が非常に困簸であるが、作成はで
きる。しかしウオーキング試験やギャロッピング試験の
ように、アドレスの深さのＮ２倍のパターンを必要とす
る場合は、そのようなパターンを作成することは実質的
には不可能である。この発明の目的はランダムロジック
ＩＣやメモリＩＣの何れの試験にも用いることができ、
しかもパターンファイルとして記憶容量が比較的小さく
、かつ複雑なパターンも発生できるパターン発生装置を
提供することにある。

この発明によれば従来の蓄積プログラム方式のパターン
発生装置の制御ファイルに演算指定やレジスタ指定、レ
ジスタへのデータ転送などを行うに必要な情報をも記憶
し、また演算レジスタや出力レジスタを設け、制御ファ
イルの記憶内容に応じた演算を可能とし、つまりこの演
算によっても印加パターンを作ることを可能にする。

このようにして従来の蓄積プログラム方式のパターン発
生機能と、演算制御パターン発生器の機能とが得られ、
ＩＣメモリ、ランダムロジックメモリの何れに対し、ま
たマイクロコンピュータ内蔵メモリなどに対する試験パ
ターンを発生でき、かつパターンファイルの記憶容量も
比較的小さなもので済む。第２図はこの発明によるパタ
ーン発生装置の一例を示し、第１図と対応する部分に同
一符号を付けてある。

この発明の実施例ではパターンファイル１１、制御ファ
イル１２の他に演算レジスタＩｘ，ｌｙ、出力レジスタ
２ｘ，２ｙ、参照レジスタ３×，３ｙが設けられる。こ
れ等レジスタを利用して所要の演算ができるようにされ
る。レジスタｌｘ，２ｘ，３ｘとｌｙ，２ｙ，３ｙとが
それぞれ組とされ、これ等各組において所定の演算を行
うことができる。例えば演算レジスターｘの内容と出力
レジスタ２×の内容とが加算され、その結果が出力レジ
スタ２×内に格納される。また出力レジスタ２又の内容
が参照レジスタ３×の内容と一致すると、パターンファ
イル１１の次の番地が読出されるなどパターン発生の順
序が変更される時のデータが参照レジス夕３ｘに格納さ
れる。これ等レジスタにより、どのような演算を行うか
の演算指定や何れのレジスタにデータを入れるまた出力
レジスタ２×，２ｙの内容を被試験に１６へ出力するた
めのレジスタの指定などは制御バッファー２に記憶され
る。即ち制御バッファのコマンド部１３にはパターンル
ープ、パターンポーズなどを示す命令の他に、レジスタ
群を使用してパターンを発生させる命令や、レジスタ内
データを格納する命令なども記憶される。またこれ等命
令と対応してそのオペランド部１４にはしジス外こ格納
されるべきデータが記憶される。更にその時の演算指定
やレジスタ指定を示す情報が演算パターン発生制御部１
７に記憶される。演算パターン発生制御部１７は制御バ
ッファ１２に含まれ、対応するコマンド部及びオペラン
ド部と同時に読出される。演算パターン発生制御部１７
は例えばＢ〜Ｂ４の４ビット設けられる。

その第１、第２ビットＢ，Ｂは演算指定を行い、例えば
０、０ならば出力レジスタ２×、出力レジスタ２ｙの内
容はそのまま、つまりノーオベレーシヨンとし、０、１
ならば出力レジスタ２×の内容と演算レジスタｌｘの内
容とを加算して出力レジスタ２ｘに格納し、出力レジス
タ２ｙはそのま）とし、１、０ならば出力レジスタ２ｘ
はそのま）としｖ出力レジスタ２ｙの内容及び演算レジ
スタｌｙの内容を加算して出力レジスタ２ｙに格納し、
１、１ならば、出力レジス夕２×及び２ｙの各内容とそ
れぞれ演算レジスタｌｘ及びｌｙの各内容と加算し、そ
の各結果をそれぞれ出力レジスタ２×及び２ｙに格納す
る。第３、第４ビットＢ３，Ｂ４は出力データを指定す
るもので、例えば０、０でパターンファイル１１の読出
し出力を被試験ＩＣ１６へ供給し、０、１でパターンフ
ァイル１１の読出し出力と、出力レジス夕２×の内容と
の論理和を出力し、１、０でパターンファイル１１の謙
出し出力と、出力レジスタ２ｙの内容との論理和を出力
し、１、１でパターンファイル１１の出力と出力レジス
タ２×，２ｙの各内容との論理和を出力してそれぞれ被
試験ＩＣ１６へ供給する。

出力レジスタ２×，２ｙの内容とパターンファイル１１
の読出し出力との内容との論理和はパターンファイル１
１の各パターン中の特定の領域１８の読出し出力とにつ
いて行うようにすることができ、そのため論理和回路１
９が設けられる。

上述の構成において演算パターン発生制御部１７のビッ
トＢ，〜Ｂ４がすべて０の場合は第１図に示した従来の
蓄積プログラム方式のパターン発生装置と同様に動作し
て、パターンファイル１１から読出された印加パターン
が被試験に１６へ印加される。被試験ＩＣ１６がマイク
ロコンピュータであって、これに対して例えばデータ感
度試験を行う場合にはその被試験ＩＣ１６へ印加すべき
パターンのうち、データのみをレジスタ２×，２ｙに格
納しておき、印加パターンのうち他の部分はパターンフ
ァイル１１から読出し、つまり蓄積プ。

グラム方式で発生し、そのパターンをループで繰返して
発生し、これ等各パターンに出力レジスタ２×又は２ｙ
、或いはその両者の内容を加えて完全な印加パターンと
して被試験ＩＣ１６へ印加すればよい。その際にループ
ごとに加へるべきデータのみ内容を変化する。また、こ
のパターン発生装置をメモリにの試験に利用するには、
被試験ＩＣ１６に印加するべきアドレスパターンを演算
により発生し、他のパターンは蓄積プログラム方式で発
生すればよい。例えば演算レジスタｌｘに１を格納し、
出力レジスタ２文を０としておき、この状態で演算レジ
ス夕ｌｘ及び出力レジスタ２ｘの各内容を加算して出力
レジスタ２ｘに格納する演算を行わせる。また参照レジ
スタ３ｘには試験メモリの最高番地Ｎを格納しておけば
、出力レジスタ２×の内容は０、１、２、・・・・・・
と順次十１され、０〜Ｎ番地のアドレスパターンが得ら
れる。この間パターンファイル１１からは同一番地が読
出され、出力レジスタ２×の内容がＮになると、パター
ンファイル１１は次の番地へ進むようにする。或いはそ
の時のコマンド部１３の出力がジャンプ命令ならオペラ
ンド部１４に記憶されてる番地にジャンプする。出力レ
ジスタ２×，２ｙの各内容を交互に出力し、かつ出力レ
ジスタ２×の内容を十１する演算を行うことにより、い
わゆるピンポン試験やギャロピング試験のためのアドレ
スパターンを発生できる。

更に被試験ＩＣ１６がアドレスライン及びデータライン
として同一ラインを時分割的に使用するマイクロコンピ
ュータの場合には、出力レジスタ２×の内容をアドレス
パターンに出力レジスタ２ｙの内容をデータパターンに
割当ることによりパターン発生が容易になる。上述にお
いてはしジスタ群としてｘ群及びｙ群の２種のみを示し
たが、更に多くのレジスタ群を使用して機能を拡大する
ことができ、逆に１つのレジスタ群だけでもよい。

更に各レジスタ群において参照レジスタ３は必ずしも設
けなくてもよい。またレジスタ群内の演算を行わせるこ
ともできる。演算は加算のみならず減算、乗算、除算な
ど各種のものを行うようにすることもできる。

【図面の簡単な説明】

第１図は従来の蓄積プログラム式のパターン発生装置を
示すブロック図、第２図はこの発明によるパターン発生
装置の一例を示すブロック図である。 ｌｘ，ｌｙ：演算レジスタ、２×，２ｙ：出力レジスタ
、３×，３ｙ：参照レジスタ、１１：パターンファイル
、１２：制御ファイル、１３：コマンド部、１４：オペ
ランド部、１５：フオマット制御部、１６：被試験ＩＣ
、１７：演算パターン発生制御部。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. １ 印加パターン及び期待パターンを記憶するパターン
   フアイルと、そのパターンフアイルより読出す順を変更
   する命令を記憶するコマンド部、その命令に応じたデー
   タを記憶するオペランド部及び演算指定及びレジスタ指
   定を記憶する演算パターン発生制御部よりなる制御フア
   イルと、この制御フアイル中のオペランド及び演算パタ
   ーンが与えられこれらオペランド及び演算パターンによ
   り指定された演算を行う演算レジスタと、その演算結果
   を格納してパターンとして出力する出力レジスタと、指
   定された出力レジスタの内容及び上記パターンフアイル
   から読出された印加パターンの論理和をとる論理和回路
   とを具備するパターン発生装置。