JPH02105277A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02105277A JPH02105277A JP63258653A JP25865388A JPH02105277A JP H02105277 A JPH02105277 A JP H02105277A JP 63258653 A JP63258653 A JP 63258653A JP 25865388 A JP25865388 A JP 25865388A JP H02105277 A JPH02105277 A JP H02105277A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- input
- circuit
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005856 abnormality Effects 0.000 claims abstract description 10
- 238000001514 detection method Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 abstract 1
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001012 protector Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに係シ、特にシステムの
異常検知に用いるウォッチドッグタイマに関する。
異常検知に用いるウォッチドッグタイマに関する。
従来、この種のマイクロコンピュータに内蔵されたウォ
ッチドッグタイマは、プリセット可能なオーバーフロー
付きカラ／りを有し、このカウンタがオーバーフローを
生じたとき、割込みを発生させ、割込み処理ルーチンで
異常処理を行っていた。システムにリセットをかけ、再
スタートさせる場合は、割込み処理ルーチン内で、外部
に異常を知らせ、この知らせを受けた外部回路によシ本
マイクロコンピュータのリセット端子に信号を入カレ、
リセット・スタートさせる。
ッチドッグタイマは、プリセット可能なオーバーフロー
付きカラ／りを有し、このカウンタがオーバーフローを
生じたとき、割込みを発生させ、割込み処理ルーチンで
異常処理を行っていた。システムにリセットをかけ、再
スタートさせる場合は、割込み処理ルーチン内で、外部
に異常を知らせ、この知らせを受けた外部回路によシ本
マイクロコンピュータのリセット端子に信号を入カレ、
リセット・スタートさせる。
前述した従来のウォッチドッグタイマは、異常検知時に
割込みが発生するだけで、再スタートさせる場合（リセ
ット・スタート）、再スタートさせる為の回路を外部に
必要とする。
割込みが発生するだけで、再スタートさせる場合（リセ
ット・スタート）、再スタートさせる為の回路を外部に
必要とする。
本発明の目的は、前記欠点を解決し、直ちに再スタート
させることができ、すみやかに割り込み処理ができるよ
うにし九マイクロコンピュータを提供することにある。
させることができ、すみやかに割り込み処理ができるよ
うにし九マイクロコンピュータを提供することにある。
Ｃ［１題を解決するための手段〕
本発明のマイクロコンピュータの構成は、異常検知信号
を割り込みのソースとするかまたは内部リセット信号と
するかの選択回路を有するウォッテドッグタイマ機能を
内蔵したことを特徴とする。
を割り込みのソースとするかまたは内部リセット信号と
するかの選択回路を有するウォッテドッグタイマ機能を
内蔵したことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のマイクロコンピュータのウ
オッチドックタイマを示す論理回路図である。同図にお
いて、本実施例のマイクロコンピュータのウォッチドッ
グタイマは、オーバーフロー付きカウンタ１が、異常検
出用のカウンタで、カウンタの入力クロック２を入力ク
ロックとし、カウント動作をする。カウンタ１は、カウ
ンタ・プリセント信号５によシ、再設定される。カウン
タ・プリセット信号５は、リセット信号３、またはカウ
ンタ・クリア信号４により発生する。
オッチドックタイマを示す論理回路図である。同図にお
いて、本実施例のマイクロコンピュータのウォッチドッ
グタイマは、オーバーフロー付きカウンタ１が、異常検
出用のカウンタで、カウンタの入力クロック２を入力ク
ロックとし、カウント動作をする。カウンタ１は、カウ
ンタ・プリセント信号５によシ、再設定される。カウン
タ・プリセット信号５は、リセット信号３、またはカウ
ンタ・クリア信号４により発生する。
カウンタ１の所定位から取シ出された４本の信号は反転
されてＡＮＤ回路１５を介し、さらにＡＮＤ回路１６に
入力される。ＡＮＤ回路１６の一方の入力にはカウンタ
・クリア信号４が入力される。ＡＮＤ回路１６の出力は
ループ信号７であシ、カウンタ・オーバーフロー信号６
と共に、０８回路１７に入力され、この出力はＡＮＤ回
路１８と、インバータ１９を介してＮＡＮＤ回路２０と
に入力される。
されてＡＮＤ回路１５を介し、さらにＡＮＤ回路１６に
入力される。ＡＮＤ回路１６の一方の入力にはカウンタ
・クリア信号４が入力される。ＡＮＤ回路１６の出力は
ループ信号７であシ、カウンタ・オーバーフロー信号６
と共に、０８回路１７に入力され、この出力はＡＮＤ回
路１８と、インバータ１９を介してＮＡＮＤ回路２０と
に入力される。
０几回路２１は、カウンタ・クリア信号４とリセット信
号３とを入力とし、カウンタ・プリセット信号５を出力
する。ノイズ・プロテクト１２は、外部からのリセット
入力端子１１を入力とし、その出力は、インバータ２２
を介してリセット信号３となり、またＡＮＤ回路２３の
一方の入力となる。ＮＡＮＤ回路２０は、ＯＲ回路１７
の出力とインバータ１９の出力を入力とする。ＡＮＤ回
路２３は、ＮＡＮＤ回路２０の出力即ちシステム異常信
号リセット信号とノイズ・プロテクト１２の出力とを入
力とし、内部リセット信号１３を出力する。
号３とを入力とし、カウンタ・プリセット信号５を出力
する。ノイズ・プロテクト１２は、外部からのリセット
入力端子１１を入力とし、その出力は、インバータ２２
を介してリセット信号３となり、またＡＮＤ回路２３の
一方の入力となる。ＮＡＮＤ回路２０は、ＯＲ回路１７
の出力とインバータ１９の出力を入力とする。ＡＮＤ回
路２３は、ＮＡＮＤ回路２０の出力即ちシステム異常信
号リセット信号とノイズ・プロテクト１２の出力とを入
力とし、内部リセット信号１３を出力する。
ＡＮＬ）回路１８は、システム異常信号側シ込み信号９
を出力する。
を出力する。
もし、カウンタｌがオーバーフローする２８×人力クロ
ック２時間内に、カウンタ・プリセット信号５が入力さ
れなかったとき、カウンタ・オーバーフロー信号６が発
生し、あるいは２’Ｘ人カクロック２時間以内にカウン
タ・クリア信号４が入力されたとき、ループ信号７が発
生する。レジスタ８は、異常検知時に、割り込み信号９
を発生するか、リセット信号１０を発生するかを選択す
るレジスタである。
ック２時間内に、カウンタ・プリセット信号５が入力さ
れなかったとき、カウンタ・オーバーフロー信号６が発
生し、あるいは２’Ｘ人カクロック２時間以内にカウン
タ・クリア信号４が入力されたとき、ループ信号７が発
生する。レジスタ８は、異常検知時に、割り込み信号９
を発生するか、リセット信号１０を発生するかを選択す
るレジスタである。
リセット信号１０を発生させる場合、予めレジスタ８に
０”を書き込む。内部リセット信号１３は、前述のリセ
ット信号１０、またはリセット入力端子１１よ少入力さ
れたリセット信号で、ノイズ・プロテクト１２によシ、
リセット信号として認められた信号により発生する。同
時に内部リセット信号１３は、本マイクロコンピュータ
外の周辺回路にもリセットをかけるため、リセット出力
端子１４よシ出力する。
０”を書き込む。内部リセット信号１３は、前述のリセ
ット信号１０、またはリセット入力端子１１よ少入力さ
れたリセット信号で、ノイズ・プロテクト１２によシ、
リセット信号として認められた信号により発生する。同
時に内部リセット信号１３は、本マイクロコンピュータ
外の周辺回路にもリセットをかけるため、リセット出力
端子１４よシ出力する。
以上説明したように１本発明は、マイクロコンピータ内
部にウォッチドッグタイマからのオーバーフロー信号を
もとに、割り込みを発生させるかまたはリセットをかけ
るかを選択可能にすることによシ、システム異常検知時
に、外部回路なしに再スタートさせることができる効果
がある。
部にウォッチドッグタイマからのオーバーフロー信号を
もとに、割り込みを発生させるかまたはリセットをかけ
るかを選択可能にすることによシ、システム異常検知時
に、外部回路なしに再スタートさせることができる効果
がある。
第１図は本発明の一実施例のマイクロコンピュータのウ
ォッチドッグタイマの論理回路図である。 １・・・オーバーフロー付きカウンタ、２・・・カウン
タの入力クロック、３・・・リセット信号、４・・・カ
ウンタ・クリア信号、５・・・カウンタ・プリセット信
号、６・・・カウンタ・オーバーフロー信号、７・・・
ループ信号、８・・・レジスタ、９・・・システム異常
信号側シ込み信号、１０・・・システム異常リセット信
号、１１・・・リセット入力端子、１２・・・ノイズ・
プロテクト、１３・・・内部リセット信号、１４・・・
リセット出力端子、１５，１６，１８．２３・・・ＡＮ
Ｄ回路、１７゜２１・・・ＯＲ回路、１９．２２・・・
インバータ。 代理人 弁理士 内 原 晋
ォッチドッグタイマの論理回路図である。 １・・・オーバーフロー付きカウンタ、２・・・カウン
タの入力クロック、３・・・リセット信号、４・・・カ
ウンタ・クリア信号、５・・・カウンタ・プリセット信
号、６・・・カウンタ・オーバーフロー信号、７・・・
ループ信号、８・・・レジスタ、９・・・システム異常
信号側シ込み信号、１０・・・システム異常リセット信
号、１１・・・リセット入力端子、１２・・・ノイズ・
プロテクト、１３・・・内部リセット信号、１４・・・
リセット出力端子、１５，１６，１８．２３・・・ＡＮ
Ｄ回路、１７゜２１・・・ＯＲ回路、１９．２２・・・
インバータ。 代理人 弁理士 内 原 晋
Claims (1)
- 異常検知信号を割り込みのソースとするかまたは内部リ
セット信号とするかの選択回路を有するウォッチドッグ
タイマ機能を内蔵したことを特徴とするマイクロコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258653A JPH02105277A (ja) | 1988-10-13 | 1988-10-13 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258653A JPH02105277A (ja) | 1988-10-13 | 1988-10-13 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105277A true JPH02105277A (ja) | 1990-04-17 |
Family
ID=17323245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258653A Pending JPH02105277A (ja) | 1988-10-13 | 1988-10-13 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105277A (ja) |
-
1988
- 1988-10-13 JP JP63258653A patent/JPH02105277A/ja active Pending
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