JPS58184667A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS58184667A JPS58184667A JP57067226A JP6722682A JPS58184667A JP S58184667 A JPS58184667 A JP S58184667A JP 57067226 A JP57067226 A JP 57067226A JP 6722682 A JP6722682 A JP 6722682A JP S58184667 A JPS58184667 A JP S58184667A
- Authority
- JP
- Japan
- Prior art keywords
- program
- signal
- stall
- cpu
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は内蔵された異常検出機構から出力される異常信
号のタイミングを制御するようにした情報処理装置に関
する。
号のタイミングを制御するようにした情報処理装置に関
する。
従来、情報処理装置の異常を検出する手段として情報処
理装置内に独立したプログラムストール検出機構を持っ
ていた。この検出機構はプログラムの走行異常を検出す
るもので、プログラムの実行が正常であれば一定間隔以
内でトリガされるタイマを内蔵している。プログラム走
行異常が発生すると前記タイマのトリガが実行されずタ
イムアウトとなる。タイムアウトが発生するとプログラ
ムストール検出機構は外部へ通知信号を出力すると同時
にプログラムへ割込みをかけ、あらがじめ組込まれてい
る異常処理プログラムを起動するようＫなってい友。
理装置内に独立したプログラムストール検出機構を持っ
ていた。この検出機構はプログラムの走行異常を検出す
るもので、プログラムの実行が正常であれば一定間隔以
内でトリガされるタイマを内蔵している。プログラム走
行異常が発生すると前記タイマのトリガが実行されずタ
イムアウトとなる。タイムアウトが発生するとプログラ
ムストール検出機構は外部へ通知信号を出力すると同時
にプログラムへ割込みをかけ、あらがじめ組込まれてい
る異常処理プログラムを起動するようＫなってい友。
以上によって外部へ通知される通知信号は、種々の使わ
れ方をするが、通常、異常警報としてオペレータの介入
を促す場合が多い。この場合、異常処理を実行している
蝋中にオペレータによりシステムの強制イニシャライズ
再立上げを実行されるり純性が強く、異常処理（王に情
報収集）が途中で終えられてしまう不都合が発生する欠
点があう友。
れ方をするが、通常、異常警報としてオペレータの介入
を促す場合が多い。この場合、異常処理を実行している
蝋中にオペレータによりシステムの強制イニシャライズ
再立上げを実行されるり純性が強く、異常処理（王に情
報収集）が途中で終えられてしまう不都合が発生する欠
点があう友。
本発明は上記欠点を除去する情報処理装置を提供するこ
とを目的とする。
とを目的とする。
〔発明の１［］
本発明は、プログラムストール検出回路の遅延信号と、
異常処理プログラム実行後のストール詐可信号との論理
和により、ＣＰＵの故障の度合に応じてストール検出信
号を外部に出力するようにした情報処理装置である。
異常処理プログラム実行後のストール詐可信号との論理
和により、ＣＰＵの故障の度合に応じてストール検出信
号を外部に出力するようにした情報処理装置である。
第１図は本発明の主要部を構成するプログラムストール
検出機構の一例を示したものであり、第２図はその動作
タイミング図である。同図において、（１）はトリガ形
のモノステープル・マルチバイブレータ（以下タイマー
と称する）、（２）は、マルチバイブレータ（１）の出
力変化をとらえるフリップ７ｏツブ、（３）は遅延回路
、（４）は・：０′：・Ｒ（ｗｊｌ理和）回ト 路、（５）はＡＮＤ（論理積ゲート）回路、ａυはトリ
ガ信号、（２３）はフリップフロップ（２）から出力さ
れるプログラムストール検出信号兼割込信号、（４１）
はプログラムストール許可信号、（５１）は外部へのプ
ログラムストール通知信号、である。
検出機構の一例を示したものであり、第２図はその動作
タイミング図である。同図において、（１）はトリガ形
のモノステープル・マルチバイブレータ（以下タイマー
と称する）、（２）は、マルチバイブレータ（１）の出
力変化をとらえるフリップ７ｏツブ、（３）は遅延回路
、（４）は・：０′：・Ｒ（ｗｊｌ理和）回ト 路、（５）はＡＮＤ（論理積ゲート）回路、ａυはトリ
ガ信号、（２３）はフリップフロップ（２）から出力さ
れるプログラムストール検出信号兼割込信号、（４１）
はプログラムストール許可信号、（５１）は外部へのプ
ログラムストール通知信号、である。
次に第１図の動作を説明する。まず、情報処理σ
装置（ＣＰｉｔ）のプログラムにより定期的にトリガ信
号Ｏυがタイマ（１）に入力され、タイマ（１）はトリ
ガ信号が入るたびに初期化される。情報処理装置の誤動
作によりトリガ信号αυがとぎれると、あらかじめタイ
マｆｌ） Ｋ設定された時間経過後、信号出力ｕ３が消
滅する。フリップフロップ（２）はこのタイミングをと
らえてセットする。この７リツプフロツプ出力（２３）
がプログラムストール検出結果であり、情報処理装置に
割込信号として返却される。情報処理装置は割込みを受
は異常処理プログラムを作動させ、異常処理を行なった
後、プログラムストール許可信号（４１）を出力する。
号Ｏυがタイマ（１）に入力され、タイマ（１）はトリ
ガ信号が入るたびに初期化される。情報処理装置の誤動
作によりトリガ信号αυがとぎれると、あらかじめタイ
マｆｌ） Ｋ設定された時間経過後、信号出力ｕ３が消
滅する。フリップフロップ（２）はこのタイミングをと
らえてセットする。この７リツプフロツプ出力（２３）
がプログラムストール検出結果であり、情報処理装置に
割込信号として返却される。情報処理装置は割込みを受
は異常処理プログラムを作動させ、異常処理を行なった
後、プログラムストール許可信号（４１）を出力する。
プログラムストール検出機構のＯＲ回路（４）には前記
割込信号（２３）を一定時間（ｔ）だけ遅延さ：：、せ
た信号（３１）と前記許可信号（４１）とが入力され、
その論理和（ＯＲ）信娯４２）がＡＮＤ回路（５）に出
力される。この信号（４２）は前記信号（２３）とＡＮ
Ｄ回路（５）により論理積（ＡＮＤ）がとられ、外部へ
プログラムストール通知信号（５１）として出力される
。
割込信号（２３）を一定時間（ｔ）だけ遅延さ：：、せ
た信号（３１）と前記許可信号（４１）とが入力され、
その論理和（ＯＲ）信娯４２）がＡＮＤ回路（５）に出
力される。この信号（４２）は前記信号（２３）とＡＮ
Ｄ回路（５）により論理積（ＡＮＤ）がとられ、外部へ
プログラムストール通知信号（５１）として出力される
。
即ち、情報処理装置が全く動作不能になった場合、プロ
グラムストール検出信号は、（２３）→（３）→（３１
）→（４）→（４２） −ｉ （５）→（５１）の各回
路を通過する経路で外部へ通知される。一方情報処理装
置が一部動作可能な場合は、（２３）→（情報処理装置
プログラム処理）→（４１）→（４）→（４２）→（５
）→（５１）の各回路を通過する経路で外部へ通知され
る。
グラムストール検出信号は、（２３）→（３）→（３１
）→（４）→（４２） −ｉ （５）→（５１）の各回
路を通過する経路で外部へ通知される。一方情報処理装
置が一部動作可能な場合は、（２３）→（情報処理装置
プログラム処理）→（４１）→（４）→（４２）→（５
）→（５１）の各回路を通過する経路で外部へ通知され
る。
本発明は以上のようになるものであって、プログラムス
トール検出通知を情報処理装置の生色でいる度合に従っ
てタイムリに行なうことができ異常処理失敗の場合を出
来るだけ減らすことができる効果がある。
トール検出通知を情報処理装置の生色でいる度合に従っ
てタイムリに行なうことができ異常処理失敗の場合を出
来るだけ減らすことができる効果がある。
第１図は本発明の主要部を構成するプログラムストール
検出機構の一例を示すブロック図、第２図は第１図の動
作タイ、ミング図である。 （１，２） ニブログラムストール検出回路、３：遅延
回路、４：論理和回路、５：論理積ゲート、２３：検出
回路出力兼割込み信号、 ３１：Ｍ延回路出力、 ４１ニブログラムスト一ル許可信号、 ４２：論理和出力、 ５１：外部への異常通知信号。 代理人 弁理士 井 上 −男
検出機構の一例を示すブロック図、第２図は第１図の動
作タイ、ミング図である。 （１，２） ニブログラムストール検出回路、３：遅延
回路、４：論理和回路、５：論理積ゲート、２３：検出
回路出力兼割込み信号、 ３１：Ｍ延回路出力、 ４１ニブログラムスト一ル許可信号、 ４２：論理和出力、 ５１：外部への異常通知信号。 代理人 弁理士 井 上 −男
Claims (1)
- プログラムストール検出手段を有し、この検出手段から
のプログラムストール検出信号により割込みがかけられ
た処理装置で実行される異常処理プログラムを実行後、
プログラムストール許可信号を発生し、前記プログラム
ストール検出信号の遅延信号と前記プログラムストール
許可信号との前記論理和出力に基づき前記プログラムス
トール検出信号を外部へ異常通知信号として出力するこ
とを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067226A JPS58184667A (ja) | 1982-04-23 | 1982-04-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067226A JPS58184667A (ja) | 1982-04-23 | 1982-04-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58184667A true JPS58184667A (ja) | 1983-10-28 |
Family
ID=13338779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57067226A Pending JPS58184667A (ja) | 1982-04-23 | 1982-04-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184667A (ja) |
-
1982
- 1982-04-23 JP JP57067226A patent/JPS58184667A/ja active Pending
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