JPH03194627A - プログラム処理装置 - Google Patents
プログラム処理装置Info
- Publication number
- JPH03194627A JPH03194627A JP1334265A JP33426589A JPH03194627A JP H03194627 A JPH03194627 A JP H03194627A JP 1334265 A JP1334265 A JP 1334265A JP 33426589 A JP33426589 A JP 33426589A JP H03194627 A JPH03194627 A JP H03194627A
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- 230000002093 peripheral effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002265 prevention Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央処理装置の暴走防止装置に関する。
特にリセット用入力端子を持たない中央処理装置の電源
投入時および電源瞬断時等の暴走防止装置に適する。
投入時および電源瞬断時等の暴走防止装置に適する。
次に実行する命令が格納されたメモリのアドレスを発生
するプログラムカウンタと、割り込みが発生したときに
このプログラムカウンタを制御する割り込み制御回路と
を備えたプログラム処理装置において、 プログラムカウンタが発生するアドレスのデコードの結
果得られるアドレスステータスフラグ信号と、割り込み
制御回路が発生する割り込みステータスフラグ信号とを
比較し論理的に一致しない場合には警報出力を送出する
ことにより、中央処理装置の暴走を防止するようにした
ものである。
するプログラムカウンタと、割り込みが発生したときに
このプログラムカウンタを制御する割り込み制御回路と
を備えたプログラム処理装置において、 プログラムカウンタが発生するアドレスのデコードの結
果得られるアドレスステータスフラグ信号と、割り込み
制御回路が発生する割り込みステータスフラグ信号とを
比較し論理的に一致しない場合には警報出力を送出する
ことにより、中央処理装置の暴走を防止するようにした
ものである。
従来の中央処理装置の構成の一例を第２図に示す。
プログラムカウンタ２１は次に実行する命令が格納され
たプログラム空間のアドレスを制御用中央処理装置２３
に出力する。制御用中央処理装置２３はプログラムカウ
ンタ２１の出力するアドレスに対応した命令をメモリ２
２から読み出しデコーダ２４に出力する。デコーダ２４
は制御用中央処理装置２３によって読み出された命令を
解読し、プログラムカウンタ２１および制御用中央処理
装置２３および割り込み制御回路２５および周辺回路２
６の制御を行う。割り込み制御回路２５はデコーダ２４
から割り込みの要求がある場合にプログラムカウンタ２
１および周辺回路２６を制御して割り込み処理を実行す
る。プログラムカウンタ２１および割り込み制御回路２
５はリセット入力端子２７からのリセット信号によって
初期値が設定された後にプログラムの実行を開始する。
たプログラム空間のアドレスを制御用中央処理装置２３
に出力する。制御用中央処理装置２３はプログラムカウ
ンタ２１の出力するアドレスに対応した命令をメモリ２
２から読み出しデコーダ２４に出力する。デコーダ２４
は制御用中央処理装置２３によって読み出された命令を
解読し、プログラムカウンタ２１および制御用中央処理
装置２３および割り込み制御回路２５および周辺回路２
６の制御を行う。割り込み制御回路２５はデコーダ２４
から割り込みの要求がある場合にプログラムカウンタ２
１および周辺回路２６を制御して割り込み処理を実行す
る。プログラムカウンタ２１および割り込み制御回路２
５はリセット入力端子２７からのリセット信号によって
初期値が設定された後にプログラムの実行を開始する。
従来の中央処理装置の構成では、電源投入時に初期化の
ためのリセット信号の入力が必要で、このリセット信号
としては抵抗およびコンデンサの時定数を利用したパワ
ーオンリセット信号、またはリセット信号入力専用装置
からのリセット信号が用いられている。このため、従来
の中央処理装置は電源投入時の初期化のために、中央処
理装置とは独立の専用のリセット信号発生装置とリセッ
ト信号を中央処理装置に入力する手段とを必要とする問
題点がある。
ためのリセット信号の入力が必要で、このリセット信号
としては抵抗およびコンデンサの時定数を利用したパワ
ーオンリセット信号、またはリセット信号入力専用装置
からのリセット信号が用いられている。このため、従来
の中央処理装置は電源投入時の初期化のために、中央処
理装置とは独立の専用のリセット信号発生装置とリセッ
ト信号を中央処理装置に入力する手段とを必要とする問
題点がある。
また、電源の瞬断時等にプログラムカウンタや割り込み
制御回路等の設定値が変わると中央処理装置が暴走し、
この場合、特にリセット用入力端子を持たない中央処理
装置においては電源を切断しなければならないという問
題点がある。
制御回路等の設定値が変わると中央処理装置が暴走し、
この場合、特にリセット用入力端子を持たない中央処理
装置においては電源を切断しなければならないという問
題点がある。
本発明はこれを解決するもので、暴走が発生したことを
簡単に警報することができ、さらに暴走が発生したとき
には自動的にリセットされ、電源投入時のリセットを不
要とする装置を提供することを目的とする。
簡単に警報することができ、さらに暴走が発生したとき
には自動的にリセットされ、電源投入時のリセットを不
要とする装置を提供することを目的とする。
本発明は、次に実行する命令が格納されたメモリのアド
レスを発生するプログラムカウンタと、割り込みが発生
したときにこのプログラムカウンタを制御する割り込み
制御回路とを備えたプログラム処理装置において、前記
プログラムカウンタが発生するアドレスが通常処理のも
のであるか割り込み処理のものであるかを識別しアドレ
スステータスフラグ信号を送出する識別手段を備え、前
記割り込み制御回路には、割り込み処理を実行中である
ことを示す割り込みステータスフラグ信号を送出する手
段を備え、前記二つのステータスフラグ信号の論理一致
を検出し不一致であるとき警報出力を送出する比較手段
を備えたことを特徴とする。
レスを発生するプログラムカウンタと、割り込みが発生
したときにこのプログラムカウンタを制御する割り込み
制御回路とを備えたプログラム処理装置において、前記
プログラムカウンタが発生するアドレスが通常処理のも
のであるか割り込み処理のものであるかを識別しアドレ
スステータスフラグ信号を送出する識別手段を備え、前
記割り込み制御回路には、割り込み処理を実行中である
ことを示す割り込みステータスフラグ信号を送出する手
段を備え、前記二つのステータスフラグ信号の論理一致
を検出し不一致であるとき警報出力を送出する比較手段
を備えたことを特徴とする。
本発明において、前記プログラムカウンタおよび前記割
り込み制御回路にはリセット入力を備え、前記警報出力
をこのリセット入力に接続することができる。
り込み制御回路にはリセット入力を備え、前記警報出力
をこのリセット入力に接続することができる。
また、本発明は、前記比較手段として前記識別手段の出
力および前記割り込み処理を実行中であることを示す信
号を入力とする排他的論理和回路と、この排他的論理和
回路の出力を入力とし前記警報出力を出力とするフリッ
プフロップとを含む構成とすることができる。
力および前記割り込み処理を実行中であることを示す信
号を入力とする排他的論理和回路と、この排他的論理和
回路の出力を入力とし前記警報出力を出力とするフリッ
プフロップとを含む構成とすることができる。
〔作用〕
次のサイクルで実行する命令が格納されたメモリのアド
レスを発生するプログラムカウンタと、割り込みが発生
したときにこのプログラムカウンタを制御する割り込み
制御回路とを備えたプログラム処理装置において、プロ
グラムカウンタが発生するアドレスが通常処理用プログ
ラム空間に属するものであるか割り込み処理用プログラ
ム空間に属するものであるかを識別するアドレスステー
タスフラグ信号と、割り込み制御回路が割り込み処理を
実行中であるか否かを識別する割り込みステータスフラ
グ信号とを比較し論理的に一致しない場合には警報出力
を送出する。
レスを発生するプログラムカウンタと、割り込みが発生
したときにこのプログラムカウンタを制御する割り込み
制御回路とを備えたプログラム処理装置において、プロ
グラムカウンタが発生するアドレスが通常処理用プログ
ラム空間に属するものであるか割り込み処理用プログラ
ム空間に属するものであるかを識別するアドレスステー
タスフラグ信号と、割り込み制御回路が割り込み処理を
実行中であるか否かを識別する割り込みステータスフラ
グ信号とを比較し論理的に一致しない場合には警報出力
を送出する。
また、前記プログラムカウンタおよび前記割り込み制御
回路にはりセント入力を備え、前記警報出力がこのリセ
ット入力に接続されることによって、警報出力によって
プログラムカウンタおよび割り込み制御回路のリセット
処理が行える。
回路にはりセント入力を備え、前記警報出力がこのリセ
ット入力に接続されることによって、警報出力によって
プログラムカウンタおよび割り込み制御回路のリセット
処理が行える。
また、前記アドレスステータスフラグ信号と前記割り込
みステータスフラグ信号とを入力とする排他的論理和回
路と、この排他的論理和回路の出力を入力とし前記警報
出力を出力とするフリップフロップとを含むことにより
、前記アドレスステータスフラグ信号と前記割り込みス
テータスフラグ信号の論理的比較が行え、その比較結果
を保持することができる。
みステータスフラグ信号とを入力とする排他的論理和回
路と、この排他的論理和回路の出力を入力とし前記警報
出力を出力とするフリップフロップとを含むことにより
、前記アドレスステータスフラグ信号と前記割り込みス
テータスフラグ信号の論理的比較が行え、その比較結果
を保持することができる。
次に、本発明について、図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。
プログラムカウンタ１１は次に実行する命令が格納され
たプログラム空間のアドレスを制御用中央処理装置１３
に出力する。制御用中央処理装置１３はプログラムカウ
ンタ１１の出力するアドレスに対応した命令をメモリ１
２から読み出しデコーダ１４に出力する。デコーダ１４
は制御用中央処理装置１３によって読み出された命令を
解読し、プログラムカウンタ１１および制御用中央処理
装置１３および割り込み制御回路１５および周辺回路１
６の制御を行う。割り込み制御回路１５はデコーダ１４
から割り込みの要求がある場合にプログラムカウンタ１
１および周辺回路１６を制御して割り込み処理を実行す
る。
たプログラム空間のアドレスを制御用中央処理装置１３
に出力する。制御用中央処理装置１３はプログラムカウ
ンタ１１の出力するアドレスに対応した命令をメモリ１
２から読み出しデコーダ１４に出力する。デコーダ１４
は制御用中央処理装置１３によって読み出された命令を
解読し、プログラムカウンタ１１および制御用中央処理
装置１３および割り込み制御回路１５および周辺回路１
６の制御を行う。割り込み制御回路１５はデコーダ１４
から割り込みの要求がある場合にプログラムカウンタ１
１および周辺回路１６を制御して割り込み処理を実行す
る。
ここで本発明の特徴とするところは、アドレスデコーダ
１７および割り込み制御回路１５にある。
１７および割り込み制御回路１５にある。
アドレスデコーダ１７は遅延回路１０を介してプログラ
ムカウンタ１１と接続されている。アドレスデコーダ１
７はプログラムカウンタ１１の出力するプログラム空間
のアドレスが通常処理用プログラム空間に属するもので
あるか否かを識別し、属するものであればアドレスステ
ータスフラグ信号として「０」を送出し、割り込み処理
用プログラム空間に属するものであればアドレスステー
タスフラグ信号として「１」を送出する。割り込み制御
回路１５はデコーダ１４から割り込みの要求が起こった
時点から割り込み処理が終了するまでの間にわたり、割
り込みステータスフラグ信号として「１」、それ以外の
場合は「０」を送出する。この二つのステータスフラグ
信号を排他的論理和回路１８で受ける。排他的論理和回
路１８はアドレスデコーダの出力であるアドレスステー
タスフラグ信号と、割り込み制御回路１５の出力である
割り込みステータスフラグ信号との排他的論理和をとり
、その出力をＤ型フリップフロップ１９に出力する。Ｄ
型フリップフロップ１９は排他的論理和回路の出力が「
０」であれば、すなわち論理一致であれば「０」を送出
する。論理不一致であれば「１」を出力する。
ムカウンタ１１と接続されている。アドレスデコーダ１
７はプログラムカウンタ１１の出力するプログラム空間
のアドレスが通常処理用プログラム空間に属するもので
あるか否かを識別し、属するものであればアドレスステ
ータスフラグ信号として「０」を送出し、割り込み処理
用プログラム空間に属するものであればアドレスステー
タスフラグ信号として「１」を送出する。割り込み制御
回路１５はデコーダ１４から割り込みの要求が起こった
時点から割り込み処理が終了するまでの間にわたり、割
り込みステータスフラグ信号として「１」、それ以外の
場合は「０」を送出する。この二つのステータスフラグ
信号を排他的論理和回路１８で受ける。排他的論理和回
路１８はアドレスデコーダの出力であるアドレスステー
タスフラグ信号と、割り込み制御回路１５の出力である
割り込みステータスフラグ信号との排他的論理和をとり
、その出力をＤ型フリップフロップ１９に出力する。Ｄ
型フリップフロップ１９は排他的論理和回路の出力が「
０」であれば、すなわち論理一致であれば「０」を送出
する。論理不一致であれば「１」を出力する。
Ｄ型フリップフロップ１９の出力が論理「０」の場合は
リセット用端子旧〜０３の入力が「０」なので、プログ
ラムカウンタ１１および割り込み制御回路１５およびＤ
型フリップフロップ１９には何ら影響を及ぼさない。し
かし、Ｄ型フリップフロップ１９の出力が論理「ｌ」の
場合はリセット用端子０１〜０３の入力が「１」となる
ので、プログラムカウンタ１１および割り込み制御回路
１５およびＤ型フリップフロップ１９は初期値が設定さ
れることによって、これらの回路のリセット処理が行わ
れる。
リセット用端子旧〜０３の入力が「０」なので、プログ
ラムカウンタ１１および割り込み制御回路１５およびＤ
型フリップフロップ１９には何ら影響を及ぼさない。し
かし、Ｄ型フリップフロップ１９の出力が論理「ｌ」の
場合はリセット用端子０１〜０３の入力が「１」となる
ので、プログラムカウンタ１１および割り込み制御回路
１５およびＤ型フリップフロップ１９は初期値が設定さ
れることによって、これらの回路のリセット処理が行わ
れる。
表には、アドレスステータスフラグ信号と割り込みステ
ータスフラグ信号と排他的論理和回路１８の出力と中央
処理装置の状態との関係を示す。
ータスフラグ信号と排他的論理和回路１８の出力と中央
処理装置の状態との関係を示す。
アドレスステータスフラグ信号と割り込みステータスフ
ラグ信号がともに「０」である場合は、これら二つの信
号は中央処理装置が通常処理を行っていることを示して
いることであって論理的に一致するため、排他的論理和
回路１８の出力は「０」となり中央処理装置には何ら影
響を及ぼさない。
ラグ信号がともに「０」である場合は、これら二つの信
号は中央処理装置が通常処理を行っていることを示して
いることであって論理的に一致するため、排他的論理和
回路１８の出力は「０」となり中央処理装置には何ら影
響を及ぼさない。
アドレスステータスフラグ信号と割り込みステータスフ
ラグ信号とが互いに異なる場合は、一方の信号は中央処
理装置が通常処理を行っていることを示しているのに対
し他方の信号は中央処理装置が割り込み処理を行ってい
ることを示していることから論理的に一致しないので、
排他的論理和回路１８の出力は「１」となりＤ型フリッ
゛プフロップ１９の出力も「１」となるためプログラム
カウンタ１１および割り込み制御回路１５およびＤ型フ
リップフロップ１９はリセット処理によって初期値が設
定される。アドレスステータスフラグ信号と割り込みス
テータスフラグ信号が共に「ｌ」である場合は、これら
の二つの信号は中央処理装置が割り込み処理を行ってい
ることを示していることで論理的に一致するため、排他
的論理和回路１８の出力は「０」となり中央処理装置に
は何ら影響を及ぼさない。
ラグ信号とが互いに異なる場合は、一方の信号は中央処
理装置が通常処理を行っていることを示しているのに対
し他方の信号は中央処理装置が割り込み処理を行ってい
ることを示していることから論理的に一致しないので、
排他的論理和回路１８の出力は「１」となりＤ型フリッ
゛プフロップ１９の出力も「１」となるためプログラム
カウンタ１１および割り込み制御回路１５およびＤ型フ
リップフロップ１９はリセット処理によって初期値が設
定される。アドレスステータスフラグ信号と割り込みス
テータスフラグ信号が共に「ｌ」である場合は、これら
の二つの信号は中央処理装置が割り込み処理を行ってい
ることを示していることで論理的に一致するため、排他
的論理和回路１８の出力は「０」となり中央処理装置に
は何ら影響を及ぼさない。
電源投入時に中央処理装置を初期化するためのリセット
信号を専用のリセット信号発生装置から送出する必要が
ないという効果と、電源瞬断時等に中央処理装置内部の
設定値が変わること等に起因する中央処理装置の暴走を
防止するという効果を有する。
信号を専用のリセット信号発生装置から送出する必要が
ないという効果と、電源瞬断時等に中央処理装置内部の
設定値が変わること等に起因する中央処理装置の暴走を
防止するという効果を有する。
第１図は、本発明の一実施例を示す回路図。
第２図は、従来の中央処理装置の構成の一例を示す回路
図。 １０・・・遅延回路、１１．２１−・・プログラムカウ
ンタ、１２．２２・・・メモリ、１３．２３・・・制御
用中央処理装置、１４．２４・・・デコーダ、１５．２
５・・・割り込み制御回路、１６．２６・・・周辺回路
、１７・・・アドレスデコーダ、１８・・・排他的論理
和回路、１９・・・Ｄ型フリップフロップ、２７・・・
リセッ ト入力端子、０１．０２．０３．０４．０５・・・リセ
ット用端子。
図。 １０・・・遅延回路、１１．２１−・・プログラムカウ
ンタ、１２．２２・・・メモリ、１３．２３・・・制御
用中央処理装置、１４．２４・・・デコーダ、１５．２
５・・・割り込み制御回路、１６．２６・・・周辺回路
、１７・・・アドレスデコーダ、１８・・・排他的論理
和回路、１９・・・Ｄ型フリップフロップ、２７・・・
リセッ ト入力端子、０１．０２．０３．０４．０５・・・リセ
ット用端子。
Claims (1)
- 【特許請求の範囲】 １、次に実行する命令が格納されたメモリのアドレスを
発生するプログラムカウンタと、 割り込みが発生したときにこのプログラムカウンタを制
御する割り込み制御回路と を備えたプログラム処理装置において、 前記プログラムカウンタが発生するアドレスが通常処理
のものであるか割り込み処理のものであるかを識別しア
ドレスステータスフラグ信号を送出する識別手段を備え
、 前記割り込み制御回路には、割り込み処理を実行中であ
ることを示す割り込みステータスフラグ信号を送出する
手段を備え、 前記二つのステータスフラグ信号の論理一致を検出し不
一致であるとき警報出力を送出する比較手段を備えた ことを特徴とするプログラム処理装置。 ２、前記プログラムカウンタおよび前記割り込み制御回
路にはリセット入力を備え、 前記警報出力がこのリセット入力に接続された請求項１
記載のプログラム処理装置。 ３、前記比較手段は、 前記識別手段の出力および前記割り込み処理を実行中で
あることを示す信号を入力とする排他的論理和回路と、 この排他的論理和回路の出力を入力とし前記警報出力を
出力とするフリップフロップと を含む 請求項１記載のプログラム処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334265A JPH03194627A (ja) | 1989-12-22 | 1989-12-22 | プログラム処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334265A JPH03194627A (ja) | 1989-12-22 | 1989-12-22 | プログラム処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03194627A true JPH03194627A (ja) | 1991-08-26 |
Family
ID=18275410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334265A Pending JPH03194627A (ja) | 1989-12-22 | 1989-12-22 | プログラム処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03194627A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591040A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Runaway monitor system for microprocessor |
| JPS626330A (ja) * | 1985-07-02 | 1987-01-13 | Nec Corp | 割込制御装置 |
| JPS6280733A (ja) * | 1985-10-04 | 1987-04-14 | Nec Corp | 情報処理装置 |
| JPS6364135A (ja) * | 1986-09-03 | 1988-03-22 | Hino Motors Ltd | マイクロプロセツサ装置の暴走防止回路 |
-
1989
- 1989-12-22 JP JP1334265A patent/JPH03194627A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591040A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Runaway monitor system for microprocessor |
| JPS626330A (ja) * | 1985-07-02 | 1987-01-13 | Nec Corp | 割込制御装置 |
| JPS6280733A (ja) * | 1985-10-04 | 1987-04-14 | Nec Corp | 情報処理装置 |
| JPS6364135A (ja) * | 1986-09-03 | 1988-03-22 | Hino Motors Ltd | マイクロプロセツサ装置の暴走防止回路 |
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