JPH03259353A - アクノリッジ監視回路 - Google Patents
アクノリッジ監視回路Info
- Publication number
- JPH03259353A JPH03259353A JP2056473A JP5647390A JPH03259353A JP H03259353 A JPH03259353 A JP H03259353A JP 2056473 A JP2056473 A JP 2056473A JP 5647390 A JP5647390 A JP 5647390A JP H03259353 A JPH03259353 A JP H03259353A
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- Japan
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- processor
- signal
- circuit
- output
- interface circuit
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- Pending
Links
- 238000012544 monitoring process Methods 0.000 title claims description 3
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 241000277331 Salmonidae Species 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プロセッサを用いた制御回路におけるインタ
フェース回路のアクノリッジ監視回路に関する。
フェース回路のアクノリッジ監視回路に関する。
一般に、プロセッサを用いた制御回路には、複数個のイ
ンタフェース回路が接続され、これらインタフェース回
路はプロセッサによりそれぞれ制御されている。第３図
はそのような制御回路を示すもので、プロセッサ１１か
らのインタフェース回路１２−１−１２−ｎへのアクセ
スは次のようにして行われる。すなわち、プロセッサ１
１が、たとえばインタフェース回路１２−１からデータ
を読み出す場合は、第４図に示すようにアドレス信号１
３とリード信号１４とを出力する。アドレス信号１３は
デコード回路１５でデコードされ、インタフェース回路
１２−１の選択信号１６−１を出力する。インタフェー
ス回ｉ’８１２−１では、インタフェース回路１２−１
の選択信号１６−１で自分が選択されたことを認識し、
アドレス信号１３に該当するアドレスのデータ信号１７
をデータバス上に出力する。インタフェース回路１２−
１の選択信号１６−１が出力されてから、データ信号１
４がバス上に出力されるまでには一定の時間を要するた
め、それまでの間、プロセッサ１１は処理を待つことと
なる。ここで、データバス上にデータ信号１７が出力さ
れると、プロセッサｌ】が次の処理に進んでよいことに
なる。そこで、これを知らせるため、インタフェース回
路１２−１の選択信号１６−１をシフトレジスタ回路１
８で遅延させ、データ信号１７がバス上に出力されたと
き、アクノリッジ信号１９を生成し、プロセッサ１１に
人力する。これにより、プロセッサ１１はデータ信号１
７を取り込み、次の処理に進む。 次にインタフェース
回路１２−１にデータを書き込む場合は、プロセッサ１
１はアドレス信号１３と、ライト信号２０と、データ信
号１７とを出力する。リード時と同様、次の処理に進む
ことへの通知として、シフトレジスタ回路１８てアクノ
リッジ信号１９をプロセンサ１１に入力する。
ンタフェース回路が接続され、これらインタフェース回
路はプロセッサによりそれぞれ制御されている。第３図
はそのような制御回路を示すもので、プロセッサ１１か
らのインタフェース回路１２−１−１２−ｎへのアクセ
スは次のようにして行われる。すなわち、プロセッサ１
１が、たとえばインタフェース回路１２−１からデータ
を読み出す場合は、第４図に示すようにアドレス信号１
３とリード信号１４とを出力する。アドレス信号１３は
デコード回路１５でデコードされ、インタフェース回路
１２−１の選択信号１６−１を出力する。インタフェー
ス回ｉ’８１２−１では、インタフェース回路１２−１
の選択信号１６−１で自分が選択されたことを認識し、
アドレス信号１３に該当するアドレスのデータ信号１７
をデータバス上に出力する。インタフェース回路１２−
１の選択信号１６−１が出力されてから、データ信号１
４がバス上に出力されるまでには一定の時間を要するた
め、それまでの間、プロセッサ１１は処理を待つことと
なる。ここで、データバス上にデータ信号１７が出力さ
れると、プロセッサｌ】が次の処理に進んでよいことに
なる。そこで、これを知らせるため、インタフェース回
路１２−１の選択信号１６−１をシフトレジスタ回路１
８で遅延させ、データ信号１７がバス上に出力されたと
き、アクノリッジ信号１９を生成し、プロセッサ１１に
人力する。これにより、プロセッサ１１はデータ信号１
７を取り込み、次の処理に進む。 次にインタフェース
回路１２−１にデータを書き込む場合は、プロセッサ１
１はアドレス信号１３と、ライト信号２０と、データ信
号１７とを出力する。リード時と同様、次の処理に進む
ことへの通知として、シフトレジスタ回路１８てアクノ
リッジ信号１９をプロセンサ１１に入力する。
〔発明が解決しようとする課題〕
ところが、上述した従来の回路構成では、インタフェー
ス回路１２−ｎが未実装の場合、プロセッサ１１がイン
タフェース回￥８１２−ｎの実装状態を認識できないの
で、インタフェース回路１２−ｎからデータを読み出す
処理を行った場合、プロセッサ１１はそのままデータバ
ス上のデータ信号１７を読み込むことになる。この場合
、インタフェース回路１２−ｎは実装されていないので
、プロセッサ１１が読み込んだデータは誤りである。
ス回路１２−ｎが未実装の場合、プロセッサ１１がイン
タフェース回￥８１２−ｎの実装状態を認識できないの
で、インタフェース回路１２−ｎからデータを読み出す
処理を行った場合、プロセッサ１１はそのままデータバ
ス上のデータ信号１７を読み込むことになる。この場合
、インタフェース回路１２−ｎは実装されていないので
、プロセッサ１１が読み込んだデータは誤りである。
したがって、プロセッサ１１のこの次からの処理は保障
されず、システム全体が機能しなくなるという欠点を有
している。
されず、システム全体が機能しなくなるという欠点を有
している。
本発明は、記ｔキされている命令を読み込み実行するプ
ロセッサと、このプロセッサから出力されるアドレスを
デコードしプロセンサに接続されたインクフェース回路
の選択信号を生成するデコード回路と、プロセンサから
の選択信号およびインタフェース回路からの実父信匂を
人力し、プ「】セッサのアクセスを終了させるためのア
クノリッジ信号を出力するシフトレジスタ回路と、プロ
セッサが出力する制御信号の出力時間を監視し規定時間
内にアクノリッジ信号がプロセッサに入力されない場合
にプロセッサのアクセスを終了させるカウンタ回路とを
備えている。
ロセッサと、このプロセッサから出力されるアドレスを
デコードしプロセンサに接続されたインクフェース回路
の選択信号を生成するデコード回路と、プロセンサから
の選択信号およびインタフェース回路からの実父信匂を
人力し、プ「】セッサのアクセスを終了させるためのア
クノリッジ信号を出力するシフトレジスタ回路と、プロ
セッサが出力する制御信号の出力時間を監視し規定時間
内にアクノリッジ信号がプロセッサに入力されない場合
にプロセッサのアクセスを終了させるカウンタ回路とを
備えている。
これにより、プロセッサから出力されるアドレスをデコ
ードしてインタフェース回路の選択信号を生威し、この
選択信号およびプロセッサからの制御信号によりインタ
フェース回路が動作し、プロセッサが出力する制御信号
の出力時間を監視し、規定時間に達するとアクセスを終
了させる。
ードしてインタフェース回路の選択信号を生威し、この
選択信号およびプロセッサからの制御信号によりインタ
フェース回路が動作し、プロセッサが出力する制御信号
の出力時間を監視し、規定時間に達するとアクセスを終
了させる。
以下、第１図および第３図を参照して本発明の詳細な説
明する。
明する。
第１図は本発明の一実施例を示す回路構成図である。こ
の一実施例ではプロセッサ１１に最大Ｎ個のインクフェ
ース回路１２−１〜１２−ｎが接続されるものとする。
の一実施例ではプロセッサ１１に最大Ｎ個のインクフェ
ース回路１２−１〜１２−ｎが接続されるものとする。
いま、インタフェース回路１２−１へのアクセスを行う
場合について説明する。プロセッサ１１はインタフェー
ス回路１２１からデータを読み出す場合には、アドレス
信号１３とリード信号１４とを出力する。アドレス信号
１３はデコード回路１５でデコードされ、インタフェー
ス回路１２−１の選択信号１６−１を出力する。インタ
フェース回路１２−１ではインタフェース回路１２−１
の選択信号１６−１で自分が選択されたことを認識し、
アドレス信号１３に該当するアドレスのデータ信号１７
をデータバス上に出力する。インタフェース回Ｗ８１２
−１の選択信号】６−１が出力されてからデータ信号１
７がバス上に出力されるまで一定の時間を要するため、
それまでの間プロセッサ１１は処理を進めることができ
ない。そこで、プロセンサＩＩに対して、データバス上
にデータ信号１７が出力され、次の処理に進んでよいこ
とを知らせるために、インタフェース回路１２−１の選
択信号１６−１とインタフェース回路１２−１の実装信
号２１−１との論理積信号をシフトレジスタ回路１８で
遅延させ、データ信号エフがバス上に出力されたとき、
アクノリッジ信号１９を生成する。このアクノリッジ信
号１９をプロセッサ１１に人力することにより、プロセ
ッサ１１はデータ信号１７を取り込み、次の処理に進む
。一方、インタフェース回路１２−１にデータを書き込
む場合には、プロセッサ１１はアドレス信号１３とライ
ト信号２０およびデータ信号１７とを出力する。この場
合、リード時と同様、プロセッサ１１が次の処理に進む
ことへの通知として、シフトレジスタ回路１８でアクノ
リッジ信号１９をプロセッサ１１に人力する。ここで、
インタフェース回路１２−ｎが未実装の場合、プロセッ
サ回路１１は未実装状態をＭＩＥｌｌｋできないので、
インタフェース回路１２−ｎにアクセスを行うことがあ
る。いま、そのような未実装のインタフェース回！’８
１２−ｎからデータを読み出すアクセスが行われる場合
、プロセッサ＋１はアドレス信号１３とリード信号１４
とを出力し、デコード回路１５はインタフェース回路１
２−ｎの選択信号１６−ｎを出力する。しかし、インタ
フェース回路１２−ｎは未実装のため、インタフェース
回路１２−ｎの実装信号２１−ｎは有効とならず、シフ
トレジスタ回路１８へは有効信号が人力されない。した
がって、アクノリッジ信号１９は生成されない。アクノ
リッジ信号Ｉ９が返ってこないた、め、プロセッサ１１
は次の処理を実行できず、止まってしまうが、リード信
号Ｉ４またはライト信号２０が出力された時に動作する
カウンタ回路２２によりプロセッサ停止時間を監視する
。そして、通常のリード、ライト時間をオーバした場合
、疑似的に疑似アクノリッジ信号２３をプロセッサ１１
に人力して、処理を終了させ、同時にマスク不能割り込
みを人力する。これにより、インクフェース回路１２−
ｎの未実装を通知することができる。
場合について説明する。プロセッサ１１はインタフェー
ス回路１２１からデータを読み出す場合には、アドレス
信号１３とリード信号１４とを出力する。アドレス信号
１３はデコード回路１５でデコードされ、インタフェー
ス回路１２−１の選択信号１６−１を出力する。インタ
フェース回路１２−１ではインタフェース回路１２−１
の選択信号１６−１で自分が選択されたことを認識し、
アドレス信号１３に該当するアドレスのデータ信号１７
をデータバス上に出力する。インタフェース回Ｗ８１２
−１の選択信号】６−１が出力されてからデータ信号１
７がバス上に出力されるまで一定の時間を要するため、
それまでの間プロセッサ１１は処理を進めることができ
ない。そこで、プロセンサＩＩに対して、データバス上
にデータ信号１７が出力され、次の処理に進んでよいこ
とを知らせるために、インタフェース回路１２−１の選
択信号１６−１とインタフェース回路１２−１の実装信
号２１−１との論理積信号をシフトレジスタ回路１８で
遅延させ、データ信号エフがバス上に出力されたとき、
アクノリッジ信号１９を生成する。このアクノリッジ信
号１９をプロセッサ１１に人力することにより、プロセ
ッサ１１はデータ信号１７を取り込み、次の処理に進む
。一方、インタフェース回路１２−１にデータを書き込
む場合には、プロセッサ１１はアドレス信号１３とライ
ト信号２０およびデータ信号１７とを出力する。この場
合、リード時と同様、プロセッサ１１が次の処理に進む
ことへの通知として、シフトレジスタ回路１８でアクノ
リッジ信号１９をプロセッサ１１に人力する。ここで、
インタフェース回路１２−ｎが未実装の場合、プロセッ
サ回路１１は未実装状態をＭＩＥｌｌｋできないので、
インタフェース回路１２−ｎにアクセスを行うことがあ
る。いま、そのような未実装のインタフェース回！’８
１２−ｎからデータを読み出すアクセスが行われる場合
、プロセッサ＋１はアドレス信号１３とリード信号１４
とを出力し、デコード回路１５はインタフェース回路１
２−ｎの選択信号１６−ｎを出力する。しかし、インタ
フェース回路１２−ｎは未実装のため、インタフェース
回路１２−ｎの実装信号２１−ｎは有効とならず、シフ
トレジスタ回路１８へは有効信号が人力されない。した
がって、アクノリッジ信号１９は生成されない。アクノ
リッジ信号Ｉ９が返ってこないた、め、プロセッサ１１
は次の処理を実行できず、止まってしまうが、リード信
号Ｉ４またはライト信号２０が出力された時に動作する
カウンタ回路２２によりプロセッサ停止時間を監視する
。そして、通常のリード、ライト時間をオーバした場合
、疑似的に疑似アクノリッジ信号２３をプロセッサ１１
に人力して、処理を終了させ、同時にマスク不能割り込
みを人力する。これにより、インクフェース回路１２−
ｎの未実装を通知することができる。
以上説明したように本発明によれば、未実装のインクフ
ェース回路をプロセッサがアクセスした場合であっても
、アクノリッジ信号が返ってこないことによる処理の停
止時間を監視し、疑似アクノリッジ信号の生成により処
理を終了させ、プロセッサに通知することによりシステ
ムの停止を防ぐという効果を有する。
ェース回路をプロセッサがアクセスした場合であっても
、アクノリッジ信号が返ってこないことによる処理の停
止時間を監視し、疑似アクノリッジ信号の生成により処
理を終了させ、プロセッサに通知することによりシステ
ムの停止を防ぐという効果を有する。
第１図は本発明の一実施例を示す回路構成図、第２図は
本発明の動作を示す動作説明図、第３図は従来例の説明
図、第４図は従来例の動作説明図である。 １１・・・・・プロセッサ、 １２・・・・・インタフェース回路、 １５・・・・・・デコード回路、 １８・・・・・・シフトレジスタ回路、２２・・・・・
・カウンタ回路。 第、１ 鱒
本発明の動作を示す動作説明図、第３図は従来例の説明
図、第４図は従来例の動作説明図である。 １１・・・・・プロセッサ、 １２・・・・・インタフェース回路、 １５・・・・・・デコード回路、 １８・・・・・・シフトレジスタ回路、２２・・・・・
・カウンタ回路。 第、１ 鱒
Claims (1)
- 【特許請求の範囲】 記憶されている命令を読み込み実行するプロセッサと、 前記プロセッサから出力されるアドレスをデコードし前
記プロセッサに接続されたインタフェース回路の選択信
号を生成するデコード回路と、前記プロセッサからの選
択信号および前記インタフェース回路からの実装信号を
入力し、前記プロセッサのアクセスを終了させるための
アクノリッジ信号を出力するシフトレジスタ回路と、前
記プロセッサが出力する制御信号の出力時間を監視し規
定時間内にアクノリッジ信号が前記プロセッサに入力さ
れない場合に前記プロセッサのアクセスを終了させるカ
ウンタ回路 とを具備することを特徴とするアクノリッジ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056473A JPH03259353A (ja) | 1990-03-09 | 1990-03-09 | アクノリッジ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2056473A JPH03259353A (ja) | 1990-03-09 | 1990-03-09 | アクノリッジ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03259353A true JPH03259353A (ja) | 1991-11-19 |
Family
ID=13028074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2056473A Pending JPH03259353A (ja) | 1990-03-09 | 1990-03-09 | アクノリッジ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03259353A (ja) |
-
1990
- 1990-03-09 JP JP2056473A patent/JPH03259353A/ja active Pending
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