JPH01230136A - 暴走防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は暴走防止回路に関するもので、特にマイクロフ
ンピユータなどのプログラム暴走防止に適用して効果の
あるものである。

〔従来の技術〕

暴走防止回路は、制御回路における暴走の発生の防止を
目的とするもので、これにより制御回路が一つの系とし
ての回路動作を確実になし得るようにしたものである。

最近、マイクロコンピュータが急激に発達し広く普及し
始めているが、このよ５な装置が共通に抱える問題点は
、プログラム暴走による誤制御である。

すなわち、このプログラマブルな制御系では、何んらか
の外部要因によってプログラム・カウンタが暴走し、正
常とは異なる数値信号を出力するかまたは、プログラム
カウンターが停止してしまいプログラマブルな制御系が
動作不能となる問題が往々にして発生する。

従って、このプログラム・カウンタの暴走に対する暴走
防止回路が、特に半導体集積回路技術の立場から非常に
注目されている。

従来、このプログラムカウンタの暴走に対する暴走検出
回路には、ウオッチドックタイマ回路と電圧検出回路と
がある。

ウオッチドックタイマ回路は、ウオッチドックタイマ信
号でリセットされるリセット付カウンタで構成される。

すなわち、このカウンタは常時入力されるクロックでカ
ウントされ、ウオッチドックタイマ信号の入力でリセッ
トされる。プログラムカウンタの動作に異常がなければ
、このウオッチドックタイマ信号は定期的に入力され、
リセット付カウンタがオーバーフローしないようにリセ
ットする。従って、プログラムカウンタが暴走状態とな
り、この定期信号に途切れが生ずると、リセット付カウ
ンタはカウントアツプしオーバーフローして割込み信号
を発生し、プログラムカウンタを正常状態に戻すので、
暴走状態から抜は出ることができる。

また、電圧検出回路は、上記外部要因が電源電圧の低下
による場合に効果がある。すなわち、半導体集積回路に
動作電圧以下となる電源電圧が印加された場合、プログ
ラムメモリーのデータが正しく出力されず、この誤った
データが、プログラムカウンタに入力されプログラムカ
ウンタが暴走する。そこで半導体集積回路に電圧検出回
路を付加し、動作電圧以下となるとリセット信号を出力
し集積回路をリセット状態にします。その後電源電圧が
動作電圧以上に復帰した時リセット状態から抜は出し正
常な動作を行なえるようにしている。

〔゛発明が解決しようとする課題〕

しかし、上述した従来の暴走防止回路のうちウオッチド
ックタイマ回路の場合マイクロコンピュータ程度のもの
でも１２ビツトを超える回路規模のカウンタを準備する
必要があり、また、電圧検出回路は、大規模な電圧検出
用アナログ回路が必要であり、その検出電圧の精度は製
造条件によりばらつきやすいという欠点がある。

また、上記回路を付加することにより半導体チップと消
費電力の増大を招くという欠点もある。

〔課題を解決するための手段〕

本発明の暴走防止回路は、時間を計測する複数のタイマ
ー回路のアドレスデコーダと、命令なデコードする第１
のデコード回路と、発振回路の発振停止信号をラッチす
るラッチ回路と、前記アドレスデコーダの出力と前記第
１のデコード回路の出力と前記ラッチ回路の出力を入力
とする第２のデコード回路を有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す接続回路図で１、アド
レスデコーダ１は、パスラインからの信号をプログラム
コシツクアレイ（以下ＰＬＡと記す）にて時間計測する
複数のタイマー回路のアドレスをデコードし、デコード
回路２はパスラインのデータをラッチし各命令をデコー
ドするＰＬＡにて構成している。この命令は特に中央演
算装置（以下ＣＰＵと記す）の機能を一時停止し外部ま
たは内部よりの割り込みを待つ命令であるストップ命令
、ホールト命令をさす。ラッチ回路３は発振回路の機能
を一時的に停止するコントロール用ラッチ回路である。

デコード回路４は、３人力ＮＡＮＤゲート１つとインバ
ータ１つで構成され、アドレスデコーダ１の出力とデコ
ード回路２の出力とラッチ回路３の出力を入力としてい
る。リセット信号線５はデコード回路４の出力である。

通常プログラマブルな制御系では、アドレスデコーダ１
．デフード回路２．ラッチ回路３は必要不可欠であるの
で、本発明実施において追加の必要な回路はデコード回
路４だけである。

さて、プログラマブルな制御系での暴走状態としてプロ
グラムカウンターが暴走したため、応用上割り込みをか
ける時間計測用タイマー回路にクロックが入力されない
ことがあり（発振回路機能−時停止命令が誤って入力さ
れたことを想定している）、この場合もはや通常動作に
復帰することはない。

この暴走状態を防止するためあらかじめこの暴走状態を
デコードし、その出力をリセット信号とする回路を追加
すればよい。

通常動作時には、アドレスデコーダ１の出力力ｔハイレ
ベルでデコード回路２、の出力もハイレベルでまたラッ
チ回路３はロウレベル出力がでているのでデコード回路
４の出力はロウレベルとなりリセット信号線５はロウレ
ベルとなるので、リセットはかからない。

しかし、暴走状態となりデコード回路３の出力がハイレ
ベル（発振回路機能−時停止であるので時間計測するタ
イマー回路は動作できない。従ってこのタイマー回路よ
り割り込み信号が発生しないので暴走状態となる。）と
なるとリセット信号線５はハイレベルとなる。従ってリ
セットがかかるので暴走状態より抜は出すことができる
。

〔発明の効果〕

以上説明したように本発明は従来のウオッチドックタイ
マ回路や電圧検出回路に比べ簡単な回路構成の暴走防止
回路を提供できる。

従ってチップ形状および消費電力を増大させずにすます
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図である。 １・・・・・・アドレスデコーダ、２・・・・・・デコ
ード回路、３・・・・・・ラッチ回路、４・・・・・・
デコード回路、５・旧・・リセット信号線。 代理人　弁理士　　内　原　　　音

Claims (1)

【特許請求の範囲】
1. 　時間を計測する複数のタイマー回路のアドレスデコー
   ダと、命令をデコードする第１のデコード回路と、発振
   回路の発振停止信号をラッチするラッチ回路と、前記ア
   ドレスデコーダの出力と、前記第１のデコード回路の出
   力と前記ラッチ回路の出力を入力とする第２のデコード
   回路を有し、前記第２のデコード回路の出力をリセット
   信号としたことを特徴とする暴走防止回路。